JP6989292B2 - Substrate for mounting electronic devices, electronic devices and electronic modules - Google Patents
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Description
本発明は、電子素子、例えばCCD(Charge Coupled Device)型またはCMOS(Complementary Metal Oxide Semiconductor)型等の撮像素子、LED(Light Emitting Diode)等の発光素子または集積回路等が実装される電子素子実装用基板、電子装置および電子モジュールに関するものである。 The present invention mounts an electronic element, for example, an image pickup element such as a CCD (Charge Coupled Device) type or a CMOS (Complementary Metal Oxide Semiconductor) type, a light emitting element such as an LED (Light Emitting Diode), or an integrated circuit. It relates to boards, electronic devices and electronic modules.
従来より、絶縁層からなる配線基板を備えた電子素子実装用基板が知られている。また、このような電子素子実装用基板に電子素子が実装された電子装置が知られている(特許文献1参照)。 Conventionally, a substrate for mounting an electronic device having a wiring board made of an insulating layer has been known. Further, an electronic device in which an electronic element is mounted on such an electronic element mounting substrate is known (see Patent Document 1).
特許文献1の電子素子実装用基板は、複数の絶縁層の間に内部配線が設けられている。内部配線は同一層に複数設けられており、複数の内部配線間は隙間が設けられている。一般的に、電子素子実装用基板は小型化および電気特性の向上が要求されている。そのため、複数の内部配線同士の隙間はより極小化し、さらに内部配線の厚みは電気抵抗を低減させる為により厚くする傾向にあった。また、電子素子実装用基板は薄型化の要求があり、各絶縁層も薄くなってきている。これらの複数の要求により、各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超え、内部配線が延びて複数の内部配線間にショートが発生する場合があった。
The electronic device mounting substrate of
本発明の1つの態様に係る電子素子実装用基板は、第1絶縁層と、前記第1絶縁層の下面に位置する第2絶縁層と、前記第1絶縁層と、前記第2絶縁層との間に位置する第1配線と、前記第1絶縁層と、前記第2絶縁層との間に位置するとともに、前記第1配線との間に隙間を有して位置している第2配線と、前記隙間を埋めるとともに、前記第1配線の上面から前記第2配線の上面にかけて位置する第1絶縁膜と、前記第1絶縁層の側壁から前記第2絶縁層の側壁にかけて設けられた切欠きと、前記切欠きに設けられたメタライズ層と、を備えており、前記第1配線または/および前記第2配線は、前記第2絶縁層の外縁側に位置する第1端部が、前記切欠きまで延びており、前記切欠きに位置した前記第1配線または/および前記第2配線のうち前記第1端部の反対側に位置する第2端部の上面は、第3絶縁膜に覆われていることを特徴としている。
The substrate for mounting an electronic element according to one aspect of the present invention includes a first insulating layer, a second insulating layer located on the lower surface of the first insulating layer, the first insulating layer, and the second insulating layer. A second wiring located between the first wiring, the first insulating layer, and the second insulating layer, and having a gap between the first wiring and the first wiring. The first insulating film located from the upper surface of the first wiring to the upper surface of the second wiring, and the cut provided from the side wall of the first insulating layer to the side wall of the second insulating layer while filling the gap. A notch and a metallized layer provided in the notch are provided, and the first wiring and / and the second wiring have a first end portion located on the outer edge side of the second insulating layer. The upper surface of the first wiring and / and the second wiring located on the opposite side of the first end portion of the first wiring and / and the second wiring located in the notch extends to the notch, and the upper surface of the second end portion is formed on the third insulating film. It is characterized by being covered.
本発明の1つの態様に係る電子素子実装用基板の製造方法は、第1絶縁シートと、前記第1絶縁シートと積層される第2絶縁シートを準備する工程と、前記第2絶縁シートの上面に第1配線ペーストを形成する工程と、前記第2絶縁シートの上面に前記第1配線ペーストと隙間を空けて第2配線ペーストを形成する工程と、前記第1配線ペーストと前記第2配線ペーストとの間に第1絶縁ペーストを埋めるとともに、前記第1配線ペーストの上面および前記第2配線ペーストの上面を前記第1絶縁ペーストで覆う工程と、前記第2絶縁シートの上面に前記第1絶縁シートを積層して積層体を形成する工程と、前記積層体を焼成する工程と、前記第2絶縁シートの上面に前記第1絶縁シートを積層して積層体を形成する工程と、前記第1配線ペーストまたは前記第2配線ペーストを、前記第2絶縁シートの側壁にかけて設ける工程と、 前記第1配線ペーストまたは前記第2配線ペーストの前
記第2絶縁シートの側壁において、第3絶縁ペーストで覆う工程と、を備えていることを特徴としている。
A method for manufacturing a substrate for mounting an electronic element according to one aspect of the present invention includes a step of preparing a first insulating sheet, a second insulating sheet laminated with the first insulating sheet, and an upper surface of the second insulating sheet. A step of forming a first wiring paste, a step of forming a second wiring paste with a gap between the first wiring paste and the upper surface of the second insulating sheet, and a step of forming the first wiring paste and the second wiring paste. The step of filling the first insulating paste between the two, and covering the upper surface of the first wiring paste and the upper surface of the second wiring paste with the first insulating paste, and the first insulation on the upper surface of the second insulating sheet. A step of laminating the sheets to form a laminated body, a step of firing the laminated body, a step of laminating the first insulating sheet on the upper surface of the second insulating sheet to form a laminated body, and the first step. The step of providing the wiring paste or the second wiring paste over the side wall of the second insulating sheet, and before the first wiring paste or the second wiring paste.
The feature is that the side wall of the second insulating sheet is covered with a third insulating paste.
本発明の1つの態様に係る電子装置は、電子素子実装用基板と、前記電子素子実装用基板に実装された電子素子とを備えていることを特徴としている。 An electronic device according to one aspect of the present invention is characterized by including a substrate for mounting an electronic element and an electronic element mounted on the substrate for mounting the electronic element.
本発明の1つの態様に係る電子モジュールは、電子装置の上面または電子装置を囲んで
位置した筐体と、を備えている。
An electronic module according to one aspect of the present invention comprises a top surface of the electronic device or a housing located surrounding the electronic device.
本発明の1つの態様に係る電子素子実装用基板は、上記のような構成または製造方法により、電子素子実装用基板の第1配線と第2配線との間のショートを低減させることができる。さらに、上述した電子素子実装用基板を備えた電子装置を用いることによって、電気特性を向上させることが可能な電子装置および電子モジュールを提供することが可能となる。 The electronic element mounting substrate according to one aspect of the present invention can reduce a short circuit between the first wiring and the second wiring of the electronic element mounting substrate by the above configuration or manufacturing method. Further, by using the electronic device provided with the electronic device mounting substrate described above, it is possible to provide an electronic device and an electronic module capable of improving the electrical characteristics.
<電子素子実装用基板および電子装置の構成>
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装された構成を電子装置とする。また、電子素子実装用基板の上面側に位置するようにまたは電子装置を囲んで設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直交座標系xyzを定義するとともに、z方向の正側を上方とする。
<Structure of board for mounting electronic devices and electronic devices>
Hereinafter, some exemplary embodiments of the present invention will be described with reference to the drawings. In the following description, an electronic device is configured in which an electronic element is mounted on an electronic element mounting substrate. Further, an electronic module is configured to have a housing or a member provided so as to be located on the upper surface side of an electronic element mounting substrate or to surround an electronic device. The electronic element mounting substrate, the electronic device, and the electronic module may be upward or downward in any direction, but for convenience, the orthogonal coordinate system xyz is defined and the positive side in the z direction is upward.
(第1の実施形態)
図1〜図2を参照して本発明の第1の実施形態における電子モジュール31、電子装置21、および電子素子実装用基板1について、図3〜図4を参照して本発明の第1の実施形態における電子素子実装用基板1の製造方法について説明する。本実施形態における電
子装置21は、電子素子実装用基板1と電子素子10とを備えている。なお、本実施形態では図1では電子装置21を示しており、図2では電子モジュール31を示しており、図3〜図4では電子素子実装用基板1の要部の製造方法を示している。また、図1〜図4では第1絶縁膜6a(第1絶縁ペースト46a)をドットおよび実線で示している。
(First Embodiment)
Regarding the
電子素子実装用基板1は、第1絶縁層2aと、第1絶縁層の下面に位置する第2絶縁層2bを有している。電子素子実装用基板1は第1絶縁層2aと、第2絶縁層2bとの間に位置する第1配線5aを有している。電子素子実装用基板1は、第1絶縁層2aと、第2絶縁層2bとの間に位置するとともに、第1配線5aとの間に隙間を有して位置している第2配線5bを有している。電子素子実装用基板1は第1配線5aと第2配線5bの隙間を埋めるとともに、第1配線5aの上面から第2配線5bの上面にかけて第1絶縁膜6aが位置している。
The electronic
電子素子実装用基板1は、第1絶縁層2aと、第1絶縁層の下面に位置する第2絶縁層2bを有している。ここで、図1に示す例の様に、電子素子実装用基板1は第1絶縁層2aと第2絶縁層2bの他にその他の絶縁層2cを有していてもよい。
The electronic
第1絶縁層2a、第2絶縁層2bおよびその他の絶縁層2cを構成する絶縁層の材料は例えば、電気絶縁性セラミックスまたは樹脂、樹脂としては例えば、プラスティックス、熱可塑性樹脂等が使用される。なお以下、第1絶縁層2a、第2絶縁層2bおよびその他の絶縁層2cからなる絶縁基体を基体2と称する。
As the material of the insulating layer constituting the first insulating
第1絶縁層2a、第2絶縁層2bおよびその他の絶縁層2cを形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等である。第1絶縁層2a、第2絶縁層2bおよびその他の絶縁層2cを形成する絶縁層の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等である。フッ素系樹脂としては例えば、ポリエステル樹脂または四フッ化エチレン樹脂等である。
Examples of the electrically insulating ceramics used as the material of the insulating layer forming the first insulating
第1絶縁層2aの上面または/および第2絶縁層2bの下面にはその他の絶縁層2cを複数上下に積層して形成されていてもよい。第1絶縁層2a、第2絶縁層2bおよびその他の絶縁層2cから成る基体2は、図1に示すように6層の絶縁層から形成されていてもよいし、5層以下または7層以上の絶縁層から形成されていてもよい。絶縁層が5層以下の場合には、電子素子実装用基板1の薄型化を図ることができる。また、絶縁層が6層以上の場合には、電子素子実装用基板1の剛性を高めることができる。また、図1〜図2に示す例のように、各絶縁層に開口部を設け、設けた開口部の大きさを異ならせた上面に段差部を形成していてもよく、後述する電極パッド3が段差部に設けられていてもよい。
A plurality of other insulating
電子素子実装用基板1は例えば、最外周の1辺の大きさは0.3mm〜10cmであり、平面視において電子素子実装用基板1が矩形状あるとき、正方形であってもよいし長方形であってもよい。また例えば、電子素子実装用基板1の厚みは0.2mm以上である。
For example, the size of one side of the outermost periphery of the electronic
電子素子実装用基板1は第1絶縁層2aと、第2絶縁層2bとの間に位置する第1配線5aを有している。電子素子実装用基板1は、第1絶縁層2aと、第2絶縁層2bとの間に位置するとともに、第1配線5aとの間に隙間を有して位置している第2配線5bを有している。また、電子素子実装用基板1の第1絶縁層2a、第2絶縁層2bおよびその他の絶縁層2cから成る基体2は表面に電極パッド3を有していてもよい。ここで電極パッド3は上面視において第1絶縁層2a、第2絶縁層2bおよびその他の絶縁層2cの何れ
かの表面に設けられていればよく、第1絶縁層2a、第2絶縁層2bおよびその他の絶縁層2cの何れかの表面いずれか、またはすべての絶縁層に設けられていてもよい。
The electronic
基体2の上面、側面または下面には、外部回路接続用の電極が設けられていてもよい。外部回路接続用の電極は、基体2と外部回路基板、あるいは電子装置21と外部回路基板とを電気的に接続するものである。
Electrodes for connecting an external circuit may be provided on the upper surface, side surface, or lower surface of the
さらに基体2の第1絶縁層2a、第2絶縁層2bおよびその他の絶縁層2cの上面または下面には、電極パッド3、第1配線5aおよび第2配線5b以外に、絶縁層間に形成される内部配線および内部配線同士を上下に接続する貫通導体が設けられていてもよい。これら内部配線または貫通導体は、基体2の表面に露出していてもよい。この内部配線または貫通導体によって、電極パッド3、第1配線5aおよび第2配線5bと外部回路接続用の電極はそれぞれ電気的に接続されていてもよい。
Further, on the upper surface or the lower surface of the first insulating
電極パッド3、第1配線5a、第2配線5b、外部回路接続用の電極、内部配線および貫通導体は、第1絶縁層2a、第2絶縁層2bおよびその他の絶縁層2cが電気絶縁性セラミックスから成る場合には、タングステン(W)、モリブデン(Mo)、マンガン(Mn)、銀(Ag)若しくは銅(Cu)またはこれらから選ばれる少なくとも1種以上の金属材料を含有する合金等から成る。また、電極パッド3、第1配線5a、第2配線5b、外部回路接続用の電極、内部配線および貫通導体は、第1絶縁層2a、第2絶縁層2bおよびその他の絶縁層2cが樹脂から成る場合には、銅(Cu)、金(Au)、アルミニウム(Al)、ニッケル(Ni)、モリブデン(Mo)若しくはチタン(Ti)またはこれらから選ばれる少なくとも1種以上の金属材料を含有する合金等から成る。
The
電極パッド3、外部回路接続用の電極、内部配線および貫通導体の露出表面に、めっき層が設けられてもよい。この構成によれば、外部回路接続用の電極、内部配線および貫通導体の露出表面を保護して酸化を抑制できる。また、この構成によれば、電極パッド3と電子素子10とをワイヤボンディング等の電子素子接続材13を介して良好に電気的接続することができる。めっき層は、例えば、厚さ0.5μm〜10μmのNiめっき層を被着させるか、またはこのNiめっき層および厚さ0.5μm〜3μmの金(Au)めっき層を順次被着させてもよい。
A plating layer may be provided on the exposed surface of the
第1配線5aと第2配線5bとの間には隙間を有している。この隙間により、第1配線5aと第2配線5bとは電気的に絶縁し、異なる電位/信号であってもよいし、同じ電位/信号でありで別の部分例えば上層または下層で導通していてもよい。第1配線5aと第2配線5bとの隙間は、例えば20μm以上もしくは、基体2の1辺の1%以上であれば
よい。
There is a gap between the
第1配線5aと第2配線5bは信号配線のような細い配線であってもよいし、グランドまたは電源電位に用いられるワイドプレーン状の配線であってもよい。また、第1配線5aと第2配線5bとがグランドまたは電源電位に用いられるワイドプレーン状の配線であるとき、第1配線5aと第2配線5bと隙間に例えば信号配線のような他の信号配線5cが設けられていてもよい。
The
電子素子実装用基板1は第1配線5aと第2配線5bの隙間を埋めるとともに、第1配線5aの上面から第2配線5bの上面にかけて第1絶縁膜6aが位置している。一般的に電子素子実装用基板1は、複数の絶縁層の間に第1配線5aおよび第2配線5bは同一層に複数設けられており、複数の内部配線間は隙間が設けられている場合がある。近年、電子素子実装用基板1は小型化および電気特性の向上が要求されている。
The electronic
そのため、複数の内部配線(第1配線5aと第2配線5b)同士の隙間はより極小化し、さらに内部配線(第1配線5aおよび第2配線5b)の厚みは電気抵抗を低減させる為により厚くする傾向にあった。また、電子素子実装用基板1は薄型化の要求があり、各絶縁層(第1絶縁層2a、第2絶縁層2bおよびその他の絶縁層2c)も薄くなってきている。これらの複数の要求により、各絶縁層(第1絶縁層2a、第2絶縁層2b)を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超え、内部配線が延びて複数の内部配線間(第1配線5aと第2配線5b)にショートが発生する場合があった。なおここで、積層液とは絶縁層を積層するに当たり、各絶縁層を接合し固着させる際に設ける部材のことである。各絶縁層が電気絶縁性セラミックからなる場合は、積層液となるが、各絶縁層が樹脂などからなる場合は、接着剤などもこれに含まれる。
Therefore, the gap between the plurality of internal wirings (
これに対し本発明の実施形態に係る電子素子実装用基板1は、上述したような構成であることによって、電子素子実装用基板1の第1配線5aと第2配線5bとの間の不要なショートを低減させることができる。言い換えると、第1配線5aと第2配線5bとの隙間を埋めるように、第1絶縁膜6aを設けることにより、各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超えて、第1配線5aと第2配線5bに含まれて、積層時に延びる場合においても第1絶縁膜6aが第1配線5aと第2配線5bとが広がることを抑制することができる。よって、電子素子実装用基板1の第1配線5aと第2配線5bとの間の不要なショートを低減させることができる。このとき、第1絶縁膜6aは、第1配線5aおよび第2配線5bよりも厚くてもよい。第1絶縁膜6aは、第1配線5aおよび第2配線5bよりも厚い場合には、基体2の強度が増すとともに、空間が空いた状態になることをより低減させることができる。
On the other hand, the electronic
また、電子素子実装用基板1の複数の内部配線(第1配線5aと第2配線5b)同士の隙間をより極小化し、さらに内部配線(第1配線5aおよび第2配線5b)の厚みは電気抵抗を低減させる為により厚くした状態で、複数の絶縁層(第1絶縁層2a、第2絶縁層2b)を積層すると、第1配線5aと第2配線5bとの隙間は絶縁層で空間が空いた状態になる場合がある。この空間が空いた状態であることで、例えば電子素子10の作動時の発熱、または電子素子10及びその他部品を取り付ける際の熱を加える工程時に、空間(気体)と基体2の熱膨張の差により空間周辺の基体2に応力がかかりクラックが発生する場合がある。また、空間があることにより、電子素子実装用基板1の下面から応力または振動が加わった場合、空間を起点にクラックまたは割れが発生する場合があった。
Further, the gap between the plurality of internal wirings (
これに対し本発明の実施形態に係る電子素子実装用基板1は、上述したような構成であることによって、空間(気体)が発生しにくくなる。これにより、例えば電子素子10の作動時の発熱、または電子素子10及びその他部品を取り付ける際の熱を加える工程時に、基体2と空間との熱膨張差による応力を低減させることができ、クラックの発生を低減させることが可能となる。また、空間の発生を低減させることで、空間を起点にクラックまたは割れが発生することを低減させることが可能となる。
On the other hand, the electronic
第1絶縁膜6aを構成する絶縁層の材料は例えば、電気絶縁性セラミックスまたは樹脂等が使用される。樹脂としては、例えば、プラスティックス等の熱可塑性樹脂である。
As the material of the insulating layer constituting the first insulating
第1絶縁膜6aを形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等である。第1絶縁膜6aを形成する絶縁層の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等である。フッ素系樹脂としては例えば、ポリエステル樹脂または四フッ化エチレン樹脂等である。
Examples of the electrically insulating ceramics used as the material of the insulating layer forming the first insulating
図1および図2に示す例の様に、第1配線5a、第2配線5bおよびその他の配線5cは複数の層間に設けられていても良く、第1配線5aおよび第2配線5bは連続した層間に設けられていてもよい。この場合、2つの層間に設けられた絶縁層は第1配線5aと第2配線5bを上方に設けた第2絶縁層2bとなり、また下方に設けられた第1配線5aと第2配線5bを有する第2絶縁層2bに対応する第1絶縁層2aと扱ってもよい。言い換えると、図1および図2に示す例の様に第2絶縁層2bはその下に設けられた第2絶縁層2bの第1絶縁層2aとしても機能させることができる。
As in the example shown in FIGS. 1 and 2, the
第1配線5aと第2配線5bが複数の絶縁層間に設けられているとき、第1絶縁膜6aを設ける位置は上面視で一部または全部が重なる位置に有していてもよいし、ずれて設けられていてもよい。第1絶縁膜6aを設ける位置は上面視で一部または全部が重なる位置に有していることで、例えば電子素子実装用基板1がアナログ信号とデジタル信号が混在している場合において、明確にアナログ信号部位とデジタル信号部位を分離することができ、それぞれにノイズが載ってしまうことを低減させることが可能となる。第1絶縁膜6aを設ける位置が上面視でずれて設けられていることで、第1絶縁膜6aおよび隙間における段差を減少させることができ、基体2のトータルとして表面の平坦度を保つことが可能となる。
When the
第1絶縁層2a、第2絶縁層2b、およびその他の絶縁層2cと第1絶縁膜6aとは同一の材料であってもよいし、異なる材料であってもよい。第1絶縁層2a、第2絶縁層2b、およびその他の絶縁層2cと第1絶縁膜6aとが同一の材料からなるときは、第1絶縁膜6aの熱膨張率・熱伝導性・焼成時の温度等の基本的な物性が第1絶縁層2a、第2絶縁層2b、およびその他の絶縁層2cと類似とすることができる。よって、電子素子実装用基板1の作成時に安定して作製することができる。また電子素子10が実装された後も電子素子10が発熱した場合においても、熱膨張差によるクラック等の発生を低減させることが可能となる。また、第1絶縁層2a、第2絶縁層2b、およびその他の絶縁層2cと第1絶縁膜6aとが異なる材料からなるときは、場合に応じた素材を選択することができる。例えばより粘度の高い材料を第1絶縁膜6aに使用することで、第1配線5aおよび第2配線5bが延びることを低減させることができるなど、適宜条件に合った選択をすることができる。
The first insulating
電子素子実装用基板1の第1絶縁膜6aは、第1絶縁層2aと一体的に形成されていてもよい。このとき、例えば第1絶縁膜6aと第1絶縁層2aとは同時焼結されていてもよい。第1絶縁膜6aと第1絶縁層2aとが一体的に形成されていることで、第1絶縁膜6aと第1絶縁層2aとの間に空間が発生することを低減させることが可能となる。よって、第1配線5aまたは第2配線5bが第1絶縁膜6aの上面を這い上がり、第2配線5bまたは第1配線5aと接触することを低減させることが可能となる。
The first
第1配線5aまたは/および第2配線5bは上面視において第1絶縁膜6aと重なる部分は、断面視において下方側に傾斜部を有していてもよい。このとき、縦断面視における傾斜部の高さは第1絶縁膜6aの厚みと同程度または第1絶縁膜6aの厚み以下であってもよい。第1配線5aまたは/および第2配線5bが傾斜部(Y軸方向)を有していることで、第1配線5aまたは/および第2配線5bが延びた場合において、横方向(X軸方向)に広がり難くなるため、ショートの可能性をより低減させることが可能となる。
The portion of the
第1配線5aまたは/および第2配線5bは断面視において第1絶縁層2aの下面または第2絶縁層2bの上面に設けられていてもよい。第1配線5aと第2配線5bは、共に第1絶縁層2aの下面または第2絶縁層2bの上面に設けられていてもよいし、それぞれ異なる面に設けられていてもよい。どのような場合においても、第1絶縁膜6aが第1配
線5aと第2配線5bとの間に設けられることで、本発明の効果を奏することが可能となる。
The
第1絶縁膜6aは上面視において第1配線5aまたは/および第2配線5bの全体と重なっていてもよいし、一部分だけで重なっていてもよい。第1絶縁膜6aが上面視において第1配線5aまたは/および第2配線5bの全体と重なっている場合は、第1絶縁膜6aの表面に第1配線5aと第2配線5bが這い上がり、ショートすることを低減させることが可能となる。また、第1絶縁膜6aが上面視において第1配線5aまたは/および第2配線5bと一部だけ重なっていることで、その他の絶縁層2cに設けられた内部配線との電気的導通をとることができるとともに、基体2の厚みが全体的に厚くなることを低減させることが可能となる。また、このとき第1絶縁膜6aと第1配線5aまたは/および第2配線5bとが重なる大きさとしては例えば30μm以上とすることで、第1絶縁膜6aを設ける工程において、工程誤差でずれてしまった場合においても第1配線5aと第2配線5bとがショートすることを低減させることが可能となる。
The first
<電子装置の構成>
図1〜図2に電子装置21の例を示す。電子装置21は、電子素子実装用基板1と、電子素子実装用基板1に実装された電子素子10を備えている。
<Configuration of electronic device>
1 and 2 show an example of the
電子装置21は、電子素子実装用基板1と、電子素子実装用基板1に実装された電子素子10を有している。電子素子10は、例えばCMOS(Complementary Metal Oxide Semiconductor)、CCD(Charge Coupled Device)等の撮像素子、またはLED(Light Emitting Diode)などの発光素子、またはLSI(Large Scale Integrated)等の集積回路等である。なお、電子素子10は、接着材を介して、基体2の上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用される。
The
電子装置21は、電子素子10を覆うとともに、電子素子実装用基板1の上面に接合された蓋体12を有していてもよい。ここで、電子素子実装用基板1は基体2枠状部分の上面に蓋体12を接続してもよいし、蓋体12支え、基体2の上面であって電子素子10を取り囲むように設けられた枠状体を設けてもよい。また、枠状体と基体2とは同じ材料から構成されていてもよいし、別の材料で構成されていてもよい。
The
枠状体と基体2と、が同じ材料から成る場合、基体2は枠状体とは開口部を設けるなどして最上層の絶縁層と一体化するように作られていてもよいし、別に設けるろう材等でそれぞれ接合してもよい。
When the frame-shaped body and the
また、基体2と枠状体とが別の材料から成る例として枠状体が蓋体12と基体2とを接合する蓋体接合材14と同じ材料から成る場合がある。このとき、蓋体接合材14を厚く設けることで、接着の効果と枠状体(蓋体12を支える部材)としての効果を併せ持つことが可能となる。このときの蓋体接合材14は例えば熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等が挙げられる。また、枠状体と蓋体12とが同じ材料から成る場合もあり、このときは枠状体と蓋体12は同一個体として構成されていてもよい。
Further, as an example in which the
蓋体12は、例えば電子素子10がCMOS、CCD等の撮像素子、またはLEDなどの発光素子である場合ガラス材料等の透明度の高い部材が用いられる。また蓋体12は例えば、電子素子10が集積回路等であるとき、金属製材料または有機材料が用いられていてもよい。
For the
蓋体12は、蓋体接合材14を介して電子素子実装用基板1と接合している。蓋体接合材14を構成する材料として例えば、熱硬化性樹脂または低融点ガラスまたは金属成分か
ら成るろう材等がある。
The
電子装置21が図1〜図2に示すような電子素子実装用基板1を有する。このことで、電気特性を向上させることが可能となる。
The
<電子モジュールの構成>
図2に電子素子実装用基板1を用いた電子モジュール31の一例を示す。電子モジュール31は、電子装置21と電子装置21の上面または電子装置21を覆うように設けられた筐体32とを有している。なお、以下に示す例では説明のため撮像モジュールを例に説明する。
<Electronic module configuration>
FIG. 2 shows an example of the
電子モジュール31は筐体32(レンズホルダー)を有している。筐体32を有することでより気密性の向上または外部からの応力が直接電子装置21に加えられることを低減することが可能となる。筐体32は、例えば樹脂または金属材料等から成る。また、筐体32がレンズホルダーであるとき筐体32は、樹脂、液体、ガラスまたは水晶等からなるレンズが1個以上組み込まれていてもよい。また、筐体32は、上下左右の駆動を行う駆動装置等が付いていて、電子素子実装用基板1と電気的に接続されていてもよい。
The
なお、筐体32は上面視において4方向の少なくとも一つの辺において開口部が設けられていてもよい。そして、筐体32の開口部から外部回路基板が挿入され電子素子実装用基板1と電気的に接続していてもよい。また筐体32の開口部は、外部回路基板が電子素子実装用基板1と電気的に接続された後、樹脂等の封止材等で開口部の隙間を閉じて電子モジュール31の内部が気密されていてもよい。
The
<電子素子実装用基板および電子装置の製造方法>
次に、本実施形態の電子素子実装用基板1および電子装置21の製造方法の一例について図3および図4を用いて説明する。
<Manufacturing method of electronic device mounting board and electronic device>
Next, an example of the manufacturing method of the electronic
電子素子実装用基板1は以下に示す工程を含む製造方法で製造されていてもよい。(1)第1絶縁シート42aと、第1絶縁シート42aと積層される第2絶縁シート42bを準備する工程。(2)第2絶縁シート42bの上面に第1配線ペースト45aを形成する工程。(3)第2絶縁シート42bの上面に第1ペースト45aと間を空けて第2配線ペースト45bを形成する工程。(4)第1配線ペースト45aと第2配線ペースト45bとの間に第1絶縁ペースト46aを埋めるとともに、第1配線ペースト45aの上面および第2配線ペースト45bの上面を第1絶縁ペースト46aで覆う工程。(5)第2絶縁シート45bの上面に第1絶縁シート45aを積層して積層体42を形成する工程。なお、これらの工程の順番は数字の順番に規定されているわけではなく、順番が異なっていてもよいし、複数の工程を一度に対応してもよい。
The electronic
絶縁シートが、例えば樹脂から成る場合は次のような製造方法で作製することができる。まず、対応する樹脂から成る絶縁層を、第1絶縁層2aおよび第2絶縁層2bとして準備する。なおこのとき、電子素子実装用基板1がその他の絶縁層2cを有する場合には、その他の絶縁層2cとなる樹脂層も同様の手法で設けることが可能となる。つぎに、スクリーン印刷法、エッチング法またはめっき法等によって、上記(1)の工程で得られた第1絶縁シート42a、第2絶縁シート42b、その他絶縁シート42cの、第1配線5a、第2配線5b、電極パッド3、外部回路接続用電極、内部配線および貫通導体となる部分に、金属材料(第1配線ペースト45a、第2配線ペースト45b、及びその他の金属ペースト)を塗布または充填する。
When the insulating sheet is made of, for example, a resin, it can be produced by the following manufacturing method. First, an insulating layer made of the corresponding resin is prepared as the first insulating
つぎに、第1絶縁ペースト46aとなるレジスト層を所定の箇所に印刷、塗布または貼
り付ける。その後、加熱、積層して接着することで、樹脂から成る電子素子実装用基板1となる積層体42を作製することができる。
Next, a resist layer to be the first insulating
電子素子実装用基板1の第1絶縁シート42aまたは/および第2絶縁シート42bはセラミック材料を主成分とするセラミックグリーンシートであり、第1絶縁ペースト46aはセラミック材料を主成分とし、するセラミックペーストであり、(6)積層体42を焼成する工程を有していてもよい。
The first insulating
以下、本実施形態の発明の要部における製造方法を示す。なお、下記で示す製造方法の一例は、絶縁シートがセラミック材料を主成分とするセラミックグリーンシートの場合であり、基体2を多数個取り配線基板を用いた製造方法である。
Hereinafter, the manufacturing method in the main part of the invention of the present embodiment will be shown. An example of the manufacturing method shown below is a case where the insulating sheet is a ceramic green sheet containing a ceramic material as a main component, and is a manufacturing method using a large number of
電子素子実装用基板1の製造工程は、図3(a)に示す例のように(1)第1絶縁シート42aと、第1絶縁シート42aと積層される第2絶縁シート42bを準備する工程を有している。電子素子実装用基板1を構成する絶縁層は例えば、酸化アルミニウム(Al2O3)質焼結体等が挙げられる。酸化アルミニウム(Al2O3)質焼結体となる第1絶縁シート42a、第2絶縁シート42bを得る場合には、Al2O3の粉末に焼結助材としてシリカ(SiO2)、マグネシア(MgO)またはカルシア(CaO)等の粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。
The manufacturing process of the electronic
その後、ドクターブレード法またはカレンダーロール法等の成形方法によって多数個取り用の第1絶縁シート42a、第2絶縁シート42bを得ることができる。なおこのとき、電子素子実装用基板1がその他の絶縁層2cを有する場合には、その他の絶縁層2cとなる絶縁シートも同様の手法で設けることが可能となる。
After that, the first insulating
電子素子実装用基板1の製造工程は、図3(b)に示す例のように(2)第2絶縁シート42bの上面に第1配線ペースト45aを形成する工程を有している。電子素子実装用基板1の製造工程は、図3(b)に示す例のように(3)第2絶縁シート42bの上面に第1ペースト45aと間を空けて第2配線ペースト45bを形成する工程を有している。
The manufacturing process of the electronic
次に、スクリーン印刷法等によって、上記(1)の工程で得られた第1絶縁シート42a、第2絶縁シート42b、その他絶縁シート42cの、第1配線5a、第2配線5b、電極パッド3、外部回路接続用電極、内部配線および貫通導体となる部分に、金属ペースト(第1配線ペースト45a、第2配線ペースト45b、及びその他の金属ペースト)を塗布または充填する。金属ペーストは、金属粉末に適当な有機バインダおよび溶剤を加えてボールミルやプラネタリーミキサー等の混練手段によって均質に分散させて混練した後、溶剤を必要量添加することにより、印刷や貫通孔の充填に適した粘度に調整することによって作製される。
Next, the
この金属粉末は、後の焼成工程において第1絶縁シート42a、第2絶縁シート42b、その他絶縁シート42cとの同時焼成により焼結する金属の粉末であり、タングステン(W),モリブデン(Mo),マンガン(Mn),金(Au),銀(Ag),銅(Cu),パラジウム(Pd),白金(Pt)等の1種または2種以上が挙げられる。2種以上の場合は混合,合金,コーティング等のいずれの形態であってもかまわない。なお、金属ペーストは、第1絶縁シート42a、第2絶縁シート42b、およびその他絶縁シート42cとの接合強度を高めるために、ガラスまたはセラミックスを含んでいても構わない。
This metal powder is a metal powder that is sintered by simultaneous firing with the first insulating
ここで、(2)の工程と(3)の工程は同時に行っていてもよいし、別々に行っていてもよい。(2)の工程と(3)の工程を同時に行う場合は、例えばスクリーン印刷法にお
いては第1配線ペースト45aと第2配線ペースト45bを同一のマスクに形成し、印刷することで対応することができる。これにより、第1配線ペースト45aと第2配線ペースト45bとのずれを低減させることが可能となり、第1配線ペースト45aと第2配線ペースト45bのショートをより低減させることが可能となる。
Here, the step (2) and the step (3) may be performed at the same time or separately. When the step (2) and the step (3) are performed at the same time, for example, in the screen printing method, the
また、(2)の工程と(3)の工程を別々に行う場合は、例えば第1配線ペースト45aと第2配線ペースト45bとを第1絶縁シート42aの下面または第2絶縁シート42bの上面にそれぞれ分けて印刷することができる。また、第1配線ペースト45aと第2配線ペースト45bとが同一面に設けられている場合においても、それぞれの厚みを異なる厚みに設けたい場合にそれぞれ分けて印刷することができる。
When the step (2) and the step (3) are performed separately, for example, the
これにより、第1配線ペースト45aと第2配線ペースト45bを印刷する際のストレスを第1絶縁シート42aと第2絶縁シート42bとに分割させることが可能となる。また、第1配線ペースト45aと第2配線ペースト45bとの厚みを異ならせることが可能となるため、よりどちらかの配線を低抵抗化することができ、電気特性の向上を図ることができる。
This makes it possible to divide the stress when printing the
ここで、(2)の工程または/および(3)の工程の前、若しくは(2)の工程または/および(3)の工程と同時、または(2)の工程または/および(3)の工程の後に、第1セラクッミグリーンシート42a、第2絶縁シート42b、または/およびその他絶縁シート42cを金型等によって加工してもよい。例えば何れかの絶縁シートの中央部に、電子素子10を収納するための開口部を形成してもよいし、上下の層を導通する貫通導体となる部分に貫通孔を設けてもよい。また、この金型等による加工は後述する積層後に加工を行ってもよいし、それぞれの工程で複数回に分けて加工されてもよい。また、絶縁シートを加工する方法としては上述した金型加工の他に、レーザーでの加工、エッチング加工等で加工であってもよい。
Here, before the step (2) and / and the step (3), or at the same time as the step (2) or / and the step (3), or the step (2) or / and the step (3). After that, the first ceramic shaman
電子素子実装用基板1の製造工程は、図3(c)に示す例のように(4)第1配線ペースト45aと第2配線ペースト45bとの間に第1絶縁ペースト46aを埋めるとともに、第1配線ペースト45aの上面および第2配線ペースト45bの上面を第1絶縁ペースト46aで覆う工程を有している。第1絶縁ペースト46aは、第1絶縁シート42a、第2のセラミックグリーンシート42b、その他絶縁シート42cを作製するのに用いるセラミック粉末に適当な有機バインダおよび溶剤を加えてボールミルまたはプラネタリーミキサー等の混練手段によって均質に分散させて混練した後、溶剤を必要量添加することにより粘度を調整することによって作製したものを使用することができる。第1絶縁ペースト46aは第1配線ペースト45aおよび第2配線ペースト45bと同様に上述したスクリーン印刷法等によって設けられてもよい。
In the manufacturing process of the electronic
第1絶縁ペースト46aは(2)および(3)の工程、つまり第1配線ペースト45aおよび第2配線ペースト45bを形成した後に、その上に重ねるように設けていてもよい。また、例えば第1配線ペースト45aおよび第2配線ペースト45bを第2絶縁シート42bの上面に設けたあと、第1絶縁シート42aの下面に第1絶縁ペースト46aを印刷し、後述する積層の工程で第1配線ペースト45aと第2配線ペースト45bとの間に第1絶縁ペースト46aを埋めるとともに、第1配線ペースト45aの上面および第2配線ペースト45bの上面を覆うように設けてもよい。
The first insulating
電子素子実装用基板1の製造工程は、図4(a)図4(b)に示す例のように、(5)第2絶縁シート42bの上面に第1絶縁シート42aを積層して積層体42を形成する工程を有している。ここで、第1絶縁シート42aの下面または第2絶縁シート42bの上面に積層液を塗布する。このとき、例えば第1配線ペースト45a、第2配線ペースト4
5b、その他の金属ペーストを避けるように積層液を塗布することで、第1配線ペースト45a、第2配線ペースト45b、その他の金属ペーストが積層液により広がり第1配線ペースト45a、第2配線ペースト45b、その他の金属ペースト間のショートをより低減させることが可能となる。また、例えば第1配線ペースト45a、第2配線ペースト45b、その他の金属ペーストを含めて積層液を塗布することで、より積層性を向上させることも可能となる。
In the manufacturing process of the electronic
By applying the laminate liquid so as to avoid 5b and other metal pastes, the
積層液を適宜塗布したあと、第1絶縁シート42a、第2絶縁シート42bおよびその他絶縁シート42cを積層して加圧する。このことにより基体2(電子素子実装用基板1)となる絶縁シート積層体を作製することができる。
After appropriately applying the laminated liquid, the first insulating
電子素子実装用基板1の製造工程は、(6)積層体42を焼成する工程を有している。次に、この基体2となる絶縁シート積層体を約1500℃〜1800℃の温度で焼成して、基体2(電子素子実装用基板1)が複数配列された多数個取り配線基板を得る。なお、この工程によって、前述した第1配線ペースト45a、第2配線ペースト45bおよびその他の金属ペーストは、基体2(電子素子実装用基板1)となる絶縁シートと同時に焼成され、第1配線5a、第2配線5b、電極パッド3、外部回路接続用電極、内部配線および貫通導体となる。
The manufacturing process of the electronic
次に、焼成して得られた多数個取り配線基板を複数の基体2(電子素子実装用基板1)に分断する。この分断においては、基体2(電子素子実装用基板1)の外縁となる箇所に沿って多数個取り配線基板に分割溝を形成しておき、この分割溝に沿って破断させて分割する方法等により基体2(電子素子実装用基板1)の外縁となる箇所に沿って切断する方法等を用いることができる。 Next, the multi-layered wiring board obtained by firing is divided into a plurality of substrates 2 (electronic element mounting substrate 1). In this division, a method of forming a dividing groove in a large number of wiring boards along the outer edge of the substrate 2 (electronic element mounting substrate 1) and breaking along the dividing groove to divide the wiring board, etc. Therefore, a method of cutting along the outer edge of the substrate 2 (electronic element mounting substrate 1) can be used.
なお、分割溝は、焼成後にダイシング装置により多数個取り配線基板の厚みより小さく切り込むことによって形成することができるが、多数個取り配線基板用の絶縁シート積層体にカッター刃を押し当てたり、ダイシング装置により絶縁シート積層体の厚みより小さく切り込んだりすることによって形成してもよい。また、多数個取り配線基板に分割溝は形成せずに、ダイシング法またはレーザーによって切断することでも、多数個取り配線基板から複数の基体2(電子素子実装用基板1)に分断することができる。なお、上述した多数個取り配線基板を複数の基体2(電子素子実装用基板1)に分割する前もしくは分割した後に、それぞれ電解または無電解めっき法を用いて、電極パッド3、外部接続用パッドおよび露出した配線導体にめっきを被着させてもよい。
The dividing groove can be formed by cutting a multi-piece wiring board smaller than the thickness of the multi-piece wiring board after firing, but the cutter blade may be pressed against the insulating sheet laminate for the multi-piece wiring board or dicing. It may be formed by making a cut smaller than the thickness of the insulating sheet laminate by an apparatus. Further, the multi-layer wiring board can be divided into a plurality of substrates 2 (electronic element mounting substrate 1) by cutting by a dicing method or a laser without forming a dividing groove on the multi-element wiring board. .. Before or after dividing the above-mentioned multi-layer wiring board into a plurality of substrates 2 (electronic element mounting substrate 1), an
次に、電子素子実装用基板1に電子素子10を実装する。電子素子10はワイヤーボンディング・金バンプ・半田ボール等で電子素子実装用基板1と電気的に接合させる。またこのとき、電子素子10または電子素子実装用基板1に接着材等を設け、電子素子実装用基板1に固定しても構わない。また、電子素子10を電子素子実装用基板1に実装した後、蓋体12を蓋体接合材14で接合してもよい。
Next, the
一般的に、電子素子実装用基板1は薄型化の要求があり、各絶縁層も薄くなってきている。これにより、各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超え、第1配線ペースト45aまたは/および第2配線ペースト45bに含まれることで、第1配線ペースト45aまたは/および第2配線ペースト45bが延びてショートが発生するおそれがあった。また、積層液を塗布した後、積層する工程において、積層時の圧力により第1配線ペースト5aまたは/および第2配線ペースト5bが積層液に溶け出し、ショートが発生するおそれがあった。
Generally, there is a demand for the electronic
これに対し、本発明にかかる製造方法では、第1配線ペースト45a、第2配線ペース
ト45bの間を埋めるように第1絶縁ペースト46aを設けている。これにより、接着液を含むことによりまたは/および積層時の加圧の圧力により、第1配線ペースト45aと第2配線ペースト45bとの間でショートが発生することを低減させることが可能となる。
On the other hand, in the manufacturing method according to the present invention, the first insulating
(第2の実施形態)
次に、本発明の第2の実施形態による電子素子実装用基板1および電子素子実装用基板1の製造方法について、図5〜図7を参照しつつ説明する。なお、図5は本実施形態における電子素子実装用基板1および電子装置21の形状を示しており、図6〜図7は、第2の実施形態の要部の製造方法を示す概要図を示す。本実施形態における電子素子実装用基板1において、第1の実施形態の電子素子実装用基板1と異なる点は、第1絶縁膜6aの断面視における形状が異なる点である。
(Second embodiment)
Next, a method for manufacturing the electronic
図5に示す例では、電子素子実装用基板1の第1絶縁膜6aは、断面視において第1配線5aと第2配線5bとの隙間の中間部分に凹み部を有している。図5に示す例の様に、第1絶縁膜6aの中央部に凹み部を有していても、第1絶縁膜6aが第1配線5aと第2配線5bの端部と重なるように設けられていることで、本発明の効果を奏することが可能となる。
In the example shown in FIG. 5, the first insulating
また、一般的に絶縁層が電気絶縁性セラミックスである場合、基体2の内部に設けられる配線等の厚みまたはその形状は製造時における絶縁シートによって吸収され、基体2の表面に配線の形状等は現れ辛い構造となっている。しかしながら近年、電子素子実装用基板1は薄型化が要求されている。この薄型化の要求により、第1絶縁層2a、第2絶縁層2bまたはその他の絶縁層2cで第1配線5a、第2配線5bまたは/および第1絶縁膜6aの厚みまたはその形状を吸収しづらくなっており、例えば段差等があると、基体2の表面にその形状が表れて、基体2の表面の平衡度が悪化するおそれがあった。これに対し図5に示す例の様に、電子素子実装用基板1の第1絶縁膜6aが中央部近傍に凹み部を有していることで、第1絶縁層2aを第1絶縁膜6aの凹み部に入り込ませることが可能となる。よって、電子素子実装用基板1が薄型化し、第1配線5a、第2配線5bおよび第1絶縁膜6aの厚み及びその形状を第1絶縁層2aまたは第2絶縁層2bで吸収しきれず電子素子実装用基板1の表面の平衡度が悪化する場合を低減させることが可能となる。よって、電子素子10の実装を安定させることが可能となる。
Further, in general, when the insulating layer is an electrically insulating ceramic, the thickness or shape of the wiring or the like provided inside the
図6〜図7に本実施形態における要部の製造方法を示す概要図を示す。図6〜図7に示す製造方法の要部における概要図では、第1絶縁ペースト46aを塗布する工程において、第1絶縁ペースト46aは断面視において第1配線ペースト45aと第2配線ペースト45bとの隙間に凹み部を有するように塗布している。このように第1絶縁ペースト46aを塗布することで、図7(a)に記載の積層工程において、こ第1絶縁ペースト46aの凹部部分に第1絶縁シート42aが埋め込まれる。これにより、図5に示す例の様な電子素子実装用基板1が作製することが可能となり、電子素子実装用基板1の表面の平衡度が悪化する場合を低減させることが可能となる。よって、電子素子10の実装を安定させることが可能となる。
6 to 7 show a schematic diagram showing a method of manufacturing a main part in the present embodiment. In the schematic diagram of the main part of the manufacturing method shown in FIGS. 6 to 7, in the step of applying the first insulating
なお、図6〜図7に示す例の様に第1絶縁ペースト46aを塗布する方法として、例えばスクリーン印刷の場合は、スキージの圧力調整をする、またはマスクに使用される部材を柔らかい物に変更するなどを調整すること塗布することができる。また、凹み部ができるように第1絶縁ペースト46aを2回印刷する事でも作成することができる。
As a method of applying the first insulating
また、図5〜図7に示す例の様に第1絶縁膜6aの角部は弧を描いていてもよい。これにより、積層等の工程において、第1絶縁膜6a(第1絶縁ペースト46a)の角部に応
力が集中し、第1絶縁膜6a(第1絶縁ペースト46a)にクラックまたは割れが発生することを低減させることが可能となる。
Further, as in the example shown in FIGS. 5 to 7, the corner portion of the first insulating
図6〜図7に示す例のように、第1絶縁ペースト46aは積層時の応力によって断面視において横方向に延びてもよい。これにより、第1配線ペースト45aと第2配線ペースト45bの上面部分における第1絶縁ペースト46aの厚みをより薄くすることができ、断面視において局所てきな変化を少なくすることができる為、電子素子実装用基板1の表面の平衡度が悪化する場合をより低減させることが可能となる。よって、電子素子10の実装を安定させることが可能となる。
As in the example shown in FIGS. 6 to 7, the first insulating
(第3の実施形態)
次に、本発明の第3の実施形態による電子素子実装用基板1について、図8を参照しつつ説明する。本実施形態における電子素子実装用基板1において、第1の実施形態の電子素子実装用基板1と異なる点は、第2絶縁膜6bを有している点、第1絶縁膜6aまたは/および第2絶縁膜6bの位置が上面視において複数層間でずれて設けられている点である。
(Third embodiment)
Next, the electronic
図8に示す例では、第1配線5aまたは/および第2配線5bは、第2絶縁層2bの外縁側に位置する端部において、第1配線5aまたは/および第2配線5bの上面から第2絶縁層2bの上面にかけて第2絶縁膜6bを有している。一般的に、近年電子素子実装用基板1は小型化が要求されている。この要求により、第1配線5aまたは/および第2配線5bの第2絶縁層2bの外縁側に位置する端部と第2絶縁層2bの外縁側に位置する端部との間はより狭くなることが求められている。
In the example shown in FIG. 8, the
そのため、前述した薄型化の要求とあいまって各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層(第1絶縁層2a、第2絶縁層2bまたはその他の絶縁層2c)に浸透する限界量を超え、内部配線(第1配線5aまたは/および第2配線5b)が積層時の圧力により延びて基体2の側面へ露出してしまう場合があった。内部配線(第1配線5aまたは/および第2配線5b)が基体2の側面へ露出することで予期しないその他の部品とのショートまたは露出した内部配線(第1配線5aまたは/および第2配線5b)の表面の劣化が内部まで進行してしまい、電子装置21の誤作動が発生する場合があった。
Therefore, in the step of laminating each insulating layer in combination with the above-mentioned request for thinning, the laminating liquid used at the time of laminating penetrates into the insulating layer (first insulating
これに対し図8に示す例の様に、第1配線5aまたは/および第2配線5bは、第2絶縁層2bの外縁側に位置する端部において、第1配線5aまたは/および第2配線5bの上面から第2絶縁層2bの上面にかけて第2絶縁膜6bを有していることで、電子素子実装用基板1の第1配線5aまたは/および第2配線5bが基体2の側面へ露出することを低減させることができる。言い換えると、第1配線5aまたは/および第2配線5bの外縁側の端子を第2絶縁膜6bが覆うことにより、各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超えて、第1配線5aまたは/および第2配線5bに含まれて、積層時に延びる場合においても第2絶縁膜6bが第1配線5aまたは/および第2配線5bが広がることを抑制することができる。
On the other hand, as in the example shown in FIG. 8, the
よって電子素子実装用基板1の第1配線5aまたは/および第2配線5bが基体2の側面へ露出することを低減させることができる。これにより、基体2の側面へ第1配線5aまたは/および第2配線5bが露出することで予期しないその他の部品とのショートまたは露出した内部配線(第1配線5aまたは/および第2配線5b)の表面の劣化が内部まで進行してしまい、電子装置21の誤作動の発生のおそれを低減させることが可能となる。
Therefore, it is possible to reduce the exposure of the
また、第2絶縁膜6bの外側の端部は上面視において第2絶縁層2bの外縁と重なる位置に設けられていてもよいし、第2絶縁層2bの外縁よりも内側に設けられていてもよい。第2絶縁膜6bの外側の端部は上面視において第2絶縁層2bの外縁と重なる位置に設けられていることで、例えば絶縁層間におけるデラミネーションを低減させることが可能となる。また、第2絶縁膜6bの外側の端部が第2絶縁層2bの外縁よりも内側に設けられていることで、第2絶縁層2bが側面に露出し、第2絶縁層6bの厚みにより基体2の外形寸法が変わってしまい、筐体32を設けることができない等の虞を低減させることが可能となる。
Further, the outer end portion of the second
図8に示す例の様に、電子素子実装用基板1は複数の層に第1配線5a、第2配線5b、第1絶縁膜6aおよび第2絶縁膜6bが設けられており、第1配線5aと第2配線5bとの隙間は上面視においてずれて設けられている。一般的に、複数層の絶縁層および内部配線を有する基体2は隙間が上面視で重なっていると、基体2の表面が変形するまたは隙間により基体2の内部に空間が発生する場合がある。これに対して、図8に示す例の様に第1絶縁層6aおよび隙間が上面視において重ならないように位置させることで、上述した基体2の表面が変形するまたは隙間により基体2の内部に空間が発生することを低減させることが可能となる。特に、電子素子10の実装領域と重なる位置において、隙間を埋めている場合には、実装領域が変形し難いため、電子素子10の基体2への実装安定性が向上する。
As shown in the example shown in FIG. 8, the electronic
図8に示す例の様な電子素子実装用基板1の製造方法は、第1実施形態に記載の工程の第1絶縁膜6aを設ける工程に加えて、第1配線5a(第1配線ペースト45a)または/および第2配線5b(第2配線ペースト45b)は、第2絶縁シート42bの外縁との間において、第1配線5a(第1配線ペースト45a)の上面または/および第2配線5b(第2配線ペースト45b)の上面から第2絶縁シート42bの上面にかけて第2絶縁ペースト46bで覆う工程をさらに備えている。このような工程を得る事で、図8に示す例の様な電子素子実装用基板1を作製することが可能となり、またそれにより、電子素子実装用基板1の第1配線5aまたは/および第2配線5bが基体2の側面へ露出することを低減させることができる。これにより、基体2の側面へ第1配線5aまたは/および第2配線5bが露出することで予期しないその他の部品とのショートまたは劣化が内部配線まで進行してしまい、電子装置21の誤作動の発生のおそれを低減させることが可能となる。
In the method for manufacturing the electronic
第2絶縁膜6bとなる第2絶縁ペースト46bは第1実施形態に記載の第1絶縁膜6aとなる第1絶縁ペースト46aと同様の手法(例えばスクリーン印刷法等)で設けることが可能となる。また、第2絶縁膜6bを構成する材料は、第1絶縁膜6aと類似の材料から構成される。また、第1絶縁膜6aと第2絶縁膜6bとは異なる材料で設けられていてもよいし、同種の材料で設けられていてもよい。第1絶縁膜6aと第2絶縁膜6bとが異なる材料で設けられているときは、第1絶縁膜6aと第2絶縁膜6bの物性またはそれぞれ第1絶縁ペースト46aと第2絶縁ペースト46bとの粘度等を適宜変更できる為、それぞれの効果に最適な材料を適宜選択することが可能となる。また、第1絶縁膜6aと第2絶縁膜6bとが同種の材料で設けられているときは、第1絶縁膜6aと第2絶縁膜6bとを塗布する工程に使用する製版を1枚とすることができ、さらに塗布する工程を1回で納めることができる。
The second insulating paste 46b to be the second
第1絶縁膜6aとなる第1絶縁ペースト46aと第2絶縁膜6bとなる第2絶縁ペースト46bとは同時の工程で塗布してもよいし、別々の工程で塗布してもよい。第1絶縁ペースト46aと第2絶縁ペースト46bとを同時の工程で塗布することで、第1絶縁ペースト46aと第2絶縁ペースト46bとの位置ずれを最小限に抑えることが可能となる。また、第1絶縁ペースト46aと第2絶縁ペースト46bとは別の工程で塗布することで、第1絶縁ペースト46aと第2絶縁ペースト46bとの厚みを異ならせることが可能となり、よりそれぞれの効果をにあった厚みとすることができ、本発明における効果を高めることが可能となる。
The first insulating
(第4の実施形態)
次に、本発明の第4の実施形態による電子素子実装用基板1について、図9〜図11を参照しつつ説明する。なお、図9は本実施形態における電子素子実装用基板1および電子装置の形状を示しており、図10は図9の内部における要部Aの拡大図及びその断面図を示す概要図であり、図11は本実施形態のその他の態様に係る要部Aの拡大図及びその断面図を示す概要図を示す。なお、要部Aは2点鎖線で示している。本実施形態における電子素子実装用基板1において、第1の実施形態の電子素子実装用基板1と異なる点は、基体2が貫通孔を有する(電子素子10の実装方法が異なる)点、基体2は側面の一部において切欠き7およびメタライズ層7aを有している点である。
(Fourth Embodiment)
Next, the electronic
図9に示す例では、電子素子実装用基板1は上面視において電子素子10と重なる位置に貫通孔を有している。また、電子装置21に実装された電子素子10は上面視において基体2に設けられた貫通孔の中に位置するように設けられている。このような構成により、例えば電子素子10が撮像素子である場合において、より電子モジュール31の低背化が可能となる。また、電子素子実装用基板1は表面に電子部品22を有しているが、図9に示す例構造においてはより多くの電子部品22を実装することが可能となるため、電子装置の更なる小型化が可能となる。
In the example shown in FIG. 9, the electronic
電子部品22は例えばチップコンデンサ、インダクタ、抵抗等の受動部品、またはOIS
(Optical Image Stabilization)、信号処理回路、ジャイロセンサー等の能動部品など
である。これら電子部品22はハンダ、導電性樹脂等によって接合材により、基体2に設けられたパッドに接続されている。なお、これら電子部品22は基体2に設けられた内部配線等を介して電子素子10と接続していても構わない。
The
(Optical Image Stabilization), signal processing circuits, active components such as gyro sensors, etc. These
なお図9に示す例の様な実装の場合、電子素子10は金バンプまたは半田ボール等の電子素子接続材13で電子素子実装用基板1に接続された後、封止材で接続を強化し、さらに封止されていてもよい。また、例えばACF(Anisotropic Conductive Film)等の電
子素子接続材13で接続されていてもよい。
In the case of mounting as shown in the example shown in FIG. 9, the
図9に示す例では、電子素子実装用基板1は、第1絶縁層2aの側壁から第2絶縁層2bの側壁にかけて、切欠き7を有しており、切欠き7にメタライズ層7aが設けられている。このように、電子素子実装用基板1は切欠き7を有し、切欠き7にメタライズ層7aを有していることで、切欠き7および切欠き7に設けられたメタライズ層7aを側面端子として使用することができる。よって、電子素子実装用基板1を用いた電子モジュール31において、筐体32と電子素子実装用基板1とを電気的に接続させることが可能となる。
In the example shown in FIG. 9, the electronic
また、電子素子実装用基板1に切欠き7を有していることで、筐体32の脚部等を切欠き7に嵌め込むことができる。また切欠き7にメタライズ層7aを設けることで、筐体32と電子素子実装用基板1とをハンダ等の金属材で固定することができ、より接続強度を向上させることが可能となる。また、切欠き7または/およびメタライズ層7aはその他の絶縁層2cにも設けられていても良く、第1絶縁層2a、第2絶縁層2bまたは/およびその他の絶縁層2cに設けられた切欠き7の大きさはそれぞれの層で異ならせていてもよい。
Further, since the electronic
メタライズ層7aは第1配線5aまたは第2配線5bと類似の材料から成っていてもよ
い。ここで、メタライズ層7aと第1配線5aまたは/および第2配線5bとは同じ材料から成っていてもよいし、異なる材料から成っていてもよい。メタライズ層7aと第1配線5aまたは/および第2配線5bとは同じ材料から成っていることで、物性及び特性を等しくすることが可能となるため、製造時における仕様を揃えることが可能となる。また、メタライズ層7aと第1配線5aまたは/および第2配線5bとは異なる材料から成っているとき、物性及び特性を等しくすることが可能となるため、より製造しやすい仕様を有する材料を適宜選択することが可能となる。とくにメタライズ層7aは側面に設けられる仕様の為、粘度が高い材料等を選択することもメタライズ層7aと第1配線5aまたは/および第2配線5bとの材料を異ならせることでできる。
The metallized
また、図9に示す例の様に電子素子実装用基板1の、第1配線5aまたは/および第2配線5bは、第2絶縁層2bの外縁側に位置する端部が、切欠き7まで延びており、切欠き7に位置した第1配線5aまたは/および前記第2配線5bの端部の上面は、第3絶縁膜6cに覆われている。このような構成とすることで、電子素子実装用基板1の切欠き7に位置した第1配線5aまたは/および第2配線5bが切欠き7の側面へ露出することを低減させることができる。言い換えると、第1配線5aまたは/および第2配線5bの外縁側の端子を第3絶縁膜6cが覆うことにより、各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超えて、第1配線5aまたは/および第2配線5bに含まれて、積層時に延びる場合においても第3絶縁膜6cが第1配線5aまたは/および第2配線5bが広がることを抑制することができる。
Further, as in the example shown in FIG. 9, the
よって電子素子実装用基板1の第1配線5aまたは/および第2配線5bが切欠き7の側面へ露出することを低減させることができる。これにより、切欠き7の側面へ第1配線5aまたは/および第2配線5bが露出することで予期しないその筐体32とのショート、または露出した第1配線5aまたは/および第2配線5bにより切欠き7の径が変わり筐体32の脚部は嵌まらなくなることを低減させることが可能となる。
Therefore, it is possible to reduce the exposure of the
また、第1配線5aまたは/および第2配線5bの端部は切欠き7に設けられたメタライズ膜7aと電気的に接続していてもよい。また、このとき、メタライズ膜7aと電気的に接続した第1配線5aまたは第2配線5bと、第2配線5bまたは第1配線5aとの間に、第3絶縁膜6cを有していてもよい。これにより、メタライズ層7aに電気的に接続した第1配線5aまたは第2配線5bと、その他設けられた第2配線5bまたは第1配線5aの間の不要なショートを低減させることができる。
Further, the ends of the
言い換えると、メタライズ層7aと電気的に接続した第1配線5aまたは第2配線5bとその他設けられた第2配線5bまたは第1配線5aとの隙間を埋めるように、第3絶縁膜6cを設けることにより、各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超えて、メタライズ層7aと電気的に接続した第1配線5aまたは第2配線5bとその他の位置に設けられた第2配線5bまたは第1配線5aに含まれて、積層時に延びてしまう場合においてそれぞれの第1配線5aまたは/および第2配線5bと、が広がることを抑制することができる。
In other words, the third
よって、電子素子実装用基板1のメタライズ層7aと電気的に接続した第1配線5aまたは第2配線5bと、その他に設けられた第2配線5bまたは第1配線5aとの間の不要なショートを低減させることができる。また、上記と同様に切欠き7の側面へ第1配線5aまたは/および第2配線5bが露出することで予期しないその筐体32とのショートまたは露出した第1配線5aまたは/および第2配線5bにより切欠き7の径が変わり筐体32の脚部は嵌まらなくなることを低減させることが可能となる。
Therefore, an unnecessary short circuit between the
図10および図11に示す例では第4の実施形態の要部Aの拡大図及びその断面図を示
す概要図を示す。本実施形態において第3絶縁膜6cの外縁は上面視において図10に示す例の様に切欠き7の外縁よりも内側に位置していてもよいし、図11に示す例の様に重なっていてもよい。第3絶縁膜6cの外縁は上面視において図10に示す例の様に切欠き7の外縁よりも内側に位置していることで、第3絶縁膜6cの厚みで切欠き7の径が変わり筐体32の脚部は嵌まらなくなることを低減させることが可能となる。また、図11に示す例の様に第3絶縁膜6cの外縁が切欠き7の外縁と重なっていることで、メタライズ層7aと電気的に接続している第1配線5aまたは第2配線5bと第3絶縁層6aとの重なる領域をより大きくすることが可能となり、その他に設けられた第2配線5bまたは第1配線5aとのショートの発生をより低減させることが可能となる。
In the example shown in FIGS. 10 and 11, an enlarged view of the main part A of the fourth embodiment and a schematic view showing a cross-sectional view thereof are shown. In the present embodiment, the outer edge of the third
また図11(b)に示す例の様に、第3絶縁膜6cの外縁が上面視において切欠き7の外縁と重なっているとき、第3絶縁膜6cは切欠き7の側面を覆っており、さらにその外側をメタライズ層7aが覆っていてもよい。このような構成により、メタライズ層7aと電気的に接続した第1配線層5aまたは第2配線層5bを第3絶縁膜6aとメタライズ層7aとで押さえることが可能となり、メタライズ層7aと電気的に接続した第1配線層5aまたは第2配線層5bと基体2の接合強度を向上させることが可能となる。よって、電子素子実装用基板1の信頼性を向上させることが可能となる。
Further, as in the example shown in FIG. 11B, when the outer edge of the third
また、図11(b)に示す例の様に、第1配線5aと第2配線5bとが複数の絶縁層間に設けられているとき、切欠き7に設けられたメタライズ層7aと第1配線層5aまたは第2配線層5bとは電気的に接続していない層間を有していてもよい。このとき、第1配線層5aまたは第2配線層5bの切欠き7側の端部から切欠き7にかけて第2絶縁膜6bを有していてもよい。また、このとき第2絶縁膜6bは切欠き7の側壁を覆っていてもよいし覆っていなくてもよい。このような構成においても、電子素子実装用基板1の第1配線5aまたは第2配線5bが切欠き7の側面へ露出することを低減させることができる。これにより、切欠き7の側面へ第1配線5aまたは第2配線5bが露出することで予期しないその筐体32とのショートまたは露出した第1配線5aまたは第2配線5bにより切欠き7の径が変わり筐体32の脚部は嵌まらなくなることを低減させることが可能となる。
Further, as in the example shown in FIG. 11B, when the
図9および図10に示す例の様な電子素子実装用基板1の製造方法は、第1実施形態に記載の工程に加えて、第1配線5a(第1配線ペースト45a)または第2配線5b(第2配線ペースト45b)を、第2絶縁シート42bの側壁にかけて設ける工程と、切欠き7側に伸ばした第1配線5a(第1配線ペースト45a)または第2配線5b(第2配線ペースト45b)の上面から、その他の位置に設けられた第1配線5aまたは第2配線5bの上面に欠けて、第3絶縁ペースト46cで覆う工程と、切欠き7の側面をメタライズ膜7aで覆う工程を備えている。このような工程を得る事で、図9〜図10に示す例の様な電子素子実装用基板1を作製することが可能となる。またこの構成により、電子素子実装用基板1の切欠き7側に伸ばした第1配線5a(第1配線ペースト45a)または第2配線5b(第2配線ペースト45b)の上面から、その他に設けられた第2配線5bまたは第1配線5aと、がショートすることを低減させることが可能となる。
In the method of manufacturing the electronic
切欠き7の側面をメタライズ膜7aで覆う工程として、例えばスクリーン印刷法等を用いて、切欠き7の側面よりも内側に印刷が位置するように作成した製版をもちいて切欠き7の上面からメタライズ膜7aとなる金属ペーストを塗布する方法等が挙げられる。
As a step of covering the side surface of the
図11に示す例の様な電子素子実装用基板1の製造方法は、第1実施形態に記載の工程に加えて、第1配線5a(第1配線ペースト45a)または第2配線5b(第2配線ペースト45b)を、第2絶縁シート42bの側壁にかけて設ける工程と、第1配線5a(第1配線ペースト45a)または第2配線5b(第2配線ペースト45b)の第2絶縁シー
ト42の側壁において、第3絶縁ペースト46cで覆う工程とを備えている。なおこのとき、図9〜図10の製造方法と同様に、切欠き7の側面と、第1配線5a(第1配線ペースト45a)または第2配線5b(第2配線ペースト45b)と、第3絶縁膜6c(第3絶縁ペースト46c)をメタライズ膜7aで覆う工程を備えていてもよい。
In the method of manufacturing the electronic
このような工程を得る事で、図11に示す例の様な電子素子実装用基板1を作製することが可能となる。またそれにより、本発明の効果を奏するとともに、メタライズ層7aと電気的に接続した第1配線層5aまたは第2配線層5bを第3絶縁膜6cとメタライズ層7aとで押さえることが可能とる。これにより、メタライズ層7aと電気的に接続した第1配線層5aまたは第2配線層5bと基体2の接合強度を向上させることが可能となる。よって、電子素子実装用基板1の信頼性を向上させることが可能となる。
By obtaining such a process, it becomes possible to manufacture the electronic
第3絶縁膜6cとなる第3絶縁ペースト46cは第1実施形態に記載の第1絶縁膜6aとなる第1絶縁ペースト46aと同様の手法(例えばスクリーン印刷法等)で設けることが可能となる。また、第3絶縁膜6cを構成する材料は、第1絶縁膜6aと類似の材料から構成される。
The third insulating
なお、本発明は上述の実施形態の例に限定されるものではなく、数値などの種々の変形は可能である。また、例えば、図1〜図7に示す例では、電極パッド3の形状は上面視において矩形状であるが、円形状やその他の多角形状であってもかまわない。また、本実施形態における電極3配置、数、形状および電子素子の実装方法などは指定されない。なお、本実施形態における特徴部の種々の組み合わせは上述の実施形態の例に限定されるものではない。
The present invention is not limited to the example of the above-described embodiment, and various modifications such as numerical values are possible. Further, for example, in the example shown in FIGS. 1 to 7, the shape of the
1・・・・電子素子実装用基板
2・・・・基体
2a・・・第1絶縁層
2b・・・第2絶縁層
2c・・・その他の絶縁層
3・・・・電極パッド
5・・・・配線
5a・・・第1配線
5b・・・第2配線
5c・・・他の信号配線5c
6・・・・絶縁膜
6a・・・第1絶縁膜
6b・・・第2絶縁膜
6c・・・第3絶縁膜
7・・・・切欠き
7a・・・メタライズ層
10・・・電子素子
12・・・蓋体
13・・・電子素子接続部材
14・・・蓋体接合材
21・・・電子装置
22・・・電子部品
31・・・電子モジュール
32・・・筐体
42・・・絶縁シート
42a・・第1絶縁シート
42b・・第2絶縁シート
45・・・内部配線ペースト
45a・・第1配線ペースト
45b・・第2配線ペースト
46a・・第1絶縁ペースト
46b・・第2絶縁ペースト
46c・・第3絶縁ペースト
1 ... Electronic
6 ... Insulating
Claims (8)
前記第1絶縁層の下面に位置する第2絶縁層と、
前記第1絶縁層と、前記第2絶縁層との間に位置する第1配線と、
前記第1絶縁層と、前記第2絶縁層との間に位置するとともに、前記第1配線との間に隙間を有して位置している第2配線と、
前記隙間を埋めるとともに、前記第1配線の上面から前記第2配線の上面にかけて位置する第1絶縁膜と、
前記第1絶縁層の側壁から前記第2絶縁層の側壁にかけて設けられた切欠きと、
前記切欠きに設けられたメタライズ層と、を備えており、
前記第1配線または/および前記第2配線は、前記第2絶縁層の外縁側に位置する第1端部が、前記切欠きまで延びており、
前記切欠きに位置した前記第1配線または/および前記第2配線のうち前記第1端部の反対側に位置する第2端部の上面は、第3絶縁膜に覆われていることを特徴とする電子素子実装用基板。 With the first insulating layer
The second insulating layer located on the lower surface of the first insulating layer and
The first wiring located between the first insulating layer and the second insulating layer,
A second wiring located between the first insulating layer and the second insulating layer and having a gap between the first wiring and the first wiring.
A first insulating film located from the upper surface of the first wiring to the upper surface of the second wiring while filling the gap.
A notch provided from the side wall of the first insulating layer to the side wall of the second insulating layer, and
It is provided with a metallized layer provided in the notch.
In the first wiring and / and the second wiring, the first end portion located on the outer edge side of the second insulating layer extends to the notch.
The upper surface of the first wiring and / and the second wiring located in the notch and located on the opposite side of the first end is covered with a third insulating film. A board for mounting electronic devices.
前記電子素子実装用基板に実装された電子素子とを備えたことを特徴とする電子装置。 The electronic device mounting substrate according to any one of claims 1 to 3.
An electronic device including an electronic element mounted on the electronic element mounting substrate.
前記電子装置の上面または前記電子装置を囲んで位置した筐体とを備えたことを特徴とする電子モジュール。 The electronic device according to claim 4 and
An electronic module comprising an upper surface of the electronic device or a housing located around the electronic device.
前記第2絶縁シートの上面に前記第1配線ペーストと隙間をあけて第2配線ペーストを形成する工程と、
前記第1配線ペーストと前記第2配線ペーストとの間に第1絶縁ペーストを埋めるとともに、前記第1配線ペーストの上面および前記第2配線ペーストの上面を前記第1絶縁ペーストで覆う工程と、
前記第2絶縁シートの上面に前記第1絶縁シートを積層して積層体を形成する工程と、
前記第1配線ペーストまたは前記第2配線ペーストを、前記第2絶縁シートの側壁にかけて設ける工程と、
前記第1配線ペーストまたは前記第2配線ペーストの前記第2絶縁シートの側壁において、第3絶縁ペーストで覆う工程と、
を備えたことを特徴とする電子素子実装用基板の製造方法。 A step of preparing a first insulating sheet and a second insulating sheet laminated with the first insulating sheet, and a step of forming a first wiring paste on the upper surface of the second insulating sheet.
A step of forming a second wiring paste by leaving a gap with the first wiring paste on the upper surface of the second insulating sheet.
A step of filling the first insulating paste between the first wiring paste and the second wiring paste and covering the upper surface of the first wiring paste and the upper surface of the second wiring paste with the first insulating paste.
A step of laminating the first insulating sheet on the upper surface of the second insulating sheet to form a laminated body,
A step of providing the first wiring paste or the second wiring paste over the side wall of the second insulating sheet, and
A step of covering the side wall of the first wiring paste or the second insulating sheet of the second wiring paste with the third insulating paste.
A method for manufacturing a substrate for mounting an electronic device, which is characterized by the above.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017105595A JP6989292B2 (en) | 2017-05-29 | 2017-05-29 | Substrate for mounting electronic devices, electronic devices and electronic modules |
CN201810143787.5A CN108461453B (en) | 2017-02-22 | 2018-02-11 | Substrate for mounting electronic component, electronic device, and electronic module |
US15/896,649 US10573591B2 (en) | 2017-02-22 | 2018-02-14 | Electronic component mounting board, electronic device, and electronic module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017105595A JP6989292B2 (en) | 2017-05-29 | 2017-05-29 | Substrate for mounting electronic devices, electronic devices and electronic modules |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018200976A JP2018200976A (en) | 2018-12-20 |
JP6989292B2 true JP6989292B2 (en) | 2022-01-05 |
Family
ID=64668297
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017105595A Active JP6989292B2 (en) | 2017-02-22 | 2017-05-29 | Substrate for mounting electronic devices, electronic devices and electronic modules |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6989292B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6931167B2 (en) | 2019-04-25 | 2021-09-01 | 日亜化学工業株式会社 | Luminous module |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06120662A (en) * | 1992-10-05 | 1994-04-28 | Matsushita Electric Ind Co Ltd | Production of multilayer ceramic board |
JPH06252562A (en) * | 1993-02-26 | 1994-09-09 | Alps Electric Co Ltd | Multilayered circuit board |
JP3725949B2 (en) * | 1996-12-05 | 2005-12-14 | 日本特殊陶業株式会社 | Semiconductor element housing base and method of manufacturing the same |
JP2003197459A (en) * | 2001-12-26 | 2003-07-11 | Kyocera Corp | Method for manufacturing laminated electronic component |
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JP4969072B2 (en) * | 2005-08-31 | 2012-07-04 | オンセミコンダクター・トレーディング・リミテッド | Circuit device and manufacturing method thereof |
JP5194635B2 (en) * | 2007-08-20 | 2013-05-08 | 株式会社村田製作所 | Ceramic multilayer substrate and manufacturing method thereof |
KR20130015661A (en) * | 2011-08-04 | 2013-02-14 | 삼성전기주식회사 | Multi-layer ceramic substrate and method for manufacturing thereof |
CN104412381B (en) * | 2013-01-31 | 2018-01-09 | 京瓷株式会社 | Electronic component board for mounting electronic, electronic installation and photographing module |
-
2017
- 2017-05-29 JP JP2017105595A patent/JP6989292B2/en active Active
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Publication number | Publication date |
---|---|
JP2018200976A (en) | 2018-12-20 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200110 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200915 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200917 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20201215 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210413 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210609 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20210830 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20211027 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20211027 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20211109 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20211202 |
|
R150 | Certificate of patent or registration of utility model |
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