JP2019062050A - 半導体装置およびそれを用いたシステム - Google Patents

Abstract

【課題】システムの立ち上がり時間の短縮化を図ることが可能な半導体装置を提供する。【解決手段】複数の機能を備える半導体装置１００は、端子１０１と、複数の状態のうちのいずれか１つの状態を表す第１信号Ｆｕｓｅ［ｎ：０］と、複数の機能から機能を特定する第２信号Ｆｓｅｌ［ｍ：０］に基づいて動作する選択回路であって、第１信号が第１状態を表すとき、端子を用いる機能を、電源投入直後から、第１信号の第１状態によって選択し、第１信号が第２状態を表すとき、第２信号に従って、端子を用いる機能を選択する選択回路１０３を備える。【選択図】図１

Description

本発明は、半導体装置およびそれを用いたシステムに関し、例えば複数の機能を備えたマイクロコンピュータ（以下、プロセッサと称する）のような半導体装置およびそれを用いたシステムに関する。

半導体装置を用いたシステムは、例えばボードと、ボードに実装された複数の半導体装置と、ボードに形成され、半導体装置の端子間を接続する信号配線を備えており、複数の半導体装置の組合せによって所望の機能を達成する。

複数の機能を備えたプロセッサのような半導体装置においては、小型化を図るために、複数の機能で端子を兼用することが知られている。以下、このような複数の機能で兼用される端子をマルチプレクス端子とも称する。この場合、例えばユーザが、複数の機能から所望の機能を選択し、選択した機能でマルチプレクス端子が使われるようにする。このような技術として、レジスタ選択方式が知られている。レジスタ選択方式においては、複数の機能から機能を選択する選択レジスタが、半導体装置に設けられる。ユーザが選択レジスタに所望の機能を特定する選択データを設定すると、選択データによって特定された機能で、マルチプレクス端子が用いられるようになる。

マルチプレクス端子は、選択した機能に従って、信号を出力する出力端子あるいは信号を入力する入力端子として機能することになる。ボードに実装された半導体装置のマルチプレクス端子を、例えば出力端子として機能させ、信号配線を介して他の半導体装置の入力端子に接続した場合、ボードに実装された半導体装置に給電をした直後では、マルチプレクス端子における電圧が不定となり、誤動作等が発生する可能性がある。そのため、マルチプレクス端子の電圧が、予め定めた電圧となるように、マルチプレクス端子と電源配線（電圧配線または接地電圧配線）との間にプルアップ抵抗あるいはプルダウン抵抗を接続することが知られている。このプルアップ抵抗あるいはプルダウン抵抗も、半導体装置とともにボードに実装される。

また、選択した機能でマルチプレクス端子を用いるようにする技術ではないが、フューズオプション方式を用いた機能選択回路を備えた半導体装置が、例えば特許文献１に記載されている。

特開２００５−２５２０６０号公報

ボードにプルアップ抵抗あるいはプルダウン抵抗のような電圧設定回路を実装することは、ユーザの負担増加に繋がる。また、電圧設定回路はシステムの価格上昇に繋がる。

また、レジスタ選択方式では、給電時等（電源投入時等）において、所望の機能を特定する選択データを半導体装置に設定することが要求されるため、システムの立ち上がり時間が遅くなると言う課題もある。

特許文献１には、その図１を参照して説明すると、フューズ１４１を切断することにより機能を切り替え、フューズ２４１を切断することにより、フューズ１４１を切断する前の機能に戻す技術が記載されている。しかしながら、マルチプレクス端子は記載されておらず、選択データで動的に機能が変更される半導体装置も記載されていない。そのため、特許文献１では、上記したユーザの負担増加に関する課題および上記したシステムの立ち上がり時間に関する課題も認識されていない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態に係わる半導体装置を述べると、次のとおりである。

すなわち、複数の機能を備える半導体装置は、端子と、複数の状態のうちのいずれか１つの状態を表す第１信号と、複数の機能から機能を特定する第２信号とに基づいて動作する論理回路を備えている。ここで、論理回路は、第１信号が第１状態を表すとき、端子の特性または端子を用いる機能を、電源投入直後から、第１信号の第１状態によって定める。一方、第１信号が第２状態を表すとき、論理回路は、第２信号に従って、端子の特性または端子を用いる機能を定める。

第１信号が第１状態を表しているとき、端子の特性または端子を用いる機能が、電源投入直後から、第１信号の第１状態によって定められる。そのため、機能を特定する第２信号を用いなくても、端子の特性または端子を用いる機能を定めることが可能となり、システムの立ち上がり時間の短縮化を図ることが可能となる。また、電源投入直後から、端子の特性または端子を用いる機能が定まるため、電源投入直後から、機能に従って端子の電圧を定めることが可能となり、電圧設定回路を端子に接続しなくても、誤動作の発生を防ぐことが可能となる。

一方、第１信号が第２状態を表しているとき、端子の特性または端子を用いる機能が、第２信号によって定められる。そのため、第２信号によって、端子の特性または機能を任意に定めることが可能となる。

一実施の形態においては、端子は、マルチプレクス端子であり、第１信号の状態は、半導体装置に設けられたフューズ等の不揮発性の端子設定回路に予め設定される。一方、第２信号は、半導体装置の外部から供給される。マルチプレクス端子を用いる機能は、半導体装置の外部から供給する第２信号によって、複数の機能から選択することが可能である。

すなわち、端子設定回路に、第１信号の第２状態を設定しておくことにより、マルチプレクス端子を用いる機能を、第２信号によって動的に変更することが可能である。一方、ユーザがシステムを製造する際には、マルチプレクス端子を用いる機能は、既にユーザが定めている。そのため、マルチプレクス端子を用いる機能を動的に変更することは要求されない。一実施の形態においては、システムを製造するのに際して、ユーザが定めた機能を特定する第１信号の第１状態が、端子設定回路に設定される。これにより、製造されたシステムにおいては、システムの立ち上がり時間の短縮化を図ることが可能となり、電圧設定回路を実装しなくても誤動作の発生を防ぐことが可能である。すなわち、マルチプレクス端子を用いる機能を動的に変更することを可能としながら、システムの立ち上がり時間の短縮化とユーザの負担低減を図ることが可能となる。

一実施の形態によれば、システムの立ち上がり時間の短縮化を図ることが可能な半導体装置を提供することができる。

実施の形態１に係わる半導体装置の要部の構成を示すブロック図である。 実施の形態１に係わる選択回路の機能を示す図である。 実施の形態１に係わるシステムの構成を示すブロック図である。 実施の形態１に係わる半導体装置の構成を示すブロック図である。 実施の形態１の変形例に係わる入出力モジュールの構成を示すブロック図である。 実施の形態２に係わる半導体装置の要部の構成を示すブロック図である。 実施の形態２に係わる半導体装置の構成を示すブロック図である。 実施の形態３に係わる半導体装置を説明するための図である。 実施の形態３に係わる半導体装置を説明するための図である。 実施の形態３に係わる半導体装置の構成を示すブロック図である。

以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（実施の形態１）
＜半導体装置の要部の構成＞
図１は、実施の形態１に係わる半導体装置の要部の構成を示すブロック図である。半導体装置１００は、プロセッサ等の複数の回路ブロックを備えているが、図１には説明に必要な回路ブロックのみが描かれている。

図１において、１０１は端子、１０２は機能選択回路、１０３は選択回路、１０４は端子機能選択レジスタ、１０５は端子設定回路を示している。端子１０１を介して、半導体装置１００内の回路ブロックと半導体装置１００の外部との間で、信号の送受信が行われる。機能選択回路１０２には選択回路１０３から選択信号Ｄｅｃ＿Ｏが供給され、機能１〜Ｎのなかから、選択信号Ｄｅｃ＿Ｏによって特定される機能を選択し、選択した機能が端子１０１を用いることができるようにする。従って、端子１０１は、複数の機能１〜Ｎによって兼用されるマルチプレクス端子である。例えば、選択信号Ｄｅｃ＿Ｏによって機能１が特定されている場合、機能選択回路１０２は、機能１がマルチプレクス端子１０１を用いることができるようにする。このとき、機能選択回路１０２は、選択信号Ｄｅｃ＿Ｏによって特定されていない機能、例えば機能２〜Ｎは、マルチプレクス端子１０１を用いることができないようにする。すなわち、マルチプレクス端子１０１は、機能１〜Ｎによって排他的に用いられることになる。

端子設定回路１０５は、複数の状態のうちの１つの状態を表す第１信号Ｆｕｓｅ［ｎ：０］を出力する。また、端子機能選択レジスタ１０４は、機能１〜Ｎから機能を特定する第２信号Ｆｓｅｌ［ｍ：０］を出力する。選択回路１０３は、第１信号Ｆｕｓｅ［ｎ：０］と第２信号Ｆｓｅｌ［ｍ：０］とに基づいて動作し、選択信号Ｄｅｃ＿Ｏを出力する。

端子設定回路１０５は、特に制限されないが、この実施の形態では、ｎ＋１個（Ｆ０〜Ｆｎ）のフューズを備えており、フューズＦ０〜Ｆｎの状態の組み合わせによって、第１信号Ｆｕｓｅ［ｎ：０］が表す状態（状態データ）が定まる。

より具体的に述べると、第１信号Ｆｕｓｅ［ｎ：０］は、ビットＦｕｓｅ［０］〜ビットＦｕｓｅ［ｎ］までのｎ＋１ビットで構成されており、それぞれのビットの論理値が、対応するフューズの状態によって定まる。例えば、第１信号Ｆｕｓｅ［ｎ：０］のビットＦｕｓｅ［０］の論理値は、対応するフューズＦ０が切断されているか否か（未切断か）によって定まる。フューズＦ０が切断されていれば、例えば、ビットＦｕｓｅ［０］の論理値は“１”となり、切断されていなければ、ビットＦｕｓｅ［０］の論理値は“０”となる。残りのビットＦｕｓｅ［１］〜Ｆｕｓｅ［ｎ］も同様に、対応するフューズＦ１〜Ｆｎの状態（切断または未切断）によって、論理値が定まる。第１信号Ｆｕｓｅ［ｎ：０］におけるｎ＋１ビットの論理値の組合せが、第１信号Ｆｕｓｅ［ｎ：０］の表す状態に相当する。ｎ＋１ビットの論理値の組合せは、複数存在するが、フューズの状態によって、１つの組合せに定まることになる。そのため、端子設定回路１０５は、複数の状態のうち、フューズＦ０〜Ｆｎによって定まる１つの状態を表す第１信号Ｆｕｓｅ［ｎ：０］を出力することになる。

端子機能選択レジスタ１０４は、半導体装置１００の外部から選択データが設定され、設定された選択データを、第２信号Ｆｓｅｌ［ｍ：０］として出力する。第２信号Ｆｓｅｌ［ｍ：０］は、特に制限されないが，第１信号Ｆｕｓｅ［ｎ：０］と同様に、複数のビットで構成されている。ここでは、第２信号Ｆｓｅｌ［ｍ：０］は、ｍ＋１ビットで構成されているものとする。半導体装置１００の外部から機能を特定する場合、機能に対応した選択データが、端子機能選択レジスタ１０４に設定される。これにより、端子機能選択レジスタ１０４からは、機能を特定する論理値の組合せとなった第２信号Ｆｓｅｌ［ｍ：０］が出力される。

選択回路１０３は、特に制限されないが、この実施の形態においては、デコーダによって構成されている。このデコーダは、後で図２を用いて詳しく説明するが、第１信号の状態を判定し、判定の結果に従って、第１信号Ｆｕｓｅ［ｎ：０］のデコード結果または第２信号Ｆｓｅｌ［ｍ：０］を、選択信号Ｄｅｃ＿Ｏとして出力する。これにより、機能選択回路１０２は、第１信号Ｆｕｓｅ［ｎ：０］のデコード結果または第２信号Ｆｓｅｌ［ｍ：０］によって特定された機能を選択し、選択した機能でマルチプレクス端子１０１が利用できるようにする。

＜＜選択回路＞＞
図２は、実施の形態１に係わる選択回路１０３の機能を示す図である。選択回路１０３を構成するデコーダには、デコーダ入力として、第１信号Ｆｕｓｅ［ｎ：０］が供給される。上記したように、第１信号Ｆｕｓｅ［ｎ：０］は、ビットＦｕｓｅ［０］〜ビットＦｕｓｅ［ｎ］によって構成されており、ビットＦｕｓｅ［０］〜ビットＦｕｓｅ［ｎ］の論理値は、フューズＦ０〜Ｆｎの状態によって定まる。

同図において、ＳＴ０〜ＳＴＮは、第１信号Ｆｕｓｅ［ｎ：０］によって表される状態を示している。例えば、ビットＦｕｓｅ［０］〜ビットＦｕｓｅ［ｎ］の論理値が、全て“０”であれば、第１信号Ｆｕｓｅ［ｎ：０］は、状態ＳＴ０を表し、ビットＦｕｓｅ［０］〜ビットＦｕｓｅ［ｎ］の論理値が、全て“１”であれば、第１信号Ｆｕｓｅ［ｎ：０］は、状態ＳＴＮを表す。この実施の形態において、デコーダは、第１信号Ｆｕｓｅ［ｎ：０］が、状態ＳＴ０を表しているか、状態ＳＴ０以外の状態ＳＴ１〜ＳＴＮを表しているかを判定し、異なる動作を行う。ここでは、状態ＳＴ１〜ＳＴＮを第１状態Ｓ１とし、状態ＳＴ０を第２状態Ｓ２として説明する。また、図２から理解されるように、第２状態Ｓ２に含まれる状態の数は１個であり、第１状態Ｓ１に含まれる状態の数（Ｎ個）よりも少ない。

第１信号Ｆｕｓｅ［ｎ：０］が第１状態Ｓ１を表しているとき、デコーダは第１信号Ｆｕｓｅ［ｎ：０］をデコードし、デコードの結果を、選択信号Ｄｅｃ＿Ｏとして出力する。例えば、第１信号Ｆｕｓｅ［ｎ：０］が状態ＳＴ１を表しているとき、デコードにより、デコーダは、機能１を特定する選択信号Ｄｅｃ＿Ｏを出力する。また、第１信号Ｆｕｓｅ［ｎ：０］が状態ＳＴ２を表しているとき、デコードにより、デコーダは、機能２を特定する選択信号Ｄｅｃ＿Ｏを出力する。以下、同様にして、デコーダは、第１信号Ｆｕｓｅ［ｎ：０］によって表される状態ＳＴ２〜ＳＴＮに対応する機能２〜Ｎを特定する選択信号Ｄｅｃ＿Ｏを出力する。

これに対して、第１信号Ｆｕｓｅ［ｎ：０］が第２状態Ｓ２を表しているとき、デコーダは、端子機能選択レジスタ１０４から出力されている第２信号Ｆｓｅｌ［ｍ：０］を選択し、選択信号Ｄｅｃ＿Ｏとして出力する。

これにより、第１信号Ｆｕｓｅ［ｎ：０］が第１状態Ｓ１を表すように、フューズＦ０〜Ｆｎの状態を設定した場合には、フューズＦ０〜Ｆｎの状態によって、マルチプレクス端子１０１を利用する機能が選択されるようになる。一方、第１信号Ｆｕｓｅ［ｎ：０］が第２状態Ｓ２を表すように、フューズＦ０〜Ｆｎの状態を設定した場合には、半導体装置１００の外部から設定した選択データによって、マルチプレクス端子１０１を利用する機能が選択することが可能となる。

ここでは、第１信号Ｆｕｓｅ［ｎ：０］が第２状態Ｓ２を表すとき、第２信号Ｆｓｅｌ［ｍ：０］が選択信号Ｄｅｃ＿Ｏとして出力されるように説明したが、これに限定されるものではない。例えば、第２信号Ｆｓｅｌ［ｍ：０］を、第１信号Ｆｕｓｅ［ｎ：０］と同様に、デコーダでデコードして、デコード結果が選択信号Ｄｅｃ＿Ｏとして出力されるようにしてもよい。

＜半導体装置を用いたシステム＞
半導体装置１００のより具体的な構成を説明する前に、半導体装置１００を用いたシステムを説明する。図３は、実施の形態１に係わるシステムの構成を示すブロック図である。同図において、２００は、プリント基板のようなボード２０１と、ボード２０１に実装された複数の半導体装置とを備えたシステムを示している。同図では説明を容易にするために、２個の半導体装置１００＿１、１００＿２のみが示されている。

ここでは、２個の半導体装置１００＿１、１００＿２のうち、半導体装置（第１半導体装置）１００＿１が、図１で示した半導体装置１００に相当するものとして説明する。半導体装置１００＿１および１００＿２のそれぞれは、複数の端子を備えているが、同図には説明に必要な端子のみが描かれている。１０１＿０〜１０１＿ｎは、半導体装置１００＿１に設けられたマルチプレクス端子を示し、２０２Ｐおよび２０２Ｇは、半導体装置１００＿１に設けられた電源端子を示している。また、２０３＿０〜２０３＿ｎは、半導体装置（第２半導体装置）１００＿２に設けられた端子を示し、２０３Ｐおよび２０３Ｇは、半導体装置１００＿２に設けられた電源端子を示している。

ボード２０１には、電源電圧配線ＶＬＰおよび接地電圧配線ＶＬＧが形成されている。半導体装置１００＿１、１００＿２の電源端子２０２Ｐ、２０３Ｐは、電源電圧配線ＶＬＰに接続され、半導体装置１００＿１、１００＿２の電源端子２０２Ｇ、２０３Ｇは、接地電圧配線ＶＬＧに接続されている。この電源電圧配線ＶＬＰおよび接地電圧配線ＶＬＧに電源電圧Ｖｃおよび接地電圧Ｖｓが給電されることにより、半導体装置１００＿１および１００＿２に電源電圧Ｖｃおよび接地電圧Ｖｓが給電され、それぞれの半導体装置が動作を開始する。すなわち、電源電圧Ｖｃの投入により、それぞれの半導体装置が動作を開始する。

マルチプレクス端子１０１＿０は、ボード２０１に形成された信号配線によって端子２０３＿０に接続され、マルチプレクス端子１０１＿１および１０１＿ｎは、信号配線によって端子２０３＿１および２０３＿ｎに接続されている。ここでは、マルチプレクス端子（第１端子）１０１＿０は、信号を出力する出力端子として機能するように設定され、マルチプレクス端子（第２端子）１０１＿１および１０１＿ｎは、信号を入力する入力端子として機能するように設定されているものとして説明する。また、マルチプレクス端子１０１＿０は、出力端子として機能するように設定されたとき、ハイインピーダンス状態を取ることが可能とされているものとする。すなわち、マルチプレクス端子１０１＿０は、出力する信号に応じた電圧またはハイインピーダンスの状態になる。この場合、端子２０３＿０は、信号を入力する入力端子であり、端子２０３＿１および２０３＿ｎは信号を出力する出力端子である。

電源電圧Ｖｃが給電され、半導体装置１００＿１および１００＿２が動作している動作状態では、マルチプレクス端子１０１＿０を介して、半導体装置１００＿１からの出力信号が、端子２０３＿０を介して半導体装置１００＿２に入力される。また、動作状態では、半導体装置１００＿２の端子２０３＿１、２０３＿ｎを介して、半導体装置１００＿２からの出力信号が、マルチプレクス端子１０１＿１、１０１＿ｎを介して半導体装置１００＿１に入力される。これにより、半導体装置１００＿１および１００＿２は、それぞれ入力した信号に応じた動作を実行する。

同図において、Ｒｐはマルチプレクス端子１０１＿１と電源電圧配線ＶＬＰとの間に接続されたプルアップ抵抗であり、Ｒｄはマルチプレクス端子１０１＿ｎと接地電圧配線ＶＬＧとの間に接続されたプルダウン抵抗を示している。

電源電圧Ｖｃの投入の直後では、半導体装置１００＿２の端子２０２＿１および２０２＿ｎにおける電圧が不定となる恐れがある。入力端子として機能するように設定されるマルチプレクス端子１０１＿１および１０１＿ｎに、不定の電圧が供給されると、半導体装置１００＿１が誤動作することが考えられる。そのため、電源電圧Ｖｃの投入時においても、マルチプレクス端子１０１＿１および１０１＿ｎに、誤動作を防ぐような所定の電圧を供給するように、プルアップ抵抗Ｒｐまたはプルダウン抵抗Ｒｄが、端子の電圧を設定する電圧設定回路としてボード２０１に実装され、マルチプレクス端子１０１＿１、１０１＿ｎに接続されている。

誤動作を防ぐために端子に供給する電圧が電源電圧Ｖｃであるか接地電圧Ｖｓであるかは、端子毎に異なるため、システムを製造するユーザが、端子毎にプルアップ抵抗Ｒｐまたはプルダウン抵抗Ｒｄを選択し、選択した抵抗をボード２０１に実装し、端子に接続すると言う外付けの作業が発生することになる。

この実施の形態においては、第１信号Ｆｕｓｅ［ｎ：０］により表される状態が第１状態Ｓ１となるように、電源電圧Ｖｃの投入よりも前に、フューズＦ０〜Ｆｎの状態が設定される。これにより、電源電圧Ｖｃの投入の直後において、マルチプレクス端子１０１＿０は、第１信号Ｆｕｓｅ［ｎ：０］により特定される機能の出力端子として動作することになり、マルチプレクス端子１０１＿０における電圧が不定となる期間を短くすることが可能となる。その結果、マルチプレクス端子１０１＿０および端子２０３＿０には、プルアップ抵抗Ｒｐもプリダウン抵抗Ｒｄも接続されていない。これにより、ユーザの外付け作業を低減することが可能となるとともに、コストの低減も図ることが可能である。

＜半導体装置の構成＞
次に半導体装置１００（図３では、１００＿１）を、より詳しく説明する。図４は、この実施の形態に係わる半導体装置１００の構成を示すブロック図である。半導体装置１００は、回路ブロックとして、プロセッサＣＰＵと複数の機能モジュールＭＯＤ１〜ＭＯＤ４を備えている。機能モジュールＭＯＤ１〜ＭＯＤ４としては、例えばＬＣＤ（Ｌｉｑｉｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）を制御するＬＣＤモジュール、シリアル通信を実行するシリアル通信モジュール、タイマー機能を提供するタイマーモジュールおよびＳＤＲＡＭを制御するＳＤＲＡＭ制御モジュール等がある。これらの機能モジュールＭＯＤ１〜ＭＯＤ４によって、図１および図２に示した機能１〜Ｎが提供される。

同図において、１０１＿０〜１０１＿ｎおよび２０２＿０〜２０２＿ｎは、半導体装置１００に設けられた端子を示している。この実施の形態においては、これらの端子のうち、端子１０１＿０〜１０１＿ｎがマルチプレクス端子である。また、ＩＯＭ０〜ＩＯＭｎは、マルチプレクス端子１０１＿０〜１０１＿ｎと、機能モジュールとの間に接続された入出力モジュールである。より具体的に述べると、入出力モジュールＩＯＭ０〜ＩＯＭｎは、対応するマルチプレクス端子と、対応するマルチプレクス端子を兼用する複数の機能を提供する複数の機能モジュールとの間に接続されている。

同図に示した例では、入出力モジュールＩＯＭ０は、マルチプレクス端子１０１＿０に対応し、このマルチプレクス端子１０１＿０を兼用する機能モジュールＭＯＤ１〜ＭＯＤ３とマルチプレクス端子１０１＿０との間に接続されている。また、入出力モジュールＩＯＭ１は、マルチプレクス端子１０１＿１に対応し、このマルチプレクス端子１０１＿１を兼用する機能モジュールＭＯＤ１〜ＭＯＤ３とマルチプレクス端子１０１＿１との間に接続されている。さらに、入出力モジュールＩＯＭｎは、マルチプレクス端子１０１＿ｎに対応し、このマルチプレクス端子１０１＿ｎを兼用する機能モジュールＭＯＤ２、ＭＯＤ４とマルチプレクス端子１０１＿ｎとの間に接続されている。入出力モジュールＩＯＭ０〜ＩＯＭｎは、同様な構成を有しているので、同図には入出力モジュールＩＯＭ０のみ詳しい構成が示されている。

プロセッサＣＰＵ、機能モジュールＭＯＤ１〜ＭＯＤ４、入出力モジュールＩＯＭ０〜ＩＯＭｎは、内部バスＩＢＳに接続されている。また、内部バスＩＢＳは端子２０２＿０、２０２＿１が接続されている。プロセッサＣＰＵは、内部バスＩＢＳおよび端子２０２＿０、２０２＿１等を介して半導体装置１００の外部との間でデータの送受信を行う。また、プロセッサＣＰＵは、内部バスＩＢＳを介して、機能モジュールＭＯＤ１〜ＭＯＤ４のそれぞれとの間でデータ等の送受信を行い、機能モジュールＭＯＤ１〜ＭＯＤ４を動作させる。さらに、この実施の形態においては、プロセッサＣＰＵは、内部バスＩＢＳを介して、入出力モジュールＩＯＭ０〜ＩＯＭｎのそれぞれに対して選択データの設定を行う。

同図において、端子２０２＿ｎは、図３で説明した電源電圧端子２０２Ｐに相当する。端子２０２＿ｎ（電源電圧端子２０２Ｐ）に電源電圧Ｖｃが給電されると、この電源電圧Ｖｃに基づいた電源電圧が、半導体装置１００内に設けられている回路ブロックに給電され、回路ブロックが動作する。なお、図４では、図３に示した接地電圧端子２０２Ｇに相当する端子は省略されている。

また、ＰＯＲは、パワーオン検出回路を示している。パワーオン検出回路ＰＯＲは、端子２０２＿ｎ（２０２Ｐ）に電源電圧Ｖｃが給電されると、これを検出してリセット信号ｒｓｔを出力する。このリセット信号ｒｓｔは、特に制限されないが、プロセッサＣＰＵ、機能モジュールＭＯＤ１〜ＭＯＤ４および入出力モジュールＩＯＭ０〜ＩＯＭｎに供給されており、それぞれに対して、電源電圧Ｖｃの投入を通知する。

次に、入出力モジュールＩＯＭ０を説明する。入出力モジュールＩＯＭ０〜ＩＯＭｎは、同様の構成を有しているので、入出力モジュールＩＯＭ０を代表として、入出力モジュールＩＯＭの構成を説明する。

＜＜入出力モジュールの構成＞＞
入出力モジュールＩＯＭ０は、図１に示した要部の構成に相当する構成を備えている。すなわち、入出力モジュールＩＯＭ０は、機能選択回路１０２、選択回路１０３、端子機能レジスタ１０４および端子設定回路１０５を備えている。

機能選択回路１０２は、マルチプレクサ１０２Ｐ、入力バッファＩＰＢおよび出力バッファＯＰＢを備えている。

マルチプレクサ１０２Ｐの入力側入出力ノードＩＯ１〜ＩＯ３は、機能モジュールＭＯＤ１〜ＭＯＤ３に接続され、マルチプレクサ１０２Ｐの出力側入出力ノードＩ／Ｏは、入力バッファＩＰＢの出力ノードと出力バッファＯＰＢの入力ノードに接続されている。また、マルチプレクサ１０２Ｐの選択ノードＳｅｌには、選択信号Ｄｅｃ＿ｓが供給される。マルチプレクサ１０２Ｐは、入力側入出力ノードＩＯ１〜ＩＯ３のうち、選択ノードＳｅｌに供給されている選択信号Ｄｅｃ＿ｓによって特定される入力側入出力ノードを選択し、選択した入力側入出力ノードと出力側入出力ノードとの間を電気的に接続する。

入力バッファＩＰＢの入力ノードと、出力バッファＯＰＢの出力ノードは、マルチプレクス端子１０１＿０に接続されている。入力バッファＩＰＢおよび出力バッファＯＰＢは、制御ノードＩＳおよびＯＳに供給される選択信号Ｄｅｃ＿ｉｏによって、動作が制御される。例えば、制御ノードＩＳに供給されている選択信号Ｄｅｃ＿ｉｏが論理値“１”のとき、入力バッファＩＰＢは、入力ノードに供給された信号を出力ノードへ出力するようなバッファ動作を実行する。これに対して、制御ノードＩＳに供給されている選択信号Ｄｅｃ＿ｉｏが論理値“０”のとき、入力バッファＩＰＢは、バッファ動作を実行せずに、入力ノードと出力ノードとの間を電気的に分離する。同様に、制御ノードＯＳに供給されている選択信号Ｄｅｃ＿ｉｏが論理値“１”のとき、出力バッファＯＰＢは、入力ノードに供給された信号を出力ノードへ出力するようなバッファ動作を実行する。これに対して、制御ノードＯＳに供給されている選択信号Ｄｅｃ＿ｉｏが論理値“０”のとき、出力バッファＯＰＢは、バッファ動作を実行せずに、入力ノードと出力ノードとの間を電気的に分離し、出力ノードをハイインピーダンス状態にする。

制御ノードＩＳに論理値“１”の制御信号Ｄｅｃ＿ｉｏを供給し、制御ノードＯＳに論理値“０”の制御信号Ｄｅｃ＿ｉｏを供給することにより、マルチプレクス端子１０１＿０は入力端子として機能することになる。一方、制御ノードＩＳに論理値“０”の制御信号Ｄｅｃ＿ｉｏを供給し、制御ノードＯＳに論理値“１”の制御信号Ｄｅｃ＿ｉｏを供給することにより、マルチプレクス端子１０１＿０は出力端子として機能することになる。

端子設定回路１０５は、特に制限されないが、複数のフューズＦ０〜Ｆｎと複数の負荷抵抗Ｒ０を備えている。フューズＦ０〜Ｆｎのそれぞれと負荷抵抗Ｒ０は、電源電圧Ｖｃと接地電圧Ｖｓとの間で直列接続され、フューズと負荷抵抗Ｒ０との間の接続ノードにおける電圧が、フューズの状態を表し、フューズに対応するビットの論理値として出力される。例えば、フューズＦ０と負荷抵抗Ｒ０との間の接続ノードにおける電圧が、フューズＦ０の状態を表し、フューズＦ０に対応するビットＦｕｓｅ「０」の論理値を示す。フューズＦ０が未切断であれば、接続ノードの電圧は接地電圧Ｖｓとなるため、接地電圧Ｖｓが、ビットＦｕｓｅ［０］の論理値“０”を示すことになる。一方、フューズＦ０が切断されていれば、接続ノードの電圧は電源電圧Ｖｃとなるため、電源電圧Ｖｃが、ビットＦｕｓｅ［０］の論理値“１”を示すことになる。

フューズＦ０〜Ｆｎのそれぞれと負荷抵抗Ｒ０との間の接続ノードにおける電圧によって表されるビットＦｕｓｅ［０］〜Ｆｕｓｅ［ｎ］の論理値が、パラレル信号である第１信号Ｆｕｓｅ［ｎ：０］として、選択回路１０３に出力される。フューズＦ０〜Ｆｎが、切断されると、第１信号Ｆｕｓｅ［ｎ：０］によって表される状態は固定されるため、端子設定回路１０５は、電源電圧Ｖｃの給電が停止しても、状態が変化しない不揮発性回路と見なすことができる。

端子機能選択レジスタ１０４は、内部バスＩＢＳに接続されており、内部バスＩＢＳを介してプロセッサＣＰＵから供給される選択データが書き込まれる。また、この端子機能選択レジスタ１０４には、電源電圧Ｖｃが給電されており、電源電圧Ｖｃが給電されているとき、選択レジスタ１０４は、書き込まれた選択データを保持し、選択データを第２信号Ｆｓｅｌ［ｍ：０］として、選択回路１０３に出力する。端子機能選択レジスタ１０４には、特に制限されないがリセット信号ｒｓｔが供給されている。端子機能選択レジスタ１０４は、電源電圧Ｖｃの給電が停止したとき、またはリセット信号ｒｓｔが発生したとき、書き込まれている選択データが消失することになる。そのため、端子機能選択レジスタは、揮発性回路と見なすことができる。

選択回路１０３は、上記したようにデコーダによって構成されている。選択回路１０３から出力された選択信号Ｄｅｃ＿Ｏのうちの一部が、上記した選択信号Ｄｅｃ＿ｉｏとして、入力バッファＩＰＢおよび出力バッファＯＰＢに供給され、残りの選択信号が、上記した選択信号Ｄｅｃ＿ｓとして、マルチプレクサ１０２Ｐに供給される。

＜＜入出力モジュールの動作＞＞
次に、入出力モジュールＩＯＭ０の動作を説明する。半導体装置１００は、特に制限されないが、周知の半導体製造技術によって製造される。フューズＦ０〜Ｆｎは、特に制限されないが、半導体装置１００を製造する製造工程において、半導体装置を製造する半導体メーカによって選択的に切断される。

フューズＦ０〜Ｆｎのうちの少なくとも１個のフューズを切断し、第１信号Ｆｕｓｅ［ｎ：０］が第１状態Ｓ１（図２）を示す場合と、フューズＦ０〜Ｆｎのいずれも切断しないで、第１信号Ｆｕｓｅ［ｎ：０］が第２状態Ｓ２（図２）を示す場合とで、入出力モジュールＩＯＭ０の動作が変わる。

まず、第１信号Ｆｕｓｅ［ｎ：０］が第１状態Ｓ１を表す場合を説明する。この場合、選択回路１０３は、図２で説明したように、状態ＳＴ１〜ＳＴＮのうち、第１信号Ｆｕｓｅ［ｎ：０］におけるビットの論理値の組み合わせで表される状態に対応する機能を特定する選択信号Ｄｅｃ＿Ｏを出力する。選択信号Ｄｅｃ＿Ｏに含まれる選択信号Ｄｅｃ＿ｓに従って、マルチプレクサ１０２Ｐは、入力側入出力ノードＩＯ１〜ＩＯ３から入力側入出力ノードを選択し、選択した入力側入出力ノード（例えばＩＯ１）を出力側入出力ノードＩ／Ｏと接続する。これにより、マルチプレクサ１０２Ｐを介して、機能モジュールＭＯＤ１は、入力バッファＩＰＢおよび出力バッファＯＰＢと接続されることになる。また、選択信号Ｄｅｃ＿Ｏに含まれる選択信号Ｄｅｃ＿ｉｏに従って、入力バッファＩＰＢまたは出力バッファＯＰＢが動作状態とされる。

選択信号Ｄｅｃ＿ｉｏによって、出力バッファＯＰＢが動作状態にされていれば、機能モジュールＭＯＤ１が発生した出力信号が、マルチプレクサ１０２Ｐおよび出力バッファＯＰＢを介してマルチプレクス端子１０１＿０に出力されることになる。一方、選択信号Ｄｅｃ＿ｉｏによって、入力バッファＩＰＢが動作状態にされていれば、マルチプレクス端子１０１＿０に入力された入力信号が、入力バッファＩＰＢおよびマルチプレクサ１０２Ｐを介して、機能モジュールＭＯＤ１に入力されることになる。すなわち、選択信号Ｄｅｃ＿Ｏで特定される機能モジュールＭＯＤ１で、マルチプレクス端子１０１＿０を利用することが可能となる。このとき、他の入力側入出力ノード（ＩＯ２およびＩＯ３）は、出力側入出力ノードＩ／Ｏから電気的に分離しているため、他の機能ブロックＭＯＤ２、ＭＯＤ３によるマルチプレクス端子１０１＿０の利用は禁止される。なお、図４では、機能モジュールＭＯＤ１〜ＭＯＤ４からの出力信号および入力信号は、ＦＮＣ１〜ＦＮＣ４として示されている。

次に、第１信号Ｆｕｓｅ［ｎ：０］が第２状態Ｓ２を表す場合を説明する。この場合、選択回路１０３は、図２で説明したように、端子機能選択レジスタ１０４からの第２信号Ｆｓｅｌ［ｍ：０］を選択信号Ｄｅｃ＿Ｏとして出力する。第２信号Ｆｓｅｌ［ｍ：０］は、選択データに相当する。この場合、選択データは、機能を特定する機能選択データ部と入力バッファＩＰＢおよび出力バッファＯＰＢを制御する方向データ部を備えている。選択回路１０３は、機能選択データ部を選択信号Ｄｅｃ＿ｓとして出力し、方向データ部を選択信号Ｄｅｃ＿ｉｏとして出力する。

選択信号Ｄｅｃ＿ｉｏによって、入力バッファＩＰＢまたは出力バッファＯＰＢが動作状態となる。また、マルチプレクサ１０２Ｐは、選択信号Ｄｅｃ＿ｓによって特定される入力側入出力ノード（例えばＩＯ１）を出力側入出力ノードＩ／Ｏに接続する。これにより、端子機能選択レジスタ１０４に書き込まれた選択データによって特定される機能が、第１信号Ｆｕｓｅ［ｎ：０］が第１状態Ｓ１を表す場合と同様に、マルチプレクス端子１０１＿０を利用することが可能となる。

入出力モジュールＩＯＭ０を例にして説明したが、入出力モジュールＩＯＭ１〜ＩＯＭｎについても同様である。

＜＜マルチプレクス端子の設定＞＞
この実施の形態においては、マルチプレクス端子１０１＿１〜１０１＿ｎを利用する機能を設定する方法が、２種類存在する。

まず、第１の設定方法を説明する。この方法では、例えば、半導体装置１００を用いたシステム２００を製造するユーザから、マルチプレクス端子１０１＿１〜１０１＿ｎを利用する機能に関する設定情報が、半導体メーカに提供される。この場合、設定情報として、マルチプレクス端子とマルチプレクス端子を利用する機能との対応関係を示す対応情報が提供される。ユーザは、システム２００を製造する際には、既にマルチプレクス端子を利用する機能を決定している。例えば、図４において、マルチプレクス端子１０１＿０および１０１＿１は、機能モジュールＭＯＤ１が提供する機能で利用し、マルチプレクス端子１０１＿ｎは、機能モジュールＭＯＤ４が提供する機能で利用することを、ユーザは決定している。そのため、ユーザは、マルチプレクス端子とそれを利用する機能との対応関係を示す対応情報を半導体メーカに提供することが可能である。

半導体メーカは、提供された対応情報を基にして、端子設定回路１０５におけるフューズＦ０〜Ｆｎの状態を設定する。すなわち、対応情報に従って、端子設定回路１０５から出力される第１信号Ｆｕｓｅ［ｎ：０］が第１状態Ｓ１における状態ＳＴ１〜ＳＴＮのいずれかを示すように、フューズＦ０〜Ｆｎを切断、未切断の状態にする。

例えば、マルチプレクス端子１０１＿０に関する対応情報が、このマルチプレクス端子を機能１である機能モジュールＭＯＤ１が利用することを示していた場合を説明すると次のようになる。

すなわち、半導体メーカは、マルチプレクス端子１０１＿１に対応する入出力モジュールＩＯＭ０におけるフューズＦ０〜Ｆｎを、図２に示す状態ＳＴ１となるように、フューズＦ０を切断し、フューズＦ１〜Ｆｎを未切断にする。これにより、選択回路１０３からは、機能モジュールＭＯＤ１を特定する選択信号Ｄｅｃ＿Ｏが出力され、機能モジュールＭＯＤ１とマルチプレクス端子１０１＿０との間は、マルチプレクサ１０２Ｐと入力バッファＩＰＢまたは出力バッファＯＰＢを介して接続されるようになり、機能モジュールＭＯＤ１でマルチプレクス端子１０１＿０を利用することが可能となる。残りのマルチプレクス端子１０１＿１〜１０１＿ｎのそれぞれについても、半導体メーカは、提供された対応情報に基づいて同様の設定を実行する。

この場合、半導体メーカは、例えば、半導体装置１００を製造する最終工程において、対応情報に基づいて切断すべきフューズを例えば溶断する。その後、溶断によって切断状態となったフューズと未切断状態のフューズを備えた半導体装置を、半導体メーカは、ユーザへ提供する。ユーザは、提供された半導体装置１００をボード２０１に実装して、システム２００を製造することになる。

次に、第２の設定方法を説明する。この場合、半導体メーカは、端子設定回路１０５から出力される第１信号Ｆｕｓｅ［ｎ：０］が第２状態Ｓ２を示すように、フューズＦ０〜Ｆｎを未切断の状態にして、ユーザに提供する。

ユーザは、提供された半導体装置１００をボード２０１に実装して、システム２００を製造する。この場合、半導体装置１００においては、予めマルチプレクス端子１０１＿０〜１０１＿ｎを利用する機能が設定（固定）されていない。そのため、ユーザが、半導体装置１００内の端子機能選択レジスタ１０４に選択データを設定することにより、マルチプレクス端子を利用する機能を設定することになる。

例えば、電源電圧Ｖｃの投入時または／およびリセット信号ｒｓｔが発生した時に、プロセッサＣＰＵが、入出力モジュールＩＯＭ０〜ＩＯＭｎの端子機能選択レジスタ１０４に対して、所望の選択データを書き込むようなプログラムを、ユーザは作成する。これにより、電源電圧Ｖｃの投入時およびリセット信号ｒｓｔが発生した時、選択データが端子機能選択レジスタ１０４に設定され、設定された選択データに従って、機能モジュール（例えばＭＯＤ１）とマルチプレクス端子（１０１＿０）との間が、マルチプレクサ１０２Ｐと入力バッファＩＰＢまたは出力バッファＯＰＢを介して接続され、機能モジュール（機能１）でマルチプレクス端子（１０１＿０）を利用することが可能となる。

第２の設定方法によれば、ユーザは、端子機能選択レジスタ１０４に書き込む選択データを変更することにより、マルチプレクス端子を利用する機能を変更することが可能である。例えば、システム２００を製造した後でも、プログラムを変更することによって、マルチプレクス端子を利用する機能を動的に変更することが可能である。

しかしながら、ユーザは、端子機能選択レジスタ１０４に対して選択データを書き込むようなプログラムを作成することが要求されることになる。また、電源電圧Ｖｃの投入時およびリセット信号ｒｓｔが発生した時、すなわちシステム２００を立ち上げる時に、端子機能選択レジスタ１０４に設定されていた選択データは消失しているため、上記したプログラムを実行することが要求される。

上記したプログラムの実行においては、プロセッサＣＰＵは、例えば端子２０２＿０、２０２＿１と内部バスＩＢＳを介して、半導体装置１００の外部に対してアクセスを行い、半導体装置１００の外部から選択データを読み込み、読み込んだ選択データを、内部バスＩＢＳを介して端子機能選択レジスタ１０４に書き込む。この場合、半導体装置１００の外部から選択データを読み込むのではなく、半導体装置１００の内部に予め記憶されている選択データを、内部バスＩＢＳを介して端子機能レジスタ１０４に書き込むようにしてもよい。いずれの場合であっても、端子機能選択レジスタ１０４に選択データを書き込むのに時間が要求される。さらに、マルチプレクス端子に対応する複数の端子機能選択レジスタ１０４に対して、順次選択データを書き込むことが要求されるため、選択データの書き込みが終了するまでの時間が長くなる。そのため、システム２００の立ち上げに時間が掛かることになる。すなわち、システム２００の立ち上げ時における端子処理に時間が掛かることになる。

さらに、マルチプレクス端子（例えば、１０１＿０）を出力端子として機能させる場合、システム２００の立ち上げが完了するまでは、例えば、出力バッファＯＰＢの制御ノードＯＳにおける電圧が不定となり、マルチプレクス端子１０１＿０はハイインピーダンス状態となることが考えられる。この場合、マルチプレクス端子１０１＿０における電圧は不定となり、このマルチプレクス端子１０１＿０に接続された半導体装置１００＿２（図３）において誤動作が発生することが考えられる。誤動作を防ぐために、マルチプレクス端子１０１＿０と電源電圧配線ＶＬＰまたは接地電圧配線ＶＬＧとの間に外付けのプルアップ抵抗（Ｒｐ）またはプルダウン抵抗（Ｒｄ）を接続することが要求される。すなわち、外付け用素子が増加するとともに、外付け作業が増加することになる。

これに対して、第１の設定方法によれば、フューズＦ０〜Ｆｎは、電源電圧Ｖｃが遮断されても、リセット信号ｒｓｔが発生しても、状態を保持している。そのため、システム２００の立ち上げ時に、選択回路１０３は端子設定回路１０５からの第１信号Ｆｕｓｅ［ｎ：０］に従った選択信号Ｄｅｃ＿Ｏを出力することができ、マルチプレクス端子は選択信号Ｄｅｃ＿Ｏで特定される機能で利用できる。従って、ユーザは、上記したようなプログラムを作成することが要求されない。また、システム２００の立ち上げ時に、当該プログラムを実行することが要求されないため、立ち上げ時間の短縮化を図ることが可能となる。

さらに、端子設定回路１０５から出力される第１信号Ｆｕｓｅ［ｎ：０］によって、マルチプレクス端子１０１＿０は出力端子として機能するように定められるため、システム２００の立ち上げ時に、マルチプレクス端子１０１＿０の電圧が不定となるのを防ぐことが可能である。従って、当該マルチプレクス端子１０１＿０に上記した外付けのプルアップ抵抗（Ｒｐ）またはプルダウン抵抗（Ｒｄ）を接続しなくても、半導体装置１００＿２において誤動作が発生するのを防ぐことが可能となる。その結果、外付け用素子および外付け作業の増加を抑制することが可能であり、システム２００の価格が上昇するのを抑制することが可能である。

ユーザが第２の設定方法を実行する場合を説明したが、半導体メーカが、例えばテストあるいはデバッグのために、上記した第２の設定方法を実行してもよい。すなわち、ボード２０１に実装する前の半導体装置１００に対して、半導体メーカが上記した第２の設定方法を実行して、半導体装置１００のテストあるいはデバッグを実行する。テストあるいはデバッグにより良品と判定した半導体装置１００を、半導体メーカは、ユーザへ提供する。あるいは、良品と判定した半導体装置１００に対して、半導体メーカが上記した第１の設定方法を実行し、第１の設定方法でマルチプレクス端子の機能を定めた半導体装置をユーザに提供するようにしてもよい。

また、ユーザが第１の設定方法を実行してもよい。この場合、ユーザが、対応情報に基づいてフューズＦ０〜Ｆｎの状態を定めてから、ボード２０１に実装することになる。

また、図１、図２および図４では、端子設定回路１０５がフューズＦ０〜Ｆｎを備えている例を示したが、これに限定されるものではない。フューズＦ０〜Ｆｎの代わりに、電気的に書き込み可能な不揮発性メモリを用いるようにしてもよい。この場合、不揮発性メモリは、１回のみ書き換えが可能なワンタイム不揮発性メモリであってもよいし、複数回書き換えが可能なフラッシュメモリ等であってもよい。フューズの代わりに電気的に書き換えが可能な不揮発性メモリを用いる場合には、ボード２０１に半導体装置１００を実装した後で、上記した第１の設定方法を実行することも可能である。

さらに、図４では、入出力モジュールＩＯＭ０〜ＩＯＭｎのそれぞれに、端子設定回路１０５および端子機能選択レジスタ１０４が設けられるように描かれているが、これに限定されるものではない。例えば、入出力モジュールＩＯＭ０〜ＩＯＭｎの端子設定回路１０５および端子機能選択レジスタ１０４を、半導体装置１００の半導体チップにおいて、１箇所に集中的に配置するようにしてもよい。

＜変形例＞
図５は、実施の形態１の変形例に係わる入出力モジュールの構成を示すブロック図である。同図には、図４に示した入出力モジュールＩＯＭ０の要部のみが示されているが、他の入出力モジュールＩＯＭ１〜ＩＯＭｎも同様な構成となっている。ここでは、図４で説明した入出力モジュールＩＯＭ０との相異点を主に説明する。

同図において、Ｒ１はマルチプレクス端子１０１＿０と電源電圧Ｖｃとの間に接続されるプルアップ抵抗を示し、Ｒ２はマルチプレクス端子１０１＿０と接地電圧Ｖｓとの間に接続されるプルダウン抵抗を示している。プルアップ抵抗Ｒ１とマルチプレクス端子１０１＿０との間にはスイッチＳＷ１が接続され、プルダウン抵抗Ｒ２とマルチプレクス端子１０１＿０との間にはスイッチＳＷ２が接続されている。選択信号Ｄｅｃ＿０は、上記した選択信号Ｄｅｃ＿ｓおよびＤｅｃ＿ｉｏの他に、選択信号Ｄｅｃ＿ｐｄを含んでいる。この選択信号Ｄｅｃ＿ｐｄによって、スイッチＳＷ１およびＳＷ２がオン状態またはオフ状態にされる。

選択信号Ｄｅｃ＿Ｏによって、マルチプレクス端子１０１＿０を、例えば出力端子として機能させるとき、選択信号Ｄｅｃ＿ｐｄによって、スイッチＳＷ１またはＳＷ２をオン状態にする。スイッチＳＷ１がオン状態にされた場合には、マルチプレクス端子１０１＿１は、半導体装置１００内に設けられたプルアップ抵抗Ｒ１によって、電源電圧Ｖｃにプルアップされることになる。これに対して、スイッチＳＷ２がオン状態にされた場合には、マルチプレクス端子１０１＿１は、半導体装置１００内に設けられたプルダウン抵抗Ｒ２によって、接地電圧Ｖｓにプルダウンされることになる。プルアップ抵抗Ｒ１またはプルダウン抵抗Ｒ２によって電圧設定回路が構成されるため、外付け素子の低減を図ることが可能である。また、マルチプレクス端子１０１＿０を入力端子として機能させる場合、選択信号Ｄｅｃ＿ｐｄによってスイッチＳＷ１およびＳＷ２はオフ状態となる。

見方を変えると、マルチプレクス端子１０１＿０の電気的特性が、プルアップ抵抗Ｒ１、プルダウン抵抗Ｒ２の接続の有無によって変わることになる。一方、マルチプレクス端子１０１＿０を出力端子として機能させるか、入力端子として機能させるかは、選択信号Ｄｅｃ＿Ｏによって特定される機能によって定まる。また、マルチプレクス端子を出力端子として機能させる場合、プルアップ抵抗Ｒ１を接続するか、プルダウン抵抗Ｒ２を接続するかも、選択信号Ｄｅｃ＿ｏによって特定される機能によって定まる。また、選択信号Ｄｅｃ＿Ｏは、第１信号Ｆｕｓｅ［ｎ：０］または第２信号Ｆｓｅｌ［ｍ：０］に基づいている。そのため、第１信号Ｆｕｓｅ［ｎ：０］または第２信号Ｆｓｅｌ［ｍ：０］の状態に従って、マルチプレクス端子１０１＿０の電気的特性が変化すると見なすことができる。

実施の形態１によれば、端子設定回路１０５内のフューズに対する設定（切断・未切断）によって、マルチプレクス端子を利用する機能を電源電圧投入直後から固定する第１の設定方法と、マルチプレクス端子を利用する機能を動的に変化させることが可能な第２の設定方法を選択することが可能であり、半導体装置１００の用途に応じて、第１の設定方法または第２の設定方法を選択することが可能である。

（実施の形態２）
図６は、実施の形態２に係わる半導体装置１００の要部の構成を示すブロック図である。図６を用いて、実施の形態２に係わる半導体装置１００の概要を説明する。図６は、図１に類似しているので、ここでは相異点を主に説明する。

図６に示したマルチプレクス端子１０１、機能選択回路１０２、選択回路１０３、端子機能選択レジスタ１０４、端子設定回路１０５は、図１に示したものと同じであるため、説明は省略する。この実施の形態２においては、マスク回路３００とマスクレジスタ３０１が、半導体装置１００に追加されている。

マスク回路３００は、マスクレジスタ３０１からのマスク制御信号Ｍｃｓによって制御される。マスク回路３００は、マスク制御信号Ｍｃｓ（第３信号）に従って、端子設定回路１０５から出力されている第１信号Ｆｕｓｅ［ｎ：０］、または上記した第２状態Ｓ２を表す信号を、第１信号Ｆｕｓｅ＿ｍ［ｎ：０］として、選択回路１０３へ出力する。選択回路１０３は、第１信号Ｆｕｓｅ［ｎ：０］の代わりに第１信号Ｆｕｓｅ＿ｍ［ｎ：０］と第２信号Ｆｓｅｌ［ｍ：０］に従って動作する。このときの選択回路１０３の動作は、図２で説明した動作と同じである。

マスクレジスタ３０１には、第１信号Ｆｕｓｅ［ｎ：０］に対するマスクを有効にするか無効にするかを指示するマスク有効／無効データが設定される。この設定されたマスク有効／無効データがマスク制御信号Ｍｃｓとして出力される。マスク制御信号Ｍｃｓが、マスクを有効にすることを指示していた場合、マスク回路３００は、第１信号Ｆｕｓｅ［ｎ：０］をマスクして、第２状態Ｓ２を示す信号を、第１信号Ｆｕｓｅ＿ｍ［ｎ：０］として出力する。これに対して、マスク制御信号Ｍｃｓが、マスクを無効にすることを指示している場合、言い換えるならば非マスクを指示している場合、マスク回路３００は、供給されている第１信号Ｆｕｓｅ［ｎ：０］を第１信号Ｆｕｓｅ＿ｍ［ｎ：０］として出力する。

これにより、マスクレジスタ３０１にマスクを有効にするマスク有効／無効データを設定すれば、端子設定回路１０５から出力されている第１信号Ｆｕｓｅ［ｎ：０］は、マスク回路３００によってマスクされ、第１信号Ｆｕｓｅ［ｎ：０］によって表される状態とは無関係に、第１信号Ｆｕｓｅ＿ｍ［ｎ：０］は第２状態Ｓ２を表すようになる。選択回路１０３は、第２状態を示す第１信号Ｆｕｓｅ＿ｍ［ｎ：０］が供給されると、端子機能選択レジスタ１０４に書き込まれた選択データに基づく第２信号Ｆｓｅｌ［ｍ：０］を、選択信号Ｄｅｃ＿Ｏとして出力することになる。そのため、機能選択回路１０２は、端子設定回路１０５に設定した状態とは無関係に、端子機能選択レジスタ１０４に書き込んだ選択データによって特定される機能を選択し、選択された機能がマルチプレクス端子１０１を利用することが可能となる。

実施の形態１で説明した第１の設定方法で、マルチプレクス端子を利用する機能を設定した場合、端子設定回路１０５内のフューズＦ０〜Ｆｎのいずれかが切断されることになる。切断したフューズを未切断の状態に戻すことは難しいため、機能選択回路１０２によって選択されていない機能をテストあるいはデバッグすることが困難となる。この実施の形態によれば、マスクレジスタ３０１にマスクを有効にするマスク有効／無効データを設定することにより、端子機能選択レジスタ１０４に書き込んだ選択データによって特定される機能が、マルチプレクス端子１０１を利用することが可能となる。そのため、端子設定回路１０５から出力される第１信号Ｆｕｓｅ［ｎ：０］によって特定されない機能もテストあるいはデバッグすることが可能となる。この場合、テストあるいはデバッグは、半導体メーカが実施してもよいし、ユーザが実施してもよいし、あるいは両者が実施してもよい。

＜半導体装置の構成＞
図７は、実施の形態２に係わる半導体装置１００の構成を示すブロック図である。同図には、この実施の形態に係わる入出力モジュールＩＯＭ０の構成がより詳しく示されている。図７は、図４に示した入出力モジュールＩＯＭ０と類似しているので、相異点を主に説明する。相異点は、図６で説明したように、マスクレジスタ３０１が追加され、さらにマスク回路３００が追加されていることである。

マスク回路３００は、この実施の形態においては、特に制限されないが、２入力１出力のセレクタによって構成されている。セレクタは、複数の第１入力ノードＩ１＿０〜Ｉ１＿ｎと、複数の第２入力ノードＩ２＿０〜Ｉ２＿ｎと、複数の出力ノードＩ／Ｏ＿０〜Ｉ／Ｏ＿ｎと選択ノードｓｅｌを備えている。第１入力ノードＩ１＿０〜Ｉ１＿ｎには、端子設定回路１０５からの第１信号Ｆｕｓｅ［ｎ：０］が供給され、第２入力ノードＩ２＿０〜Ｉ２＿ｎには、レジスタ有効信号ＲＡＣ［ｎ：０］が供給されている。このレジスタ有効信号ＲＡＣ［ｎ：０］は、ｎ＋１ビットであり、それぞれのビットが論理値“０”となっている。すなわち、レジスタ有効信号ＲＡＣ［ｎ：０］は、上記した第２状態Ｓ２を示す信号である。出力ノードＩ／Ｏ＿０〜Ｉ／Ｏ＿ｎは、選択回路１０３に接続され、出力ノードＩ／Ｏ＿０〜Ｉ／Ｏ＿ｎから、並列的に第１信号Ｆｕｓｅ＿ｍ［ｎ：０］が、選択回路１０３へ出力される。

マスクレジスタ３０１は、内部バスＩＢＳに接続され、内部バスＩＢＳを介してプロセッサＣＰＵ（図４参照）によって、マスク有効／無効データが書き込まれる。マスクレジスタ３０１に書き込まれたマスク有効／無効データが、マスク制御信号Ｍｃｓとして、セレクタの選択ノードｓｅｌに供給される。また、このマスクレジスタ３０１には、リセット信号ｒｓｔが供給されている。マスクレジスタ３０１は、電源電圧Ｖｃの投入または／およびリセット信号ｒｓｔの発生によりリセットされ、マスクを無効とするマスク有効／無効データが書き込まれた状態になる揮発性のレジスタである。すなわち、電源電圧Ｖｃの投入またはリセット信号ｒｓｔが発生すると、マスクレジスタ３０１は、マスクを無効にするマスク制御信号Ｍｃｓを出力することになる。

マスクレジスタ３０１にマスクを有効にするマスク有効／無効データが書き込まれると、セレクタは、第２入力ノードＩ２＿０〜Ｉ２＿ｎに供給されているレジスタ有効信号ＲＡＣ［ｎ：０］を出力ノードＩ／Ｏ＿０〜Ｉ／Ｏ＿ｎから、第１信号Ｆｕｓｅ＿ｍ［ｎ：０］として出力する。これにより、選択回路１０３は、端子機能選択レジスタ１０４から出力されている第２信号Ｆｓｅｌ［ｍ：０］に基づいた選択信号Ｄｅｃ＿Ｏを出力する。その結果、機能選択回路１０２は、端子機能選択レジスタ１０４に書き込まれた選択データによって特定される機能を選択し、選択された機能が、マルチプレクス端子１０１＿０を利用することが可能となる。この場合、端子機能選択レジスタ１０４に書き込む選択データを変更することにより、任意の機能を選択することが可能となる。

これに対して、マスクレジスタ３０１にマスクを無効にするマスク有効／無効データが書き込まれると、セレクタは、第１入力ノードＩ１＿０〜Ｉ１＿ｎに供給されている第１信号Ｆｕｓｅ［ｎ：０］を、出力ノードＩ／Ｏ＿０〜Ｉ／Ｏ＿ｎから第１信号Ｆｕｓｅ＿ｍ［ｎ：０］として出力する。これにより、選択回路１０３は、端子設定回路１０５から出力されている第１信号Ｆｕｓｅ［ｎ：０］に基づいた選択信号Ｄｅｃ＿Ｏを出力する。その結果、選択回路１０２は、端子設定回路１０５から出力されている第１信号Ｆｕｓｅ［ｎ：０］によって特定される機能を選択し、選択された機能が、マルチプレクス端子１０１＿０を利用することが可能となる。

端子設定回路１０５から出力されている第１信号Ｆｕｓｅ［ｎ：０］によって特定される機能以外の機能についてテストあるいはデバッグが終了すると、電源電圧Ｖｃを遮断またはリセットを行うことにより、マスクレジスタ３０１は、マスクの無効を示すマスク有効／無効データが設定されるため、端子設定回路１０５から出力されている第１信号Ｆｕｓｅ［ｎ：０］によって特定される機能がマルチプレクス端子１０１＿０を利用することが可能となる。

ここでは、入出力モジュールＩＯＭ０を例にして説明したが、他の入出力モジュールＩＯＭ１〜ＩＯＭｎについても同様である。また、マスクレジスタ３０１は、入出力モジュールＩＯＭ０〜ＩＯＭｎ毎に設けてもよいが、マスクレジスタ３０１は、入出力モジュールＩＯＭ０〜ＩＯＭｎに対して共通としてもよい。この場合、入出力モジュールＩＯＭ０〜ＩＯＭｎ毎に設けたマスク回路３００に対して、共通のマスクレジスタ３０１から、マスク制御信号Ｍｃｓが供給されるようにすればよい。

プロセッサＣＰＵによるマスクレジスタ３０１へのマスク有効／無効データの書き込みは、特に制限されないが、プロセッサＣＰＵがプログラムを実行することによって実現される。すなわち、プロセッサＣＰＵが、プログラムを実行することにより、端子２０２＿０、２０２＿１（図４）を介して半導体装置１００の外部からマスク有効／無効データが読み込まれ、プロセッサＣＰＵは、読み込んだマスク有効／無効データを、内部バスＩＢＳを介してマスクレジスタ３０１に書き込む。これにより、マスクレジスタ３０１へのマスク有効／無効データの書き込みが実現される。

（実施の形態３）
例えば実施の形態１において、第１の設定方法でマルチプレクス端子の機能を設定する場合、３個の機能モジュールＭＯＤ１〜ＭＯＤ３から、フューズによって機能モジュールを特定し、特定した機能モジュールでマルチプレクス端子を利用できるようにする。この場合、機能モジュールの数が多くなり、マルチプレクス端子の数も多くなると、半導体装置１００に設けるフューズが大量になり、半導体装置１００の製造コストが上昇することが危惧される。図８を用いて一例を説明すると次の通りである。

図８は、この実施の形態に係わる半導体装置を説明するための図である。同図において、ＭＰＴ＿ｓは、１個のマルチプレクス端子に対応した入出力部を模式的に示した入出力部セットである。ここで、１０１は１個のマルチプレクス端子を示し、１０２ＰＵはこのマルチプレクス端子１０１に対応した機能選択回路１０２を含む選択部を示している。Ｆｕｓｅ［２：０］は選択部１０２ＰＵに対応したフューズを示している。入出力部セットＭＰＴ＿ｓは、図示しない７個の機能モジュールに接続され、選択部１０２ＰＵは、７個の機能モジュールからＦｕｓｅ［２：０］により特定された機能モジュールを選択し、選択された機能モジュールによってマルチプレクス端子１０１が利用されるものとする。

選択部１０２ＰＵによって７個の機能モジュールから１個の機能モジュールを特定するために、フューズの組合せにより表せる状態は７個必要とされる。また、実施の形態１では、この７個の状態とは別に、端子機能選択レジスタ１０４を指定する状態ＳＴ０（図２参照）を表せるフューズの組合せが１個必要となる。すなわち、組合せによって、８個の状態を表せるだけの数のフューズが必要とされる。そのため、図８に示すように、３個のフューズＦ０〜Ｆ２（Ｆｕｓｅ［２：０］で示した）が必要とされることになる。半導体装置１００が、このようなマルチプレクス端子１０１を１００個搭載しているとすると、半導体装置１００は、入出力部セットＭＰＴ＿ｓを１００個搭載することになり、フューズの総数としては、３００個が必要となる。

この実施の形態においては、フューズの個数の増加を抑制することが可能な半導体装置が提供される。

この実施の形態においては、半導体装置１００に搭載されているマルチプレクス端子を、機能毎にグループ分けし、グループ毎に機能を有効／無効にする有効／無効フューズが、半導体装置１００に設けられる。この有効／無効フューズは、機能を有効にするのか無効にするのかを示すだけであるため、１ビット（１個）のフューズで構成することが可能であり、グループに対して共通のフューズとすることができる。そのため、フューズの増加を抑制することが可能となる。

機能毎にグループ分けしたマルチプレクス端子について、図９を用いて一例を説明する。図９は、この実施の形態に係わる半導体装置を説明するための図である。同図には、機能としてＬＣＤに画像を表示させる機能（以下、ＬＣＤ表示機能とも称する、同図ではＬＣＤコンとロータと記載）が示されており、例えば１００個のマルチプレクス端子からのグループ分けにより、このＬＣＤ表示機能に割り当てられた３０個のマルチプレクス端子が１０１＿０〜１０１＿２９として示されている。ＬＣＤ表示機能を提供するＬＣＤモジュール（図示せず）が、選択部１０２ＰＵ＿０〜１０２ＰＵ＿２９を介して、マルチプレクス端子１０１＿０〜１０２＿２９に接続されている。図示しないが、選択部１０２ＰＵ＿０〜１０２ＰＵ＿２９は、他の機能を提供する機能モジュールにも接続されている。

選択部１０２ＰＵ＿０〜１０２ＰＵ＿２９は、対応する端子設定回路１０５が備えているフューズの状態に従って機能モジュールを選択し、選択された機能がマルチプレクス端子１０２＿０〜１０２＿２９を利用する。同図において、Ｆｕｓｅ［ｅｄ］は、有効／無効フューズを示しており、１個のフューズによって構成されている。この有効／無効フューズＦｕｓｅ［ｅｄ］の状態は、選択部１０２ＰＵ＿０〜１０２ＰＵ＿２９に共通に通知される。有効／無効フューズＦｕｓｅ［ｅｄ］がＬＣＤ表示機能を有効にすることを示していた場合、選択部１０２ＰＵ＿０〜１０２ＰＵ＿２９は、ＬＣＤ表示を行う機能モジュールを選択し、選択した機能モジュールでマルチプレクス端子１０１＿０〜１０１＿２９を利用することができるようにする。これに対して、有効／無効フューズＦｕｓｅ［ｅｄ］が無効を示していた場合。選択部１０２ＰＵ＿０〜１０２ＰＵ＿２９は、ＬＣＤ表示機能を提供する機能モジュール以外の機能モジュールを選択し、選択した機能がマルチプレクス端子１０１＿０〜１０１＿２９を利用することなる。

選択部１０２ＰＵ＿０〜１０２ＰＵ＿２９に対応する複数の端子設定回路１０５のそれぞれに、有効／無効を指示するフューズを設ける必要がないため、フューズの数が増加するのを抑制する可能となる。すなわち、共通の有効／無効フューズＦｕｓｅ［ｅｄ］によって、複数の選択部１０２ＰＵ＿０〜１０２ＰＵ＿２９を纏めて制御することが可能となり、フューズの個数の増加を抑制することが可能となる。

図１０は、実施の形態３に係わる半導体装置１００の構成を示すブロック図である。図１０は、図４に類似しているので、主に相異点を説明する。図１０において、１０２＿０〜１０２＿ｎは、機能選択回路を示している。機能選択回路１０２＿０〜１０２＿ｎは、図４に示した機能選択回路１０２と同様な構成をしているため、図１０では、１個のボックスとして示してある。また、図１０における１０３および１０４は、選択回路および端子機能選択レジスタを示しており、図４に示した選択回路１０３および端子機能選択レジスタ１０４と同様な構成をしている。なお、図１０では、端子機能選択レジスタ１０４に供給されるリセット信号ｒｓｔおよび電源電圧Ｖｃは省略している。また、端子機能選択レジスタ１０４と内部バスＩＢＳとの接続も、図１０では省略している。

図１０において、ＭＯＤ１〜ＭＯＤ４は、機能モジュールを示している。特に制限されないが、機能モジュールＭＯＤ１はＬＣＤモジュール、機能モジュールＭＯＤ２はタイマーモジュール、機能モジュールＭＯＤ３はＳＤＲＡＭ制御モジュール、機能モジュールＭＯＤ４はシリアル通信モジュールであるとする。また、ここでは、マルチプレクス端子１０１＿０が、ＬＣＤモジュールＭＯＤ１により提供されるＬＣＤ表示機能とタイマーモジュールＭＯＤ２により提供されるタイマー機能と、ＳＤＲＡＭ制御モジュールにより提供されるＳＤＲＡＭ制御機能によって兼用され、マルチプレクス端子１０１＿１が、ＬＣＤ表示機能と別の２個の機能とで兼用されているものとする。また、マルチプレクス端子１０１＿ｎ−１および１０１＿ｎは、シリアル通信モジュールによって提供される通信機能と別の２個の機能によって兼用されているものとする。

図１０において、１０５Ｐ＿０〜１０５Ｐ＿ｎは、端子設定回路を示しており、マルチプレクス端子１０１＿０〜１０１＿ｎに一対一で対応している。端子設定回路１０５Ｐ＿０〜１０５Ｐ＿ｎは、図４で説明した端子設定回路１０５と同様にフューズと負荷抵抗Ｒ０によって構成されているが、図４に示した端子設定回路１０５よりもフューズおよび負荷抵抗の数が少なく、ｎ個のフューズＦ１〜Ｆｎとｎ個の負荷抵抗によって構成されている。また、有効／無効フューズＦｕｓｅ１［ｅｄ］およびＦｕｓｅ２［ｅｄ］は、特に制限されないが、１個のフューズＦ０と負荷抵抗Ｒ０との直列回路によって構成されている。

この実施の形態では、上記したように、機能毎にマルチプレクス端子が分けられる。図１０に示した例では、マルチプレクス端子１０１＿０〜１０１＿ｎから、ＬＣＤ表示機能で兼用されているマルチプレクス端子１０１＿０および１０１＿１が１つのグループ（以下、ＬＣＤグループとも称する）として分けられ、通信機能で兼用されているマルチプレクス端子１０１＿ｎ−１および１０１＿ｎが１つのグループ（以下、通信グループとも称する）として分けられている。

ＬＣＤグループに対して共通の１個の有効／無効フューズＦｕｓｅ１［ｅｄ］が設けられ、通信グループに対しても共通の１個の有効／無効フューズＦｕｓｅ２［ｅｄ］が設けられている。有効／無効フューズＦｕｓｅ１［ｅｄ］、Ｆｕｓｅ２［ｅｄ］から出力されるビットＦｕｓｅ［０］は、フューズＦ０が切断されているか未切断かによって論理値“１”または“０”となる。

入出力モジュールＩＯＭ０においては、端子設定回路１０５Ｐ＿０から出力されたビットＦｕｓｅ［ｎ：１］と有効／無効フューズＦｕｓｅ１［ｅｄ］から出力されたビットＦｕｓｅ［０］は、組み合わされて、第１信号Ｆｕｓｅ［ｎ：０］となり、対応する選択回路１０３に供給される。同様に、入出力モジュールＩＯＭ１においても、ビットＦｕｓｅ［ｎ：１］と有効／無効フューズＦｕｓｅ１［ｅｄ］から出力されたビットＦｕｓｅ［０］が、組み合わされて、第１信号Ｆｕｓｅ［ｎ：０］となり、対応する選択回路１０３に供給される。入出力モジュールＩＯＭｎ−１およびＩＯＭｎにおいても、組み合わされるビットＦｕｓｅ［０］を出力する有効／無効フューズがＦｕｓｅ２［ｅｄ］と変わるだけで、同様な構成である。すなわち、有効／無効フューズから出力されているビットが、グループに属するマルチプレクス端子に対応する入出力モジュールにおいて、選択回路に供給される第１信号における所定のビットとして共通にされている。

入出力モジュールＩＯＭ０およびＩＯＭ１においては、選択回路１０３および機能選択回路１０２＿０、１０２＿１が、第１信号Ｆｕｓｅ［ｎ：０］におけるビットＦｕｓｅ［０］が例えば論理値“１”の時に、機能モジュールＭＯＤ１（ＬＣＤ機能モジュール）を選択し、この機能モジュールＭＯＤ１がマルチプレクス端子１０１＿０および１０１＿１を利用することができるようにする。同様に、入出力モジュールＩＯＭｎ−１およびＩＯＭｎにおいては、選択回路１０３および機能選択回路１０２＿ｎ−１、１０２＿ｎが、第１信号Ｆｕｓｅ［ｎ：０］におけるビットＦｕｓｅ［０］が例えば論理値“１”の時に、機能モジュールＭＯＤ４（シリアル通信モジュール）を選択し、この機能モジュールＭＯＤ４がマルチプレクス端子１０１＿ｎ−１および１０１＿ｎを利用することができるようにする。

これにより、端子設定回路１０５Ｐを構成するフューズの個数が増加することを抑制することが可能となる。図１０では、グループを構成するマルチプレクス端子の数が２個の場合を例にして説明したが、グループを構成するマルチプレクス端子の数が増えるほど、フューズの個数の増加を抑制する効果が高くなる。

また、例えばマルチプレクス端子１０１＿ｎが、ＬＣＤ表示機能において兼用される場合には、有効／無効フューズＦｕｓｅ１［ｅｄ］の出力ビットと、端子設定回路１０５Ｐ＿ｎからの出力ビットと、有効／無効フューズＦｕｓｅ２［ｅｄ］の出力ビットによって、入出力モジュールＩＯＭｎにおける第１信号Ｆｕｓｅ［ｎ：０］が構成されるようにしてもよい。この場合には、端子設定回路１０５Ｐ＿ｎを構成するフューズの個数をさらに減らすことが可能である。

ここでは、フューズを例にして説明したが、実施の形態１で説明したように、フューズは、電気的に書き換えが可能な不揮発性メモリであってもよい。

この実施の形態によれば、フューズの個数が増加するのを抑制することが可能となり、回路規模が大きくなるのを抑制することが可能である。その結果、半導体装置１００の製造コストの上昇を抑制することが可能である。

実施の形態１〜３では、マルチプレクス端子が入力端子および出力端子として機能する場合を説明したが、いずれか一方のみとして機能するようにしてもよい。

また、電源投入時に、端子機能選択レジスタ１０５に選択データを設定する例を述べたが、これに限定されるものではない。例えば、半導体装置１００が、低消費電力モードを備えている場合、低消費電力モードへの移行により、端子機能選択レジスタ１０５に設定されている選択データが消失することが考えられる。この場合、低消費電力モードからの復帰に際して、端子機能選択レジスタ１０５に選択データを再度設定することが要求され、システム立ち上げが遅くなることが考えられる。この場合、上記した第１の設定方法を適用しておけば、システム立ち上げを早くすることが可能である。

実施の形態１〜３において、入出力モジュールＩＯＭ０〜ＩＯＭｎは、論理回路と見なすことができる。このように見なした場合、入出力モジュールは、選択回路を構成するデコーダと端子機能選択レジスタを備えた第１回路とマルチプレクサを備えていると見なすことができる。また、この場合、実施の形態２におけるマスク回路は第２回路と見なすことができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１００ 半導体装置
１０１、１０１＿０〜１０１＿ｎ、２０２＿０〜２０２＿ｎ 端子
１０２ 機能選択回路
１０３ 選択回路
１０４ 端子機能選択レジスタ
１０５ 端子設定回路
Ｄｅｃ＿Ｏ 選択信号
ＩＯＭ０〜ＩＯＭｎ 入出力モジュール
ＭＯＤ１〜ＭＯＤｎ：機能モジュール
Ｆｓｅｌ［ｍ：０］ 第２信号
Ｆｕｓｅ［ｎ：０］ 第１信号

Claims (15)

1. 複数の機能を備える半導体装置であって、
   端子と、
   複数の状態のうちのいずれか１つの状態を表す第１信号と、前記複数の機能から機能を特定する第２信号とに基づいて動作する論理回路であって、前記第１信号が第１状態を表すとき、前記端子の特性または前記端子を用いる機能を、電源投入直後から、前記第１信号の第１状態によって定め、前記第１信号が第２状態を表すとき、前記第２信号に従って、前記端子の特性または前記端子を用いる機能を定める論理回路と、
   を備える、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記論理回路は、
   前記端子に結合され、前記複数の機能から機能を選択するマルチプレクサと、
   前記第１信号が前記第１状態のとき、前記第１信号を前記マルチプレクサへ供給し、前記第１信号が前記第２状態のとき、前記第２信号を前記マルチプレクサへ供給する第１回路と、
   を備える、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第１回路は、前記複数の機能から、前記端子を用いる機能を特定する選択データが設定され、設定された選択データを前記第２信号として出力する端子機能選択レジスタと、前記第１信号と前記第２信号とが供給されるデコーダとを備え、
   前記第１信号の状態は、電源投入前に設定され、前記デコーダの出力が前記マルチプレクサに供給される、半導体装置。
4. 請求項３に記載の半導体装置において、
   前記半導体装置は、前記複数の機能に対応した複数の機能モジュールと、前記端子に接続され、前記デコーダからの出力に応答して前記端子の電圧を設定する電圧設定回路とを備え、
   前記マルチプレクサは、前記複数の機能モジュールと前記端子との間に接続される、半導体装置。
5. 請求項１に記載の半導体装置において、
   前記論理回路は、複数のフューズと、端子機能選択レジスタとを備え、前記第１信号の状態は、前記複数のフューズの状態によって定められ、前記第２信号の状態は、前記端子機能選択レジスタに設定された選択データによって定められる、半導体装置。
6. 請求項１に記載の半導体装置において、
   前記論理回路は、前記第１信号の有効／無効を表す第３信号が、無効を表しているとき、前記第２信号に従って、前記端子の特性または前記端子を用いる機能を定める、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記論理回路は、前記第３信号が無効を表しているとき、前記第１信号を前記第２状態とし、前記第３信号が有効を表しているとき、前記第１信号を前記第１状態とする第２回路を備える、半導体装置。
8. 請求項６に記載の半導体装置において、
   前記論理回路は、複数のフューズと、端子機能選択レジスタと、マスクレジスタとを備え、前記第１信号の状態は、前記複数のフューズの状態によって定められ、前記第２信号の状態は、前記端子機能選択レジスタに設定された選択データによって定められ、前記第３信号による有効／無効は、前記マスクレジスタに設定されたマスクデータによって定められる、半導体装置。
9. 請求項１または６に記載の半導体装置において、
   前記半導体装置は、
   前記端子を含む複数の端子と、
   前記複数の端子に対応した複数の論理回路と、
   を備え、
   前記第１信号は、複数のビットによって前記複数の状態を表し、
   前記第１信号における前記複数のビットのうちの所定のビットは、前記複数の論理回路における第１信号において共通とされている、半導体装置。
10. 請求項１または６に記載の半導体装置において、
    前記第１信号の前記第２状態の数は、前記第１状態の数よりも少ない、半導体装置。
11. 複数の機能モジュールと、
    端子と、
    前記複数の機能モジュールと前記端子との間に接続されたマルチプレクサと、
    前記複数の機能モジュールから機能モジュールを特定する選択データが、外部から設定される揮発性の端子機能選択レジスタと、
    前記複数の機能モジュールにおける機能モジュールまたは前記端子機能選択レジスタを指定する状態データが設定される不揮発性の端子設定回路と、
    前記端子機能選択レジスタに設定された選択データと、前記端子設定回路に設定された状態データとに基づいて、前記複数の機能モジュールから機能モジュールを特定する選択信号を前記マルチプレクサへ出力する選択回路と、
    を備え、
    前記端子設定回路に設定されている状態データが、機能モジュールを指定しているとき、前記選択回路は、前記端子設定回路に設定されている状態データに従った選択信号を前記マルチプレクサに出力し、
    前記端子設定回路に設定されている状態データが、前記端子機能選択レジスタを指定しているとき、前記選択回路は、前記端子機能選択レジスタに設定された選択データに従った選択信号を前記マルチプレクサに出力し、
    前記マルチプレクサは、前記複数の機能モジュールから、前記選択信号によって特定される機能モジュールを選択し、前記端子に接続する、半導体装置。
12. 請求項１１に記載の半導体装置において、
    前記不揮発性の端子設定回路は、複数のフューズを備えており、
    前記状態データは、前記複数のフューズの状態により定められ、
    前記揮発性の端子機能選択レジスタは、前記半導体装置への電源遮断により、設定されている選択データが消失する、半導体装置。
13. 請求項１２に記載の半導体装置において、
    前記半導体装置は、前記状態データの有効／無効を定めるマスクデータが、前記半導体装置の外部から設定される揮発性のマスクレジスタを備え、
    前記マスクデータが有効を指定しているとき、前記選択回路には、前記選択データが供給され、前記マスクデータが無効を指定しているとき、前記選択回路には、前記状態データが供給され、
    前記マスクレジスタは、前記半導体装置への電源遮断により、無効を示すマスクデータが設定される、半導体装置。
14. ボードに実装された第１半導体装置と、前記ボードに実装され、前記第１半導体装置と接続された第２半導体装置と、前記ボードに形成され、前記第１半導体装置および前記第２半導体装置に給電を行う電源配線とを備えたシステムであって、
    前記第１半導体装置は、複数の機能を備える半導体装置であって、
    前記第２半導体装置の入力端子に接続された第１端子と、
    前記第２半導体装置の端子に接続された第２端子と、
    複数の状態のうちのいずれか１つの状態を表す第１信号と、前記複数の機能から機能を特定する第２信号に基づいて動作する論理回路であって、前記第１信号が第１状態を表すとき、前記第１端子を用いる機能を、前記電源配線を介して給電された直後から、前記第１信号の第１状態によって定め、前記第１信号が第２状態を表すとき、前記第２信号に従って、前記第１端子を用いる機能を定める論理回路と、
    を備え、
    前記第１信号の前記第１状態によって定められた機能は、前記第１端子を出力端子として用いる機能であり、
    前記第１半導体装置の前記第２端子には電圧設定回路が接続され、前記第１半導体装置の前記第１端子には電圧設定回路が接続されていない、システム。
15. 請求項１４に記載のシステムにおいて、
    前記電源配線は、接地電圧配線と電圧配線とを備え、
    前記電圧設定回路は、前記接地電圧配線または前記電圧配線と前記第２端子との間に接続された抵抗を備える、システム。

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