JP6653209B2 - 制御回路 - Google Patents
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Description
図1は、本実施形態に係る制御回路1の構成を示す図である。制御回路1は、発振器10と、CPU20と、制御部30と、双方向バッファ40と、双方向バッファ50と、抵抗60と、抵抗70とを有する。
図3は、CPU20がスリープ状態の場合の制御回路1の状態を示す図である。図3に破線で示されているように、この状態では第2伝送路200は用いられておらず、ハイインピーダンス状態になっている。
以下、制御回路1の動作について説明する。
図4は、CPU20が発振器10に周波数を設定する際のCPU20と制御部30との間の動作シーケンスを示す図である。CPU20が発振器10に周波数を設定する際には、まず、CPU20は、周波数の設定を行うことを制御部30に対して通知する(S11)。
CPU20が、スリープ状態に移行する際には、制御部30に対して、スリープ状態に移行することを通知する(S21)。制御部30は、スリープ状態に移行することの通知を受けると、双方向バッファ40及び双方向バッファ50を制御して、第1伝送路100のSCL信号及びSDA信号をロウレベルに変化させることにより(S22)、マスターデバイス2がCPU20に対してデータを送信することを防止する。このようにすることで、CPU20がスリープ状態に移行する不安定な状態でCPU20に対してデータが送信されることで誤動作が発生することを防止できる。
以上説明したように、本実施形態に係る制御回路1によれば、CPU20が、発振器10に対してアクセスする必要がある場合に、マスターデバイス2と発振器10との間の第1伝送路100を遮断してCPU20に動作させ、CPU20が発振器10に対してアクセスする必要がない場合に、マスターデバイス2と発振器10との間の第1伝送路100を通じさせて、CPU20をスリープ状態にすることができる。このようにすることで、CPU20が動作する時間を短くすることができるので、CPU20が高温環境下で使用される場合の寿命を延ばすことができる。
2 マスターデバイス
10 発振器
20 CPU
30 制御部
40 双方向バッファ
50 双方向バッファ
60 抵抗
70 抵抗
100 第1伝送路
200 第2伝送路
Claims (7)
- 発振信号を出力する発振器と、
前記発振器を制御するマスターデバイスに接続されており、前記発振器の周波数を制御するCPUと、
前記マスターデバイスに接続されており、前記CPUが前記発振器の周波数を制御している場合に、前記マスターデバイスと前記発振器との間の第1伝送路を遮断し、前記マスターデバイスが前記発振器の周波数を制御している場合に、前記第1伝送路を通じさせる制御部と、
を有し、
前記CPUは、前記第1伝送路が遮断されている間、前記第1伝送路と異なる第2伝送路を介して前記発振器の周波数を制御し、前記マスターデバイスが前記発振器の周波数を制御している間、スリープ状態となる、
を有する制御回路。 - 前記制御部は、前記発振器の周波数を制御するという通知を前記CPUから受けたことに応じて前記第1伝送路を遮断する、
請求項1に記載の制御回路。 - 前記制御部は、前記CPUがスリープ状態である間に、前記マスターデバイスと前記発振器との間の前記第1伝送路を通じさせる、
請求項1又は2に記載の制御回路。 - 前記制御部は、前記CPUからスリープ状態に移行する通知を受けた場合に、前記第1伝送路のレベルを、前記マスターデバイスがデータを送信しないレベルに設定する、
請求項1から3のいずれか1項に記載の制御回路。 - 前記制御部は、前記CPUがスリープ状態に移行した後に、前記第1伝送路のレベルをハイインピーダンスに設定する、
請求項4に記載の制御回路。 - 前記制御部は、前記マスターデバイスが送信した前記データが前記CPUに対応するアドレスを示している場合に、スリープ状態の前記CPUを起動させる、
請求項4又は5に記載の制御回路。 - 前記制御部は、前記マスターデバイスが、前記発振器が有する所定のレジスタに所定の値を書き込んだ場合に、スリープ状態の前記CPUを起動させる、
請求項1から5のいずれか1項に記載の制御回路。
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