JP2019057598A - 磁気メモリ - Google Patents

磁気メモリ Download PDF

Info

Publication number
JP2019057598A
JP2019057598A JP2017180662A JP2017180662A JP2019057598A JP 2019057598 A JP2019057598 A JP 2019057598A JP 2017180662 A JP2017180662 A JP 2017180662A JP 2017180662 A JP2017180662 A JP 2017180662A JP 2019057598 A JP2019057598 A JP 2019057598A
Authority
JP
Japan
Prior art keywords
layer
magnetic
region
nonmagnetic
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017180662A
Other languages
English (en)
Other versions
JP6434103B1 (ja
Inventor
聡志 白鳥
Satoshi Shiratori
聡志 白鳥
大沢 裕一
Yuichi Osawa
裕一 大沢
英行 杉山
Hideyuki Sugiyama
英行 杉山
真理子 清水
Mariko Shimizu
真理子 清水
アルタンサルガイ ブヤンダライ
Buyandalai Altansargai
アルタンサルガイ ブヤンダライ
尚治 下村
Naoharu Shimomura
尚治 下村
克彦 鴻井
Katsuhiko Koi
克彦 鴻井
智明 井口
Tomoaki Iguchi
智明 井口
與田 博明
Hiroaki Yoda
博明 與田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2017180662A priority Critical patent/JP6434103B1/ja
Priority to US15/911,341 priority patent/US10170694B1/en
Application granted granted Critical
Publication of JP6434103B1 publication Critical patent/JP6434103B1/ja
Publication of JP2019057598A publication Critical patent/JP2019057598A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1659Cell access
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1673Reading or sensing circuits or methods
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1675Writing or programming circuits or methods
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/18Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using Hall-effect devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/80Constructional details
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/80Constructional details
    • H10N50/85Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

【課題】書き込みエラー率と消費電力を抑制する磁気メモリを提供する。
【解決手段】磁気メモリは、メモリ素子20、20間に絶縁層40を埋め込むことによって得られる。このとき、絶縁層40は、非磁性層26上に配置される。非磁性層21b、磁性層21aの厚さがそれぞれサブnmから数nmと薄いため、IBEのエンドポイントでロバスト性が得られるとともに、酸素ガスを用いることで非磁性層22の側部において磁性層21cと参照層23がショートする確率を減らすことができる。この磁気メモリは、高集積化しても書き込みエラー率を抑制することができるとともに、消費電力を抑制することができる。
【選択図】図5E

Description

本発明の実施形態は、磁気メモリに関する。
磁気メモリ、特に磁性ランダムアクセスメモリ(MRAMs(Magnetic Random Access Memories)は、速い読み出し、書き込み速度、優れた耐久性、不揮発性、及び動作中における低消費電力といったポテンシャルにより高い関心がもたれている。MRAMはGMR (Giant Magneto Resistive Effect)や、TMR (Tunnel Magneto Resistance Effect) を動作原理とする不揮発性メモリであり、磁性物質を、記録および保持する媒体として利用して情報を格納することができる。ここで、メモリの記憶密度を増大させるため、メモリデバイスに用いられる磁性体の微細化が推進されている。磁性体の微細化に伴って、メモリの動作に用いられる磁場を、微細な磁性体に印加する必要がある。しかし、磁場は空間に広がる性質を有するため、磁場を局所的に発生させることは難しい。局所的な磁場を形成するために磁場の発生源を小さくすると、磁性体の磁化の方向を制御するために十分な大きさの磁場が、形成できない可能性がある。
MRAMにおけるこの問題を解決する技術として、磁性体に電流を流すことによって磁性体の磁化の向きを反転させるスピン伝達トルクランダムアクセスメモリ(STT−MRAM(Spin Transfer Torque Magnetic Random Access Memory))、スピンホール効果の大きな非磁性重金属に電流を流すことによって磁化の向きを反転させるスピンホール効果ランダムアクセスメモリ(SHE−MRAM(Spin-Hall Effect Magnetic Random Access Memory))、磁気トンネル接合(MTJ(Magnetic Tunnel Junction))に電圧を印加することで磁性体中の電子数を変化させて磁化特性を変化させる電圧制御磁気異方性(Voltage-control magnetic anisotropy)効果を使った書き込みを行う電圧制御ランダムアクセスメモリ(VC−MRAM(Voltage-Control Magnetic Random Access Memory))、およびこれらのスピントロニクス技術を用い、SHE−MRAMをストリング構造にして、書き込みビット選択にVCMA効果を使った電圧制御型のスピントロニクスメモリ(VoCSM(Voltage-Control Spintronics Memory))が知られている。いずれの方式も、ナノスケールの磁性体内の磁化状態を局所的に制御しやすくなり、磁性体の微細化に応じて磁化を反転させるための電流の値も小さくすることができると期待されている。
STT−MRAM方式では、同一の端子を用いて大きな電流で書き込み、小さな電流で読み出しを行うことにより、読み出し電流による磁化反転(書き込み)を抑制している。
SHE−MRAMにおいては、書き込み電流端子と、読み出し電流端子を分離することが可能であり、書き込みエラー率(WER((Write Error Rate)) を低下させることができると期待されている。
更に、VoCSMにおいて、3端子でセルサイズの大きなSHE−MRAMをストリング構造とすることで、高集積化が可能になると期待されている。
一方で、高集積化により微細化が進むにつれて、記憶層からの漏洩磁界が近隣のメモリ素子に及ぼす影響が大きくなり、書き込みエラー率が増大する。したがって、記憶層を漏洩磁界の少ない合成反強磁性 (SAF(Synthetic Anti-Ferromagnetic)) 構造にすることで、漏洩磁界による書き込みエラー率の低下を抑制する必要がある。また、記憶層の上下を、スピンホール角が反対向きの導電層で挟んでこれらの導電層に電流を印加することでスピンホール効果による磁化反転効率を上げることが知られている。磁化反転効率が上がると書き込み電流を低減することができるため、低消費電力化が可能になる。しかし、記憶層の上下に電流を印加することは困難であった。
H. Yoda et al., IEDM 2016 digest, 27-6 (2016) J. Yu et al., Appl. Phys. Lett., 109, 042403 (2016)
本実施形態は、高集積化しても書き込みエラー率を抑制することができるとともに、消費電力を抑制することのできる磁気メモリを提供する。
本実施形態による磁気メモリは、第1および第2端子と、第1乃至第5領域を有し、前記第2領域は前記第1領域と前記第5領域との間に位置し、前記第3領域は前記第2領域と前記第5領域との間に位置し、前記第4領域は前記第3領域と前記第5領域との間に位置し、前記第1領域は前記第1端子に電気的に接続され、前記第5領域は前記第2端子に電気的に接続され、少なくとも第1元素を含む非磁性の第1導電層と、前記第3領域に対応して配置された第1磁気抵抗素子であって、第1磁性層と、前記第1磁性層と前記第3領域との間に配置され少なくとも第2元素を含む第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置された第1非磁性層と、前記第2磁性層と前記第1非磁性層との間に配置され少なくとも第3元素を含む第2非磁性層と、前記第2非磁性層と前記第1非磁性層との間に配置された第3磁性層と、を有する第1磁気抵抗素子と、前記第2領域に対応して配置され、前記第2領域と、前記第2磁性層と、前記第2非磁性層と、に電気的に接続され、前記第1元素、前記第2元素、および前記第3元素を少なくとも含む第2導電層と、前記第4領域に対応して配置され、前記第4領域と、前記第2磁性層と、前記第2非磁性層と、に電気的に接続され、前記第1元素、前記第2元素、および前記第3元素を少なくとも含む第3導電層と、を備えている。
第1実施形態による磁気メモリを示す断面図。 導電材料層の構成材料のメモリ素子間の距離に対する変化を示す図。 第1実施形態の磁気メモリを示すブロック図。 図4A乃至4Dは第2実施形態による磁気メモリの製造方法を示す断面図。 図5A乃至5Eは第3実施形態による磁気メモリの製造方法を示す断面図。
以下、図面を参照して実施形態を詳細に説明する。
一実施形態による磁気メモリは、第1および第2端子と、第1乃至第5領域を有し、前記第2領域は前記第1領域と前記第5領域との間に位置し、前記第3領域は前記第2領域と前記第5領域との間に位置し、前記第4領域は前記第3領域と前記第5領域との間に位置し、前記第1領域は前記第1端子に電気的に接続され、前記第5領域は前記第2端子に電気的に接続され、少なくとも第1元素を含む非磁性の第1導電層と、前記第3領域に対応して配置された第1磁気抵抗素子であって、第1磁性層と、前記第1磁性層と前記第3領域との間に配置され少なくとも第2元素を含む第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置された第1非磁性層と、前記第2磁性層と前記第1非磁性層との間に配置され少なくとも第3元素を含む第2非磁性層と、前記第2非磁性層と前記第1非磁性層との間に配置された第3磁性層と、を有する第1磁気抵抗素子と、前記第2領域に対応して配置され、前記第2領域と、前記第2磁性層と、前記第2非磁性層と、に電気的に接続され、前記第1元素、前記第2元素、および前記第3元素を少なくとも含む第2導電層と、前記第4領域に対応して配置され、前記第4領域と、前記第2磁性層と、前記第2非磁性層と、に電気的に接続され、前記第1元素、前記第2元素、および前記第3元素を少なくとも含む第3導電層と、を備えている。
(第1実施形態)
第1実施形態による磁気メモリの断面図を図1に示す。この実施形態の磁気メモリは、非磁性の導電層(第1導電層)10上に配置されたメモリ素子20およびメモリ素子20を有している。各メモリ素子20(i=1,2)は、導電層10上に配置され磁化方向が可変の記憶層21と、この記憶層21上に配置された非磁性層(第1非磁性層)22と、この非磁性層22上に配置され磁化方向が固定された参照層(第1磁性層)23と、を有する積層構造を備えている。すなわち、この積層構造は、参照層(第1磁性層)23と、導電層10と参照層23との間に配置された記憶層21と、参照層23と記憶層21との間に配置された非磁性層22とを備えている。非磁性層22が絶縁体であれば上記積層構造はMTJ素子となり、非磁性層22が導電性の金属であれば上記積層構造はGMR素子となる。参照層23と記憶層21の磁化方向が互いに平行である場合はメモリ素子20,20の電気抵抗は低くなり(R)、磁化方向が互いに反平行である場合は、メモリ素子20,20の電気抵抗は高抵抗(RAP)となる。これらの状態は電源を遮断しても保存されるため、記憶データは不揮発である。
本実施形態においては、記憶層21は、導電層10上に配置された磁性層(第2磁性層)21aと、磁性層21a上に配置された非磁性層(第2非磁性層)21bと、非磁性層21b上に配置された磁性層(第3磁性層)21cと、を有している。磁性層21aと磁性層21cは、非磁性層21bを介してシンセティック反強磁性結合をしている。すなわち、磁性層21aと磁性層21cは、磁化方向が互いに反平行となっている。なお、本実施形態においては、参照層23と記憶層21の磁化方向が平行であるとは、参照層23の磁化方向と磁性層21cとの磁化方向が平行であることを意味し、参照層23と記憶層21の磁化方向が反平行であるとは、参照層23の磁化方向と磁性層21cとの磁化方向が反平行であることを意味する。
更に本実施形態においては、各メモリ素子20(i=1,2)の両側部の導電層10上の領域には非磁性の導電層(第2導電層および第3導電層)30が配置されている。この導電層30は、各メモリ素子20(i=1,2)の、記憶層21と非磁性層22との界面より下方に配置される。すなわち、導電層30は、導電層10から磁性層21cと非磁性層22との界面までの高さより小さくかつ導電層10から磁性層21aと非磁性層21bとの界面までの高さより大きい高さ(最大高さ)を有する。このような構成を有することにより、磁性層21cと参照層23とがショートするのを抑制することが可能となるとともに、導電層10に流れる書き込み電流が磁性層21a下の導電層10を流れるとともに、導電層30を介して非磁性層21bにも流れることが可能となる。
また、導電層30上には、絶縁層40が配置される。この絶縁層40によってメモリ素子20とメモリ素子20が互いに素子分離される。
導電層10には第1端子12aと第2端子12bとが電気的に接続される。また、各各メモリ素子20(i=1,2)の参照層23には端子25が電気的に接続される。なお、第1端子12a、第2端子12b、および端子25,25は、図2に示すように制御回路100に電気的に接続される。
本実施形態の磁気メモリにおいて、メモリ素子20(i=1,2)は、両側部に導電層材料層30が配置されている。この導電層30は、非磁性層21bの材料、磁性層21aの材料、および導電層10の材料と同じ材料を含む。この導電層30の抵抗率をρCL、非磁性層22の抵抗率をρNM1、非磁性層21bの抵抗率をρNM2、導電層10の抵抗率をρLEADとすると、次の関係
ρNM1>ρLEAD>ρCL>ρNM2
を有すことが好ましい。すなわち、導電層10の抵抗率ρLEADが非磁性層21bの抵抗率ρNM2より高い材料を用いることで、上記関係が成り立つ。
通常は、メモリ素子間を全て絶縁材料で覆うことでメモリ素子間の電気的な接続を除去する。しかし、本実施形態においては、導電層10ばかりでなく、非磁性層21bのいずれにも書き込み電流を流すように構成しているため、上記関係を満たすことが好ましい。
更に、メモリ素子間に配置される導電層30は、非磁性層21b、磁性層21a、および導電層10の材料の混合材料とすることで、抵抗率、熱膨張、応力の変化が急峻にならず、磁性層21aへのダメージを抑制することができる。したがって、図2に示すように、導電層30において、メモリ素子側に近いほど磁性層21aの材料を構成する元素(第2元素)の割合(濃度)は大きく、離れるに従って減少する。このため、図2からわかるように、メモリ素子間の中央では、磁性層21aの材料を構成する元素(第2元素)の割合(濃度)は最低となる。この傾向は非磁性層21bの材料を構成する元素(第3元素)の割合(濃度)も同様である。一方、導電層10の材料を構成する元素(第1元素)の割合(濃度)は、メモリ素子から離れるほど大きくなる。すなわち、図2からわかるように、メモリ素子間の中央では、導電層10の材料を構成する元素(第1元素)の割合(濃度)は最高となる。なお、図2において、横軸はメモリ素子20から隣接するメモリ素子20までの導電層10の延在する方向に沿った正規化した距離を示し、縦軸は各材料を構成する元素の割合(atm%)を示す。なお、図面には示していないが、メモリ素子20とメモリ素子20との間に配置された導電層30は、メモリ素子20とメモリ素子20との間の中央部の厚さが薄く、この中央部からメモリ素子20およびメモリ素子20に向かう方向に沿って厚さが厚くなる。
また、後述するように、非磁性層21bにイオン化傾向の小さな材料を用いることで、磁性層21aにおける酸化や窒化などのダメージの抑制が可能になる。ここで、メモリ素子間における非磁性層22から上の領域は、絶縁層40とすることで、メモリ素子において、記憶層21と参照層23がショートするのを抑制することが可能となり、メモリ素子における磁気抵抗効果が劣化するのを防止することができる。
(書き込み動作)
第1端子12aと第2端子12bとの間に導電層10を介して書き込み電流Iwを流すと、導電層10に書き込み電流が流れるとともに、導電層30を介してメモリ素子20,20のそれぞれの非磁性層21bにも書き込み電流が流れる。メモリ素子20、20の記憶層21に、スピン軌道トルク(以下、SOT(Spin Orbit Torque))が導電層10および非磁性層21bからも作用する。このため、導電層10のみから作用する場合に比べて、本実施形態においては、記憶層21の磁化方向、すなわち磁性層21aの磁化方向がより変化し易くなり、小さな書き込み電流で書き込みを行うことが可能となる。すなわち、消費電力を抑制することができる。
このとき、第1端子12aから第2端子12bに書き込み電流Iwを流す場合と、第2端子12bから第1端子12aに書き込み電流を流す場合とは、記憶層21に作用するSOTの方向が逆となるので、記憶層21に書き込まれる磁化方向が互いに逆となる。なお、書き込み電流Iwは図3に示す制御回路100から供給される。
なお、書き込み動作を行うときに、メモリ素子20,20のそれぞれの参照層23に電気的に接続された端子25、25にそれぞれ異なる電圧を印加し、磁気異方性の制御を行うことにより、メモリ素子20,20のうちの一方のメモリ素子の記憶層21に書き込みを行い、他方のメモリ素子の記憶層21に書き込みを行わないようにすることが可能である。また、端子25、25に印加される電圧は制御回路100によって供給される。
(読み出し動作)
メモリ素子、例えばメモリ素子20からの情報の読み出しは、メモリ素子20の端子25と、第1端子12aおよび第2端子12bのうちの一方の端子との間に読み出し電流を流すことにより行う。読み出し電流は制御回路100によって供給される。この読み出し動作においても、書き込み動作と同様に、メモリ素子20,20のそれぞれの参照層23に電気的に接続された端子25、25にそれぞれ異なる電圧を印加し、磁気異方性の制御を行うことにより、メモリ素子20,20のうちの一方のメモリ素子の記憶層21から読み出しを行い、他方のメモリ素子の記憶層21に誤書き込みを行わないようにすることが可能である。なお、書き込み動作と同様に、端子25、25に印加される電圧は制御回路100によって供給される。
(構成要素の材料)
次に、磁気メモリを構成する要素の材料について説明する。
導電層10は、高いスピンホール効果を有する材料を用いることが好ましい。例えばβ−Ta(タンタル)、β−W(タングステン)のような負の大きなスピンホール角持つ材料を用いることができる。また、Pt(プラチナ)、Au(金)のような正の大きなスピンホール角を持つ材料を用いることができる。
非磁性層22は例えば、MgO(酸化マグネシウム)が用いられる。MgOのような絶縁体が用いられた場合は、非磁性層22はトンネルバリア層とも呼ばれる。MgO層は、例えば、10Å(1nm)の厚さを有する。また、CaO(酸化カルシウム)、SrO(酸化ストロンチウム)、TiO(酸化チタン)、VO(酸化バナジウム)、NbO(酸化ニオブ)またはAl(酸化アルミニウム)が用いられてもよい。
また、非磁性層22として、MgまたはAlの窒化物を用いてもよい。また、これらの酸化物または窒化物の単層に限らず、これらの絶縁体の積層膜を用いてもよい。MgOは、NaCl(塩化ナトリウム)構造の結晶構造を有する。MgOのように結晶配向している材料として、例えば、MgAlなどのスピネル型の材料を用いてもよい。
記憶層21は、磁性層21aと、磁性層21cと、その間に非磁性層21bを挟んだシンセティック構造を有している。すなわち、磁性層21cは非磁性層22と非磁性層21bとの間にあり、磁性層21aは非磁性層21bと導電層10との間に配置される。磁性層21a、磁性層21cとしては、Co(コバルト)、CoFeB(コバルト−鉄−ボロン)、FeB(鉄−ボロン)等の強磁性層が用いられる。
非磁性層21bとして、イオン化傾向の小さく、原子番号の大きな材料として、Ir、Ru、Pt、Pd、Ag、Au、Cu、Rh、またはBiなどを用いることができる。ここで、イオン化傾向を小さくすることで、非磁性層21bより下に位置する磁性層21aが酸化や窒化によるダメージを受けるのを抑制することができる。また、原子番号の大きな材料を非磁性層21bに用いることで、大きなスピンホール角から大きなスピンホール効果を得ることができる。ここで非磁性層21bとして導電層10の材料とスピンホール角の符号が反対のものを用いると、より効率良くスピンホール効果を得ることができる。
また、このシンセティック構造は2つの磁性層間に挟んだ非磁性層の厚さを調整することで強磁性結合となる場合もあり、反強磁性結合となる場合もある。記憶層21のシンセティック構造として強磁性結合を用いた場合は、高い熱擾乱耐性を得ることができるが、高集積化の際に漏洩磁界が近隣のメモリ素子に及ぼす影響が大きくなり、WERが増大する。
一方、記憶層21のシンセティック構造として反強磁性結合(人工反強磁性(SAF(Synthetic Anti-Ferromagnetic))構造)を用いた場合は、2つの磁性層が互いに逆方向の漏れ磁場を発生させるため、近隣のメモリ素子への漏れ磁場の影響を減らすことが可能となり、記憶層21の保磁力ばらつきを減らすことができる。しかし、形状磁気異方性も打ち消されて無くなるため、熱擾乱耐性が十分に上がらないといった課題がある。熱擾乱耐性は、形状磁気異方性の他、結晶磁気異方性、誘導磁気異方性で得ることができる。そこで、本実施形態では、効率よく非磁性層21bに電流を流すことで、スピンホール効果を得るので、強磁性結合、反強磁性結合は特に限定されないが、高集積化の際は反強磁性結合を得ることがより好ましい。また、磁性層21cより磁性層21aの飽和磁化が大きい方が好ましい。
メモリ素子がVoCSM素子の場合、例えばCoFe/MgOの系では、非磁性層22と接する磁性層21cにおいて、電圧を印加すると非磁性層22の酸素によって磁性層21cの電子数が変わる。すなわちVCMA効果が付与される。一方、導電層10に接する磁性層21aはスピンホール効果が付与される。したがって、磁性層21cと磁性層21aの飽和磁化Msと厚さtの積(=Ms・t)が等しい場合、磁性層21cの飽和磁化が大きいと厚さが薄くなり非磁性層22との界面でのVCMA効果が効率的に得られる。
参照層23は、Co(コバルト)、CoFeB(コバルト−鉄−ボロン)等を用い、面内方向に異方性を付与するために反強磁性材料であるIrMn(イリジウム−マンガン)等で固着しても良い。なお、参照層としてシンセティック構造を有するようにしても良い。
また、参照層23が垂直方向に磁化を有するようにする場合は、飽和磁化Mが小さく、異方性磁界が大きな希土類金属−遷移金属を用いた磁性層(以下、希土類金属−遷移金属磁性層またはフェリ磁性層とも云う)が用いられる。この希土類金属−遷移金属磁性層またはフェリ磁性層として、例えばTbCoFe(テルビウム−コバルト−鉄)、CoとPtを積層させた人工格子、またはFeとPtをL1構造に規則化させた結晶材料等を用いてもよい。なお、参照層23と非磁性層22との間にCoFeB等の磁性層を挟むことで、参照層23の分極率を向上させ、高いMR比(磁気抵抗比)を得ることが可能になる。
以上説明したように、メモリ素子間に、導電層10側に導電層30が配置され、この導電層30上に絶縁層40が配置されているので、消費電力を抑制することができる。また、記憶層21がシンセティック反強磁性結合しているので、隣接するメモリ素子への漏れ磁場を抑制することが可能となり、高集積化しても書き込みエラー率を抑制することができる。
(第2実施形態)
第2実施形態の磁気メモリの製造方法について図4A乃至4Dを参照して説明する。
まず、図4Aに示すように、導電層10として厚さ5nmのTa層10を図示しない基板上に成膜する。続いて、Ta層10上に、メモリ素子20として記憶層21、バリア層22、参照層23を成膜する。記憶層21は、導電層10側から磁性層21a/非磁性層21b/磁性層21cの積層構造として、厚さ1.5nmのFeB層21a/厚さ0.9nmのIr層21b/厚さ1nmのCoFeB層21cを有する積層構造とする。バリア層22として、厚さが1nmのMgO層を用いる。
参照層23は、バリア層22側から厚さが1.5nmのCoFeB層/厚さ0.9nmのRu層/厚さが1.5nmのCoFe層/厚さが8nmのIrMn層を有する積層構造とする。すなわち、図1に示す第1実施形態の磁気メモリにおいて、参照層23はシンセティック反強磁性結合を有する構成とする。この構成とすることにより、隣接するメモリ素子への漏洩磁界を抑制することができるとともに、同じメモリ素子の記憶層の磁化特性がシフトするのを防止することができる。
その後、図4Bに示すように、参照層23上にメモリ素子形状のマスク60を形成する。続いて、図4Cに示すように、Arガスを用いたイオンビームエッチング(IBE)で上記積層構造を非磁性層21b上までエッチングし、メモリ素子20、20を形成する。ここで、IBEの加速電圧を200Vとすることで、原子番号の大きな非磁性層21bのIrはエッチングされずに磁性層21a、および導電層10内に打込まれる。これにより、非磁性層22より下のメモリ素子間に導電層30が形成される。この導電層30は、非磁性層21bの材料と、磁性層21aの材料と、導電層10の材料の混合層となる。
最後に、メモリ素子20、20間に絶縁層40を埋め込むことによって、導電層30上に絶縁層が配置される磁気メモリが得られる(図4D)。
この第2実施形態の製造方法によって作製された磁気メモリは、第1実施形態と同様に、高集積化しても書き込みエラー率を抑制することができるとともに、消費電力を抑制することができる。
(第3実施形態)
第3実施形態による磁気メモリの製造方法について図5A乃至5Eを参照して説明する。
まず、図5Aに示すように、導電層10として厚さ5nmのTa層10を図示しない基板上に成膜する。続いて、Ta層10上に、メモリ素子20として記憶層21、バリア層22、参照層23を成膜する。記憶層21は、導電層10側から磁性層21a/非磁性層21b/磁性層21cの積層構造として、厚さが1.5nmのFeB層/厚さが0.9nmのIr層/厚さが1nmのCoFeB層の積層構造とする。バリア層22は厚さが1nmのMgOを用いる。
参照層23は、バリア層22側から厚さが1.5nmのCoFeB層/厚さが0.9nmのRu層/厚さが1.5nmのCoFe層/厚さが8nmのIrMn層の積層構造とする。すなわち、図1に示す第1実施形態の磁気メモリにおいて、参照層23はシンセティック反強磁性結合を有する構成とする。この構成とすることにより、隣接するメモリ素子への漏洩磁界を抑制することができるとともに、同じメモリ素子の記憶層の磁化特性がシフトするのを防止することができる。
その後、図5Bに示すように、メモリ素子形状のマスク60を形成する。続いて、図5Cに示すように、Arガスを用いたイオンビームエッチング(IBE)で磁性層21c上までエッチングする。このとき、メモリ素子間には磁性層21cの上面が露出する。
その後、図5Dに示すように、酸素ガスを用いたイオンビームトリートメント(IBT)で、メモリ素子間の磁性層21cを酸化して非磁性層26に変化させる。すなわち、非磁性層26は、磁性層21cの構成元素の酸化物を含む。また、このとき、第2実施形態と同様に、原子番号の大きな非磁性層21bのIrは磁性層21a、導電層10内に打込まれる。これにより、メモリ素子20、20間には導電層30が形成される。この導電層30は、非磁性層26と導電層10との間に位置する。なお、本実施形態においては、磁性層21cを酸化して非磁性層26を形成したが、メモリ素子間に位置する磁性層21cを窒化して非磁性層26を形成してもよい。このとき、非磁性層26は、磁性層21cの構成元素の窒化物を含む。
最後に、図5Eに示すように、メモリ素子間に絶縁層40を埋め込むことによって、第3実施形態の磁気メモリが得られる。このとき、絶縁層40は、非磁性層26上に配置される。
この第3実施形態においては、非磁性層21b、磁性層21aの厚さがそれぞれサブnmから数nmと薄いため、第2実施形態の製造方法に比べて、IBEのエンドポイントでロバスト性が得られるとともに、酸素ガスを用いることで非磁性層22の側部において磁性層21cと参照層23がショートする確率を減らすことができる。
この第3実施形態の製造方法によって作製された磁気メモリは、第1実施形態と同様に、高集積化しても書き込みエラー率を抑制することができるとともに、消費電力を抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
10・・・非磁性の導電層、12a・・・第1端子、12b・・・第2端子、20,20・・・メモリ素子、21・・・記憶層、21a・・・磁性層、21b・・・非磁性層、21c・・・磁性層、22・・・非磁性層、23・・・参照層、25,25・・・端子、26・・・非磁性層、30・・・導電層、40・・・絶縁層、60・・・マスク、100・・・制御回路

Claims (9)

  1. 第1および第2端子と、
    第1乃至第5領域を有し、前記第2領域は前記第1領域と前記第5領域との間に位置し、前記第3領域は前記第2領域と前記第5領域との間に位置し、前記第4領域は前記第3領域と前記第5領域との間に位置し、前記第1領域は前記第1端子に電気的に接続され、前記第5領域は前記第2端子に電気的に接続され、少なくとも第1元素を含む非磁性の第1導電層と、
    前記第3領域に対応して配置された第1磁気抵抗素子であって、第1磁性層と、前記第1磁性層と前記第3領域との間に配置され少なくとも第2元素を含む第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置された第1非磁性層と、前記第2磁性層と前記第1非磁性層との間に配置され少なくとも第3元素を含む第2非磁性層と、前記第2非磁性層と前記第1非磁性層との間に配置された第3磁性層と、を有する第1磁気抵抗素子と、
    前記第2領域に対応して配置され、前記第2領域と、前記第2磁性層と、前記第2非磁性層と、に電気的に接続され、前記第1元素、前記第2元素、および前記第3元素を少なくとも含む第2導電層と、
    前記第4領域に対応して配置され、前記第4領域と、前記第2磁性層と、前記第2非磁性層と、に電気的に接続され、前記第1元素、前記第2元素、および前記第3元素を少なくとも含む第3導電層と、
    を備えた磁気メモリ。
  2. 前記第2非磁性層は前記第1導電層とスピンホール角の符号が異なる材料を含む請求項1記載の磁気メモリ
  3. 前記第3元素はIr、Ru、Pt、Pd、Ag、Au、Cu、Rh、およびBiのうちの少なくとも1つである請求項1または2記載の磁気メモリ。
  4. 前記第2導電層は、前記第3磁性層の前記第1領域側の面に電気的に接続され、
    前記第3導電層は、前記第3磁性層の前記第5領域側の面に電気的に接続される請求項1乃至3のいずれかに記載の磁気メモリ。
  5. 前記第2導電層の抵抗率をρCL1、前記第1非磁性層の抵抗率をρNM1、前記第2非磁性層の抵抗率をρNM2、前記第1導電層の抵抗率をρLEAD、前記第3導電層の抵抗率をρCL2とすると、
    ρNM1>ρLEAD>ρCL1>ρNM2
    ρNM1>ρLEAD>ρCL2>ρNM2
    の関係を満たす請求項1乃至4のいずれかに記載の磁気メモリ。
  6. 第2磁気抵抗素子を更に備え、
    前記第1導電層は前記第4領域と前記第5領域との間に位置する第6領域を更に備え、
    前記第2磁気抵抗素子は、前記第6領域に対応して配置され、第4磁性層と、前記第4磁性層と前記第6領域との間に配置され少なくとも前記第2元素を含む第5磁性層と、前記第4磁性層と前記第5磁性層との間に配置された第3非磁性層と、前記第5磁性層と前記第3非磁性層との間に配置され少なくとも前記第3元素を含む第4非磁性層と、前記第4非磁性層と前記第3非磁性層との間に配置された第6磁性層と、を有する請求項1乃至5のいずれかに記載の磁気メモリ。
  7. 前記第3導電層は第1乃至第3部分を有し、前記第2部分は前記第1部分と前記第3部分との間に位置し、前記第1部分は前記第3領域側に位置し、前記第3部分は前記第6領域側に位置し、前記第2部分の前記第1元素の濃度が前記第1および第3部分の前記第1元素の濃度よりも高く、前記第2部分の前記第2元素の濃度が前記第1および第3部分の前記第2元素の濃度よりも低く、前記第2部分の前記第3元素の濃度が前記第1および第3部分の前記第3元素の濃度よりも低い請求項6記載の磁気メモリ。
  8. 第1絶縁層および第2絶縁層を更に有し、前記第2導電層は前記第2領域と前記第1絶縁層との間に位置し、前記第3導電層は前記第4領域と前記第2絶縁層との間に位置し、 前記第1および第2絶縁層は前記第3磁性層に含まれる元素の酸化物または窒化物を含む請求項1乃至7のいずれかに記載の磁気メモリ。
  9. 前記第3磁性層は前記第2磁性層より飽和磁化が大きい請求項1乃至8のいずれかに記載の磁気メモリ。
JP2017180662A 2017-09-20 2017-09-20 磁気メモリ Active JP6434103B1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017180662A JP6434103B1 (ja) 2017-09-20 2017-09-20 磁気メモリ
US15/911,341 US10170694B1 (en) 2017-09-20 2018-03-05 Magnetic memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017180662A JP6434103B1 (ja) 2017-09-20 2017-09-20 磁気メモリ

Publications (2)

Publication Number Publication Date
JP6434103B1 JP6434103B1 (ja) 2018-12-05
JP2019057598A true JP2019057598A (ja) 2019-04-11

Family

ID=64560663

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017180662A Active JP6434103B1 (ja) 2017-09-20 2017-09-20 磁気メモリ

Country Status (2)

Country Link
US (1) US10170694B1 (ja)
JP (1) JP6434103B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023090132A1 (ja) * 2021-11-17 2023-05-25 ソニーセミコンダクタソリューションズ株式会社 磁気抵抗効果メモリ、メモリアレイ及びメモリシステム

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497858B1 (en) * 2018-12-21 2019-12-03 Applied Materials, Inc. Methods for forming structures for MRAM applications
US11456100B2 (en) * 2019-05-17 2022-09-27 Taiwan Semiconductor Manufacturing Company Ltd. MRAM stacks, MRAM devices and methods of forming the same
JP2021044359A (ja) * 2019-09-10 2021-03-18 キオクシア株式会社 磁気記憶装置
EP3839955A1 (en) 2019-12-18 2021-06-23 Imec VZW Dual stack sot
US20220052111A1 (en) * 2020-08-12 2022-02-17 Tohoku University Magnetic film, magnetoresistance effect element and magnetic memory
JP2022049499A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 磁気記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013197397A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 磁気抵抗効果素子の製造方法
US20160300999A1 (en) * 2015-04-07 2016-10-13 Ge Yi Magnetoresistive Random Access Memory Cell
JP2017112351A (ja) * 2015-12-14 2017-06-22 株式会社東芝 磁気メモリ
US20170200499A1 (en) * 2016-01-08 2017-07-13 Samsung Electronics Co., Ltd. Zero leakage, high noise margin coupled giant spin hall based retention latch

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8223533B2 (en) * 2008-09-26 2012-07-17 Kabushiki Kaisha Toshiba Magnetoresistive effect device and magnetic memory
US8711612B1 (en) * 2010-12-03 2014-04-29 Magsil Corporation Memory circuit and method of forming the same using reduced mask steps
JP5417367B2 (ja) * 2011-03-22 2014-02-12 株式会社東芝 磁気メモリの製造方法
JP5318137B2 (ja) * 2011-03-22 2013-10-16 株式会社東芝 多層膜の製造方法
JP2013012546A (ja) * 2011-06-28 2013-01-17 Toshiba Corp 不揮発性記憶装置の製造方法
JP5665707B2 (ja) * 2011-09-21 2015-02-04 株式会社東芝 磁気抵抗効果素子、磁気メモリ及び磁気抵抗効果素子の製造方法
US9076537B2 (en) 2012-08-26 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction
JP5575198B2 (ja) * 2012-09-25 2014-08-20 株式会社東芝 磁気抵抗効果素子の製造方法及び磁気抵抗効果素子の製造装置
JP6180952B2 (ja) * 2014-01-31 2017-08-16 東芝メモリ株式会社 デバイス製造装置及び磁気デバイスの製造方法
JP6139444B2 (ja) * 2014-03-18 2017-05-31 株式会社東芝 磁気抵抗効果素子、磁気抵抗効果素子の製造方法及び磁気メモリ
JP2016174103A (ja) * 2015-03-17 2016-09-29 株式会社東芝 磁気記憶素子及び磁気メモリ
JP6089081B1 (ja) 2015-09-16 2017-03-01 株式会社東芝 磁気メモリ
US10305026B2 (en) 2015-11-19 2019-05-28 Samsung Electronics Co., Ltd. Cross-point architecture for spin-transfer torque magnetoresistive random access memory with spin orbit writing
US10147761B2 (en) * 2016-09-13 2018-12-04 Toshiba Memory Corporation Semiconductor memory device with magnetoresistive element
JP6416180B2 (ja) * 2016-12-16 2018-10-31 株式会社東芝 磁気記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013197397A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 磁気抵抗効果素子の製造方法
US20160300999A1 (en) * 2015-04-07 2016-10-13 Ge Yi Magnetoresistive Random Access Memory Cell
JP2017112351A (ja) * 2015-12-14 2017-06-22 株式会社東芝 磁気メモリ
US20170200499A1 (en) * 2016-01-08 2017-07-13 Samsung Electronics Co., Ltd. Zero leakage, high noise margin coupled giant spin hall based retention latch

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YU, JIAWEI ET AL.: "Large spin-orbit torques in Pt/Co-Ni/W heterostructures", APPLIED PHYSICS LETTERS, vol. 109, JPN6018039577, 26 July 2016 (2016-07-26), US, pages 042403 - 1, ISSN: 0003894269 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023090132A1 (ja) * 2021-11-17 2023-05-25 ソニーセミコンダクタソリューションズ株式会社 磁気抵抗効果メモリ、メモリアレイ及びメモリシステム

Also Published As

Publication number Publication date
JP6434103B1 (ja) 2018-12-05
US10170694B1 (en) 2019-01-01

Similar Documents

Publication Publication Date Title
JP6434103B1 (ja) 磁気メモリ
JP6200471B2 (ja) 磁気メモリ
US10262711B2 (en) Magnetic memory
TWI530945B (zh) Memory elements and memory devices
US20160133832A1 (en) Method of manufacturing magnetoresistive element(s)
CN104241286B (zh) 存储元件、存储装置、制造存储元件的方法及磁头
JP4277870B2 (ja) 記憶素子及びメモリ
JP2009094104A (ja) 磁気抵抗素子
US10483459B2 (en) Magnetic memory
KR20080084590A (ko) 기억 소자 및 메모리
TWI509603B (zh) Memory elements and memory devices
KR20080060143A (ko) 기억 소자 및 메모리
JP5987613B2 (ja) 記憶素子、記憶装置、磁気ヘッド
JP2008211008A (ja) 磁気抵抗効果素子及び磁気メモリ装置
JP2008066606A (ja) スピンメモリ及びスピンfet
JP2010135512A (ja) 抵抗変化型メモリデバイス
WO2014050379A1 (ja) 記憶素子、記憶装置、磁気ヘッド
TW201532040A (zh) 儲存元件、儲存裝置及磁頭
WO2017169147A1 (ja) 不揮発性メモリ素子および不揮発性メモリ素子の製造方法
JP2005116658A (ja) 磁気抵抗メモリ装置
KR20120024469A (ko) 기억 소자 및 메모리 장치
WO2016080273A1 (ja) 磁気抵抗素子及び磁気メモリ
JP2008153527A (ja) 記憶素子及びメモリ
JP2006295001A (ja) 記憶素子及びメモリ
JP2007324171A (ja) 磁気メモリ装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181003

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181009

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181107

R151 Written notification of patent or utility model registration

Ref document number: 6434103

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151