JP2019056725A - Method for manufacturing semiconductor device using silicon carbide semiconductor substrate - Google Patents
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Abstract
Description
本発明は、アライメントマークが形成された炭化珪素(以下、SiCという)半導体基板を用いて構成されるSiC半導体装置の製造方法に関するものである。 The present invention relates to a method of manufacturing a SiC semiconductor device configured using a silicon carbide (hereinafter referred to as SiC) semiconductor substrate on which alignment marks are formed.
従来より、SiC半導体基板上にエピタキシャル層を形成し、所定の半導体製造プロセスを行ってSiC半導体装置を製造することが提案されている。具体的には、SiC半導体基板を用いてSiC半導体装置を製造する場合には、高品質なエピタキシャル層を成長させることができることから、(0001)面に対して<11−20>方向にオフカットされたオフカット基板がSiC半導体基板として用いられる。 Conventionally, it has been proposed to produce an SiC semiconductor device by forming an epitaxial layer on a SiC semiconductor substrate and performing a predetermined semiconductor manufacturing process. Specifically, when a SiC semiconductor device is manufactured using a SiC semiconductor substrate, a high-quality epitaxial layer can be grown, so that it is off-cut in the <11-20> direction with respect to the (0001) plane. The off-cut substrate thus used is used as the SiC semiconductor substrate.
そして、このようなSiC半導体基板に対して、アライメントマークとなるトレンチを形成すると共に、イオン注入等により平面パターンのある不純物領域を形成し、その後にエピタキシャル層を成長させたり熱処理したりする等の所定の製造プロセスを行う。続いて、読取装置にてアライメントマークの位置を特定し、アライメントマークに基づいてレジストパターニング等を用いた所定の半導体製造プロセスを引き続き行う。 Then, a trench serving as an alignment mark is formed on such a SiC semiconductor substrate, an impurity region having a planar pattern is formed by ion implantation or the like, and then an epitaxial layer is grown or heat-treated. A predetermined manufacturing process is performed. Subsequently, the position of the alignment mark is specified by the reading device, and a predetermined semiconductor manufacturing process using resist patterning or the like is continuously performed based on the alignment mark.
しかしながら、上記トレンチが形成されたSiC半導体基板に対してエピタキシャル層を成長させた場合、エピタキシャル層は、トレンチのうちのオフ方向の下流側では壁面に沿って成長(すなわち、堆積)しない場合がある。すなわち、SiC半導体基板にエピタキシャル層を成長させた場合、トレンチのオフ方向の下流側では、(0001)面のファセット面を形成するように成長する場合がある。この場合、ファセット面の影響によってアライメントマークの位置を高精度に特定できず、エピタキシャル層の形成前後でパターンずれが発生する問題がある。 However, when an epitaxial layer is grown on the SiC semiconductor substrate in which the trench is formed, the epitaxial layer may not grow (that is, deposit) along the wall surface on the downstream side in the off direction of the trench. . That is, when an epitaxial layer is grown on a SiC semiconductor substrate, it may grow so as to form a (0001) facet surface on the downstream side in the off direction of the trench. In this case, there is a problem that the position of the alignment mark cannot be specified with high precision due to the influence of the facet surface, and pattern displacement occurs before and after the formation of the epitaxial layer.
このため、例えば、特許文献1には、SiC半導体基板に対してエピタキシャル層を成長させ、トレンチのうちのオフ方向の下流側にファセット面が形成された場合、当該ファセット面に対して新たなトレンチを形成することが開示されている。
Therefore, for example, in
これによれば、新たなトレンチは(0001)面のファセット面に形成されている。このため、SiC半導体基板に対してさらにエピタキシャル層を成長させたり、熱処理を行ったりしても、当該新たなトレンチのうちのオフ方向の下流側にファセット面が形成されることを抑制することができる。したがって、読取装置にて、当該新たなトレンチをアライメントマークとして読み取ることにより、アライメントマークの位置を特定する際に位置ズレが生じることを抑制することができる。 According to this, the new trench is formed on the (0001) facet plane. For this reason, even if an epitaxial layer is further grown on the SiC semiconductor substrate or heat treatment is performed, it is possible to suppress the formation of a facet surface on the downstream side in the off direction of the new trench. it can. Therefore, by reading the new trench as an alignment mark by the reading device, it is possible to suppress the occurrence of positional deviation when specifying the position of the alignment mark.
なお、オフ方向とは、「成長面の法線ベクトルを(0001)面に投影したベクトルに平行な方向」のことを言う。オフ方向の下流側とは、そのうちの一方側を定義したものであり、「成長面の法線ベクトルを(0001)面に投影したベクトルの先端が向いている側」を意味している。 The off direction means “a direction parallel to a vector obtained by projecting the normal vector of the growth surface onto the (0001) plane”. The downstream side in the off direction defines one of them, and means “the side on which the tip of the vector obtained by projecting the normal vector of the growth plane onto the (0001) plane is facing”.
しかしながら、上記特許文献1に記載の製造方法では、ファセット面に対して新たにトレンチを形成しなければならないため、製造工程が増加すると共に複雑になるという問題がある。
However, in the manufacturing method described in
本発明は上記点に鑑み、製造工程が増加したり複雑化したりすることなく、エピタキシャル層に形成されるトレンチを高精度に読み取ることができるSiC半導体装置の製造方法を提供することを目的とする。 An object of the present invention is to provide a method of manufacturing a SiC semiconductor device that can read a trench formed in an epitaxial layer with high accuracy without increasing or complicating the manufacturing process. .
上記目的を達成するための請求項1では、SiC半導体基板(10)の主表面上にエピタキシャル層(13)を形成することを含むSiC半導体装置の製造方法であって、(0001)面にオフ角が設けられている主表面を有すると共に、オフ方向が〈11−20〉であるSiC単結晶で構成されたSiC半導体基板を用意することと、主表面に第1トレンチ(12、21)を形成することと、主表面の上に、当該主表面に形成された第1トレンチの形状を引き継ぐ第2トレンチ(14、22)を有するSiCで構成されたエピタキシャル層を成長させることと、第2トレンチを読み取って所定の処理を行うことと、を行い、第1トレンチを形成することでは、開口部が長方形状であって長手方向がオフ方向と平行とされた第1トレンチをオフ方向と直交する方向に沿って複数形成している。 According to a first aspect of the present invention for achieving the above object, there is provided a method of manufacturing a SiC semiconductor device, comprising forming an epitaxial layer (13) on a main surface of a SiC semiconductor substrate (10), wherein the method is off-off to the (0001) plane. Providing a SiC semiconductor substrate made of SiC single crystal having a main surface provided with corners and having an off direction of <11-20>; and a first trench (12, 21) on the main surface. Forming an epitaxial layer made of SiC having a second trench (14, 22) taking over the shape of the first trench formed on the main surface, and forming a second layer on the main surface; By reading the trench and performing a predetermined process, and forming the first trench, the first trench whose opening is rectangular and whose longitudinal direction is parallel to the off direction is turned on. It is multiply formed along a direction perpendicular to the direction.
これによれば、開口部が長方形状であって、オフ方向と平行な方向を長手方向とする第1トレンチをオフ方向と直交する方向に沿って複数形成しているため、第1トレンチにおけるオフ方向と直交する方向の長さが短くなる。このため、エピタキシャル層を成長させた際、各第1トレンチにおけるオフ方向の下流側において、ファセット面が形成されることを抑制できる。したがって、第2トレンチを高精度に読み取ることができる。また、新たなトレンチを形成する必要もないため、製造工程が増加したり複雑化したりすることもない。 According to this, since the opening has a rectangular shape and a plurality of first trenches whose longitudinal direction is parallel to the off direction are formed along the direction orthogonal to the off direction, The length in the direction orthogonal to the direction is shortened. For this reason, when growing an epitaxial layer, it can suppress that a facet surface is formed in the downstream of the OFF direction in each 1st trench. Therefore, the second trench can be read with high accuracy. Moreover, since it is not necessary to form a new trench, the manufacturing process is not increased or complicated.
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis in the said and the claim shows the correspondence of the term described in the claim, and the concrete thing etc. which illustrate the said term described in embodiment mentioned later. .
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.
(第1実施形態)
第1実施形態おけるSiC半導体装置の製造方法について図面を参照しつつ説明する。
(First embodiment)
The manufacturing method of the SiC semiconductor device in 1st Embodiment is demonstrated referring drawings.
まず、図1Aに示されるように、例えば(0001)Si面に対して主表面の成す角度、つまりオフ角が4°で、オフ方向が<11−20>とされた4H型のSiC単結晶によって構成されたSiC半導体基板10を用意する。以下では、このSiC半導体基板10のうちのアライメントマークを形成する領域をアライメントマーク形成領域R1とし、半導体素子等のデバイスを形成する領域をデバイス形成領域R2とする。
First, as shown in FIG. 1A, for example, an angle formed by the main surface with respect to the (0001) Si plane, that is, an off angle of 4 ° and an off direction of <11-20> is 4H type SiC single crystal. The
次に、図1Bに示されるように、SiC半導体基板10の主表面にレジスト等のマスク材11を配置し、マスク材11のうちのトレンチ形成予定領域に対応する領域を開口する。そして、SiC半導体基板10をマスク材11で覆った状態で、例えば、RIE(すなわち、Reactive Ion Etching)等の異方性ドライエッチングを行い、アライメントマーク形成領域R1にアライメントマークとなるトレンチ12を形成する。なお、本実施形態では、トレンチ12が第1トレンチおよび第1主トレンチに相当している。
Next, as shown in FIG. 1B, a
具体的には、図2に示されるように、開口部が長方形状であって長手方向がオフ方向と平行となるトレンチ12を、オフ方向と直交する方向に沿って複数形成する。なお、このトレンチ12のより詳細な形状については、後述する。
Specifically, as shown in FIG. 2, a plurality of
続いて、図1Cに示されるように、例えばCVD(すなわち、Chemical Vapor Deposition)法により、SiC半導体基板10にSiCで構成されるエピタキシャル層13を成長させる。これにより、エピタキシャル層13の表面にも、下地となるSiC半導体基板10の形状が引き継がれる。そして、エピタキシャル層13の表面のうちのトレンチ12と対応する位置にトレンチ14が形成され、これが新たなアライメントマークとなる。なお、本実施形態では、トレンチ14が第2トレンチおよび第2主トレンチに相当している。
Subsequently, as shown in FIG. 1C, an
この際、トレンチ14のうちのオフ方向の下流側では、ファセット面が形成され得るが、ファセット面は、トレンチ14におけるオフ方向と直交する方向の長さに依存して形成される。つまり、オフ方向と直交する方向の長さが短いほどファセット面が形成され難くなる。したがって、本実施形態のように、開口部が長方形状であって長手方向がオフ方向と平行となるようにトレンチ12を形成することにより、ファセット面が形成されることを抑制できる。
At this time, a facet surface can be formed on the downstream side of the
なお、エピタキシャル層13は、成長速度が速すぎると3C−SiC欠陥等の欠陥が生成される可能性がある。このため、本実施形態では、エピタキシャル層13は、成長速度が2μm/h以下の条件で成長される。
Note that, if the growth rate of the
その後、図示しない読取装置にてアライメントマークとなるトレンチ14を読み取り、デバイス形成領域R2にイオン注入やエッチング等の所定の製造プロセスを行う。
Thereafter, the
例えば、読取装置にてアライメントマークを読み取る際には、読取装置を走査させながら複数のレーザ光をエピタキシャル層13が形成されたSiC半導体基板10に照射させ、読取装置にてSiC半導体基板10で反射されたレーザ光に含まれる情報を解析する。これにより、トレンチ14の形成位置を特定することができる。
For example, when reading an alignment mark with a reading device, a plurality of laser beams are irradiated onto the
具体的には、エピタキシャル層13で反射されるレーザ光の強度は、読取装置における光源とエピタキシャル層13との距離に依存し、アライメントマークが形成されている部分では形成されていない部分と比較して距離が長くなって強度が弱くなる。このため、読取装置に、例えば、複数の反射されたレーザ光の強度信号を読み取らせることによりアライメントマークの位置を特定することができる。また、読取装置で読み取った強度信号を、強度信号が変化するときにピークが表れる信号に変換させ、変換した信号に基づいてアライメントマークの位置を特定することもできる。
Specifically, the intensity of the laser beam reflected by the
このとき、アライメントマークとなるトレンチ14にファセット面が形成されていると、ファセット面においてレーザ光が散乱し、読取装置によるアライメントマークの読み取りを高精度に行うことができなくなる。具体的には、アライメントマークの位置を特定する際、ファセット面の形成によりオフ方向の位置の特定に位置ズレが生じることになる。このため、エピタキシャル層13上に転写マスクなどのマスクを配置する際等に位置ズレが生じ、高精度なデバイス製造が行えないなどの問題がある。
At this time, if a facet surface is formed in the
しかしながら、本実施形態では、トレンチ12は、開口部がオフ方向と直交する方向を短辺とする長方形状とされている。このため、トレンチ14にファセット面が形成されることが抑制される。したがって、読取装置によるアライメントマークの読み取りを高精度に実行することができる。
However, in the present embodiment, the
そして、このようにしてトレンチ14で形成されるアライメントマークの形成位置を読み取ることで、エピタキシャル層13へのイオン注入による不純物層の形成工程や、エピタキシャル層13へのトレンチ形成等を行う際のマスクの位置合わせを行うことができる。
Then, by reading the formation position of the alignment mark formed in the
次に、本実施形態の各トレンチ12の詳細な形状について、図3および図4を参照しつつ説明する。図3および図4に示されるように、エピタキシャル層13を1.4μm成長させた場合と、エピタキシャル層13を2.1μm成長させた場合とでは、読取可能な範囲が異なり、エピタキシャル層13の膜厚が厚いほど読取可能な範囲が狭くなる。なお、図3および図4中では、ハッチングを施した部分、つまり、共に直線L1〜L5で囲まれる部分がトレンチ14を高精度に読み取ることができたトレンチ12の形状となる。
Next, the detailed shape of each
このため、トレンチ14は、成長させるエピタキシャル層13の膜厚も考慮して形状が規定されることが好ましく、下記数式1〜5を全て満たすように形成されている。以下では、トレンチ12における長手方向と直交する方向であって、SiC半導体基板10の面方向に沿った方向の長さをトレンチ12の幅wともいい、トレンチ12の深さをトレンチ12の深さdともいう。また、トレンチ14を高精度に読み取ることができない場合には、読取装置で読み取った強度信号中に複数の強度変化のピーク(すなわち、ファセット)が存在することによってトレンチ14を高精度に読み取ることができない場合や、強度変化自体を明確に読み取ることができない場合等が含まれる。
For this reason, it is preferable that the shape of the
まず、トレンチ12は、幅wが狭すぎると、エピタキシャル層13を成長させた場合に当該トレンチ12が容易に埋まってしまってエピタキシャル層13にトレンチ14が形成されない。つまり、読取装置にてアライメントマークを読み取ることができない。例えば、図3には、幅wが約1.3μm以上の場合にトレンチ14を正確に読み取ることができる場合があることが示されている。図4には、幅wが約1.95μm未満の場合にトレンチ14を正確に読み取ることができる場合があることが示されている。このため、トレンチ12は、成長させるエピタキシャル層13の膜厚をtとすると、次式を満たすように形成される。
First, if the width w of the
(数1)w≧1.3/1.4t=0.93t
なお、直線L1は、w=0.93tとなる。
(Formula 1) w ≧ 1.3 / 1.4t = 0.93t
The straight line L1 is w = 0.93t.
また、トレンチ12は、幅wが多少大きくなっても深さdが浅いと、エピタキシャル層13を成長させた場合に当該トレンチ12が容易に埋まってしまってエピタキシャル層13にトレンチ14が形成されない。つまり、読取装置にてアライメントマークを読み取ることができない。図3には、d≧−0.56w+1.18であればトレンチ14を正確に読み取ることができる場合があることが示されている。図4には、d≧−0.86w+1.76であればトレンチ14を正確に読み取ることができる場合があることが示されている。このため、トレンチ12は、成長させるエピタキシャル層13の膜厚tに基づき、幅wおよび深さdが次式を満たすように形成される。
Further, if the
(数2)d≧(−0.41w+0.84)t
なお、直線L2は、d=(−0.41w+0.84)tとなる。
(Expression 2) d ≧ (−0.41w + 0.84) t
The straight line L2 is d = (− 0.41w + 0.84) t.
さらに、トレンチ12は、深さdが浅すぎると、エピタキシャル層13を成長させた場合に当該トレンチ12が容易に埋まってしまってエピタキシャル層13にトレンチ14が形成されない。つまり、読取装置にてアライメントマークを読み取ることができない。図3には、d≧0.2であればトレンチ14を正確に読み取ることができる場合があることが示されている。図4には、d≧0.29であればトレンチ14を正確に読み取ることができる場合があることが示されている。このため、トレンチ12は、成長させるエピタキシャル層13の膜厚tに基づき、深さdが次式を満たすように形成される。
Furthermore, if the depth d of the
(数3)d≧(0.2/1.4)t=0.14t
なお、直線L3は、d=0.14tとなる。
(Equation 3) d ≧ (0.2 / 1.4) t = 0.14t
The straight line L3 is d = 0.14t.
また、トレンチ12は、幅wが数式1より大きく、深さdが数式3より深くても、読取装置にてトレンチ14を正確に読み取ることができない場合がある。これは、トレンチ12の形状によっては、トレンチ14の開口部の形状がなだらかになってしまい、読取装置にて強度信号の変化を明確に検出できないためである。図3には、d≧0.67w−1.4であればトレンチ14を正確に読み取ることができる場合があることが示されている。図4には、d≧1.0w−2.1であればトレンチ14を正確に読み取ることができる場合があることが示されている。このため、トレンチ12は、成長させるエピタキシャル層13の膜厚tに基づき、幅wおよび深さdが次式を満たすように形成される。
In addition, the
(数4)d≧(0.48−1.0)t
なお、直線L4は、d=(0.48−1.0)tとなる。
(Equation 4) d ≧ (0.48−1.0) t
The straight line L4 is d = (0.48−1.0) t.
そして、トレンチ12は、幅wが大きくなり過ぎると、ファセット面が形成される。つまり、読取装置にてアライメントマークを高精度に読み取ることができない。図3および図4には、幅wが約3.0μm以下の場合にトレンチ14を正確に読み取ることができる場合があることが示されている。このため、トレンチ12は、次式を満たすように形成されている。
When the width w of the
(数5)w≦3.0
なお、直線L5は、w=3.0となる。
(Equation 5) w ≦ 3.0
The straight line L5 is w = 3.0.
以上より、本実施形態では、上記数式5を満たしつつ、エピタキシャル層13の膜厚tに基づいて上記数式1〜数式4を満たすように、トレンチ12が形成されている。
As described above, in this embodiment, the
以上説明したように、本実施形態では、開口部が長方形状であって長手方向がオフ方向と平行となるトレンチ12をオフ方向と直交する方向に複数形成している。このため、エピタキシャル層13を成長させた際、各トレンチ12におけるオフ方向の下流側では、ファセット面が形成されることが抑制される。したがって、エピタキシャル層13を成長させた後の第2トレンチ14をアライメントマークとして高精度に読み取ることができる。また、本実施形態では、新たなトレンチを形成する必要もないため、製造工程が増加したり複雑化したりすることもない。
As described above, in the present embodiment, a plurality of
また、トレンチ12は、幅wが3.0μm以下とされている。このため、トレンチ14にファセット面が形成されることが抑制される。
The
さらに、トレンチ12は、上記数式1〜4を満たすように形成されている。このため、エピタキシャル層13にトレンチ14が形成されないことを抑制でき、またエピタキシャル層13に形成されたトレンチ14が正確に読み取れないことを抑制できる。
Furthermore, the
(第2実施形態)
第2実施形態について説明する。本実施形態では、アライメント形成領域R1にアライメント検査用マークを形成したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
(Second Embodiment)
A second embodiment will be described. In the present embodiment, alignment inspection marks are formed in the alignment formation region R1, and the others are the same as those in the first embodiment, and thus the description thereof is omitted here.
本実施形態では、図5Aに示されるように、トレンチ12を形成する工程では、まず、マスク材11のうちのトレンチ形成予定領域に対応する領域および検査用トレンチ形成予定領域に対応する領域を開口する。そして、SiC半導体基板10をマスク材11で覆った状態で、例えば、RIE(Reactive Ion Etching)等の異方性ドライエッチングを行い、アライメントマーク形成領域R1に、トレンチ12と共に、検査用トレンチ21を形成する。
In the present embodiment, as shown in FIG. 5A, in the step of forming the
具体的には、図6に示されるように、検査用トレンチ21は、第1方向用トレンチ21aと第2方向用トレンチ21bとを有している。そして、第1方向用トレンチ21aおよび第2方向用トレンチ21bは、これら第1方向用トレンチ21aおよび第2方向用トレンチ21bで囲まれる領域が略形状となるように形成されている。
Specifically, as shown in FIG. 6, the
より詳しくは、第1方向用トレンチ21aは、トレンチ12と同じ形状とされている。そして、本実施形態では、第1方向用トレンチ21aは、オフ方向と直交する方向に沿って、2列形成されている。第2方向用トレンチ21bは、オフ方向を長手方向とする長方形状とされており、長手方向の長さが第1方向用トレンチ21aよりも大きくされている。そして、第2方向用トレンチ21bは、第1方向用トレンチ21aの配列方向における両端部側に形成されている。なお、本実施形態では、第1方向用トレンチ21aが第1トレンチおよび第1副トレンチに相当している。
More specifically, the
次に、図5Bに示されるように、SiC半導体基板10にSiCで構成されるエピタキシャル層13を成長させる。これにより、エピタキシャル層13の表面に、トレンチ14と共に、検査用トレンチ21の形状を引き継ぐ検査用トレンチ22が形成される。なお、本実施形態では、検査用トレンチ22が第2トレンチおよび第2副トレンチに相当している。
Next, as shown in FIG. 5B, an
その後、酸化膜等で構成されるパターン形成用膜23をCVD法等で形成する。この際、パターン形成用膜23には、トレンチ14の形状に対応したトレンチ15、および検査用トレンチ22の形状に対応した検査用トレンチ24が形成される。つまり、パターン形成用膜23には、トレンチ14の形状を引き継ぐトレンチ15および検査用トレンチ22の形状を引き継ぐ検査用トレンチ24が形成される。なお、本実施形態では、トレンチ15が第3主トレンチに相当し、検査用トレンチ24が第3副トレンチに相当している。
Thereafter, a
続いて、パターン形成用膜23上にレジスト25を塗布法等で形成する。この際、レジスト25には、トレンチ15の形状に対応したトレンチ16、および検査用トレンチ24の形状に対応した検査用トレンチ26が形成される。つまり、レジスト25には、トレンチ15の形状を引き継ぐトレンチ16および検査用トレンチ24の形状を引き継ぐ検査用トレンチ26が形成される。なお、本実施形態では、トレンチ16が第4主トレンチに相当し、検査用トレンチ26が第4副トレンチに相当している。
Subsequently, a resist 25 is formed on the
そして、図5Dに示されるように、トレンチ16をアライメントマークとし、レジスト25の露光、現像を行って当該レジスト25をパターニングする。この際、レジスト25にトレンチで構成される検査用パターン27を同時に形成する。なお、本実施形態では、検査用トレンチ26で囲まれる領域内に検査用パターン27を形成する。
Then, as shown in FIG. 5D, the resist 25 is patterned by exposing and developing the resist 25 using the
次に、図示しない読取装置にて検査用パターン27および検査用トレンチ26をそれぞれ読み込み、検査用パターン27と検査用トレンチ26との間隔を測定することでアライメント精度を検査する。具体的には、図7に示されるように、オフ方向に沿って、第1方向用トレンチ21a上に形成された検査用トレンチ26と検査用パターン27を読み込み、間隔x1、x2を測定する。また、オフ方向と直交する方向に沿って、第2方向用トレンチ21b上に形成された検査用トレンチ26と検査用パターン27を読み込み、間隔y1、間隔y2を測定する。そして、各間隔x1、x2、y1、y2が許容誤差であるか否かを判定し、許容誤差であれば、レジスト26をマスクとしてその後の工程を行う。一方、許容誤差でない場合には、例えば、レジスト25を除去し、再び新たなレジストを形成する。そして、間隔x1、x2、y1、y2を考慮して新たな検査用パターンを形成し、間隔x1、x2、y1、y2が許容誤差となるようにする。
Next, each of the
以上説明したように、本実施形態では、開口部が長方形状であって長手方向がオフ方向と平行となる第1方向用トレンチ21aをオフ方向と直交する方向に複数形成している。このため、エピタキシャル層13を成長させた際、各第1方向用トレンチ21aにおけるオフ方向の下流側では、ファセット面が形成されることが抑制される。つまり、エピタキシャル層13上にパターン形成用膜23およびレジスト25を形成した際、第1方向用トレンチ21a上に形成される検査用トレンチ24、26にファセット面が形成されることが抑制される。したがって、第1方向用トレンチ21a上に形成された検査用トレンチ26を高精度に読み取ることができ、特にオフ方向の位置ずれに関するアライメント検査を高精度に行うことができる。
As described above, in the present embodiment, a plurality of
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.
例えば、上記各実施形態では、4H型のSiC半導体基板10を例に挙げて説明したが、例えば、6H、3C型、15R等の他の多形のSiC半導体基板であっでも良い。また、(0001)面に対するオフ角として4°を例に挙げたが、他の角度であっても構わない。
For example, in each of the above embodiments, the 4H type
また、上記第2実施形態において、検査用トレンチ21は、第1方向用トレンチ21aのみを有していてもよい。この場合、第1方向用トレンチ21aは、オフ方向と直交する方向に1列のみ形成されていてもよい。
In the second embodiment, the
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー(−)を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。 In addition, when indicating the orientation of a crystal, a bar (-) should be attached on a desired number, but there is a limitation on expression based on an electronic application. A bar shall be placed in front of the number.
10 SiC半導体基板
12、21 第1トレンチ
13 エピタキシャル層
14、22 第2トレンチ
10
Claims (4)
(0001)面にオフ角が設けられている主表面を有すると共に、オフ方向が〈11−20〉である炭化珪素単結晶で構成された前記炭化珪素半導体基板を用意することと、
前記主表面に第1トレンチ(12、21a)を形成することと、
前記主表面の上に、当該主表面に形成された前記第1トレンチの形状を引き継ぐ第2トレンチ(14、22)を有する炭化珪素で構成された前記エピタキシャル層を成長させることと、
前記第2トレンチを読み取って所定の処理を行うことと、を行い、
前記第1トレンチを形成することでは、開口部が長方形状であって長手方向が前記オフ方向と平行とされた前記第1トレンチを前記オフ方向と直交する方向に沿って複数形成する炭化珪素半導体装置の製造方法。 A method for manufacturing a silicon carbide semiconductor device, comprising forming an epitaxial layer (13) on a main surface of a silicon carbide semiconductor substrate (10),
Providing the silicon carbide semiconductor substrate comprising a silicon carbide single crystal having a main surface provided with an off angle on the (0001) plane and having an off direction of <11-20>;
Forming a first trench (12, 21a) in the main surface;
Growing on the main surface the epitaxial layer composed of silicon carbide having a second trench (14, 22) that takes over the shape of the first trench formed on the main surface;
Reading the second trench and performing a predetermined process;
In forming the first trench, a plurality of the first trenches having an opening having a rectangular shape and a longitudinal direction parallel to the off direction are formed along a direction orthogonal to the off direction. Device manufacturing method.
前記エピタキシャル層を成長させることでは、前記第2トレンチとして、前記第1主トレンチの形状を引き継ぐ第2主トレンチ(14)、および前記第1副トレンチの形状を引き継ぐ第2副トレンチ(22)を含む前記エピタキシャル層を成長させ、
前記エピタキシャル層上に、前記第2主トレンチの形状を引き継ぐ第3主トレンチ(15)、および前記第2副トレンチの形状を引き継ぐ第3副トレンチ(24)が形成されたパターン形成用膜(23)を形成することと、
前記パターン形成用膜上に、前記第3主トレンチの形状を引き継ぐ第4主トレンチ(16)、および前記第3副トレンチの形状を引き継ぐ第4副トレンチ(26)が形成されたレジスト(25)を形成することと、
前記レジストに対し、前記第4主トレンチをアライメントマークとして読み取り、前記アライメントマークに基づいて前記レジストに検査用パターン(27)を含む所定のパターンを形成することと、
前記第4副トレンチと前記検査用パターンとの間隔に基づいてアライメント精度を検査することと、を行う請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置の製造方法。 In the formation of the first trench, the first main trench (12) for alignment marks and the first sub-trench (21a) for alignment inspection are respectively arranged along the direction orthogonal to the off direction as the first trench. Forming multiple,
In the growth of the epitaxial layer, the second main trench (14) taking over the shape of the first main trench and the second sub-trench (22) taking over the shape of the first sub-trench are used as the second trench. Growing said epitaxial layer comprising:
A pattern forming film (23) in which a third main trench (15) that inherits the shape of the second main trench and a third sub trench (24) that inherits the shape of the second sub trench are formed on the epitaxial layer. )
A resist (25) in which a fourth main trench (16) that inherits the shape of the third main trench and a fourth subtrench (26) that inherits the shape of the third subtrench are formed on the pattern formation film. Forming
Reading the fourth main trench as an alignment mark for the resist, and forming a predetermined pattern including an inspection pattern (27) on the resist based on the alignment mark;
The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein the alignment accuracy is inspected based on an interval between the fourth sub-trench and the inspection pattern.
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