JP2019050401A - 回路のための過渡事象保護をもたらす方法および装置 - Google Patents

回路のための過渡事象保護をもたらす方法および装置 Download PDF

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Abstract

【課題】回路のための過渡事象保護をもたらす方法および装置を提供する。【解決手段】クランプ回路２００は、上側部分２１８を含む。第１の電源回路は、第１の基準電圧Ｖｄｄを供給する。上側部分は、信号ノードにおいて第２の基準電圧Ｖｓｓより低い電圧を結果として生じる過渡現象に応答して、信号ノード２０４から第１の電源回路にエネルギーを導く。クランプ回路はまた、下側部分２０２を含む。下側部分は、トランジスタ２１０を含む。トランジスタのコレクタ端子は、第２の基準電圧より低い電圧をもつことが防止される。第２の電源回路は、第２の基準電圧を供給し、第２の基準電圧は第１の基準電圧より低い。下側部分は、信号ノードにおいて第１の基準電圧より高い電圧を結果として生じる過渡現象に応答して、信号ノードから第２の電源回路にエネルギーを導く。【選択図】図２Ａ

Description

航空宇宙環境は、電子構成部品に厳しい条件を課する。例えば集積回路と下にある基板との間の電気的および機械的相互接続は、湿気、温度サイクル、および／または振動に曝された後に故障する場合がある。金属の腐食、はんだのクリープ、材料の疲労、および金属間生成物も、電子システムにおける相互接続故障のよく知られた原因である。さらに一部のシステムでは、相互接続故障は結果として信号クロストークなどの回路内の望ましくない現象を生じ得る。
このような１つのシステムではいくつかの相互接続故障により、静電放電保護回路を通って信号ライン上に流れる循環電流を通して信号クロストークが生じ得る。したがって相互接続故障の場合に、循環電流の流れを低減または除去する静電放電保護回路が依然として必要である。
開示される例示の装置は、第１の電源回路と信号ノードの間に結合される第１の接合分離型クランプ回路であって、第１の電源回路は第１の基準電圧を供給し、第１のクランプ回路は、信号ノードにおいて第２の基準電圧より低い電圧を結果として生じる過渡事象に応答して、信号ノードから第１の電源回路にエネルギーを導く、第１の接合分離型クランプ回路と、第２の電源回路と信号ノードの間に結合される第２の接合分離型クランプ回路であって、第２の接合分離型クランプ回路は、少なくとも接合分離型トランジスタを備え、接合分離型トランジスタのコレクタ端子は第２の基準電圧より低い電圧をもつことが防止され、第２の電源回路は第２の基準電圧を供給し、第２の基準電圧は第１の基準電圧より低い電圧であり、第２のクランプ回路は、信号ノードにおいて第１の基準電圧より高い電圧を結果として生じる過渡事象に応答して、信号ノードから第２の電源回路にエネルギーを導く、第２の接合分離型クランプ回路とを含む。
開示される例示の方法は、プロセッサを用いて回路設計データファイルにおいて、信号ノードと第１の電源ノードの間に電気的に結合された第１の回路を識別することであって、第１の電源ノードは第１の基準電圧に関連する、第１の回路を識別することと、プロセッサを用いて回路設計データファイルにおいて、信号ノードと第２の電源ノードの間に電気的に結合された第２の回路を識別することであって、第１の基準電圧は、第２の電源ノードに関連する第２の基準電圧よりも高い、第２の回路を識別することと、プロセッサを用いて、第２の回路内のいずれかのコレクタ端子に、第２の基準電圧より低い電圧が印加され得るかどうかを判定することと、第２の回路内のコレクタ端子のいずれかが第２の基準電圧より低い電圧をもち得るときは、イベントをログに記録することとを含む。
さらに本開示は以下の項による実施形態を含む。
項１ 第１の電源回路と信号ノードの間に結合される第１の接合分離型クランプ回路であって、前記第１の電源回路は第１の基準電圧を供給し、前記第１のクランプ回路は、前記信号ノードにおいて第２の基準電圧より低い電圧を結果として生じる過渡事象に応答して、前記信号ノードから前記第１の電源回路にエネルギーを導く、第１の接合分離型クランプ回路と、第２の電源回路と前記信号ノードの間に結合される第２の接合分離型クランプ回路であって、前記第２の接合分離型クランプ回路は、少なくとも接合分離型トランジスタを備え、前記接合分離型トランジスタのコレクタ端子は前記第２の基準電圧より低い電圧をもつことが防止され、前記第２の電源回路は前記第２の基準電圧を供給し、前記第２の基準電圧は前記第１の基準電圧より低い電圧であり、前記第２のクランプ回路は、前記信号ノードにおいて前記第１の基準電圧より高い電圧を結果として生じる過渡事象に応答して、前記信号ノードから前記第２の電源回路にエネルギーを導く、第２の接合分離型クランプ回路とを備える装置。
項２ 前記第２のクランプ回路は複数のトランジスタを備え、前記第２のクランプ回路は、前記トランジスタのそれぞれのコレクタ端子が、前記第２の基準電圧より低いそれぞれの電圧をもつことを防止することになっている、項１に記載の装置。
項３ 前記第２の電源回路が電源から切断されたときに、前記第２のクランプ回路の前記トランジスタの前記コレクタ端子が、前記第２の基準電圧より低い電圧をもつことが防止される、項２に記載の装置。
項４ 前記第２の接合分離型クランプ回路は、前記第２の電源回路が電源から切断されたときに、前記信号ノードにおける信号クロストークを低減することになっている、項１に記載の装置。
項５ 前記第２のクランプ回路が、前記信号ノードと前記第２の電源回路の間で逆バイアスを有することになる第１のトランジスタと、前記信号ノードと前記第２の電源回路の間で順バイアスを有することになる第２のトランジスタであって、前記信号ノードにおける過渡電圧が前記第１のトランジスタの逆バイアス電圧と前記第２のトランジスタの順バイアス電圧の和より大きくなったときに、前記第２のクランプ回路は、前記信号ノードから前記第２の電源回路にエネルギーを導く、第２のトランジスタと、前記第１または第２のトランジスタのうちの少なくとも１つのコレクタ端子を、前記信号ノードの前記過渡電圧から分離するダイオードとを備える、項１に記載の装置。
項６ 前記第１および第２のトランジスタのそれぞれのベース端子は電気的に接続され、前記第２のクランプ回路は、前記第１および第２のトランジスタの前記ベース端子と前記第２の電源回路の間に少なくとも閾値抵抗を有する抵抗性経路をもたらす抵抗器をさらに備える、項５に記載の装置。
項７ 前記第２のクランプ回路が、前記信号ノードから前記第２の電源回路への第１のｐｎ接合に対して逆バイアス電圧を有し、コレクタ端子を有する第１のトランジスタと、前記信号ノードから前記第２の電源回路への第１のｐｎ接合に対して順バイアス電圧を有し、コレクタ端子を有する第２のトランジスタであって、前記第１および第２のトランジスタの前記コレクタ端子は電気的に接続され、前記第２のクランプ回路は前記コレクタ端子が前記第２の基準電圧より低い電圧をもつことを防止し、前記第２のクランプ回路は、前記信号ノードにおける過渡電圧が前記逆バイアス電圧と前記順バイアス電圧の和より大きくなったときに、前記信号ノードから前記第２の電源回路にエネルギーを導く、第２のトランジスタとを備える、項１に記載の装置。
項８ 前記第１および第２のクランプ回路が集積回路を備え、前記集積回路は前記第２の電源回路に電気的に接続される、項１に記載の装置。
項９ 前記第２のクランプ回路が、第１のｐウェル内の第１のｎ＋ドープされた端子および第１のｐ＋ドープされた端子、ならびに第１のｎウェル内の第２のｎ＋ドープされた端子を備える第１の集積回路部分と、第２のｐウェル内の第３のｎ＋ドープされた端子およびｐ＋ドープされた端子、ならびに第２のｎウェル内の第４のｎ＋ドープされた端子を備える第２の集積回路部分とを備える、項１に記載の装置。
項１０ 前記第１の集積回路部分が第１の深いｎウェルを備え、前記第２の集積回路部分が第２の深いｎウェルを備え、前記第１および第２の深いｎウェルは接合分離をもたらす、項９に記載の装置。
項１１ 前記第２のクランプ回路が、第１のｐドープされた部分内の第１のｎ＋ドープされた端子、および前記第１のｐドープされた部分に隣接する第２のｎ＋ドープされた端子を備える第１の集積回路部分と、第２のｐドープされた部分内の第３のｎ＋ドープされた端子、および第４のｎ＋ドープされた端子を備える第２の集積回路部分とを備える、項１に記載の装置。
項１２ 前記第２の集積回路部分がｎエピタキシ層をさらに備え、前記ｎエピタキシ層の一部分は前記第４のｎ＋ドープされた端子を前記第２のｐドープされた部分から隔てる、項１１に記載の装置。
項１３ プロセッサを用いて回路設計データファイルにおいて、信号ノードと第１の電源ノードの間に電気的に結合された第１の回路を識別することであって、前記第１の電源ノードは第１の基準電圧に関連する、第１の回路を識別することと、前記プロセッサを用いて前記回路設計データファイルにおいて、前記信号ノードと第２の電源ノードの間に電気的に結合された第２の回路を識別することであって、前記第１の基準電圧は、前記第２の電源ノードに関連する第２の基準電圧よりも高い、第２の回路を識別することと、前記プロセッサを用いて、前記第２の回路内のいずれかのコレクタ端子に、前記第２の基準電圧より低い電圧が印加され得るかどうかを判定することと、前記第２の回路内の前記コレクタ端子のいずれかが前記第２の基準電圧より低い電圧をもち得るときは、イベントをログに記録することとを含む方法。
項１４ 前記第２の電源ノードが電源に結合されなかったときに、前記信号ノードが信号クロストークを受けるかどうかを判定すること、および前記第２の電源ノードが前記電源に結合されなかったときに、前記信号ノードが信号クロストークを受けるとの判定に応答して、第２のイベントをログに記録することをさらに含む、項１３に記載の方法。
項１５ 前記コレクタ端子が、それぞれの接合分離型トランジスタのコレクタ端子を備える、項１３に記載の方法。
項１６ 前記プロセッサを用いて、前記第２の回路内の前記コレクタ端子のいずれかが、前記信号ノードに印加された過渡電圧に応答して、前記第２の基準電圧より低い電圧が印加され得るかどうかを判定することをさらに含む、項１３に記載の方法。
項１７ 前記プロセッサを用いて前記第２の回路が、前記信号ノードと前記第２の電源ノードの間に結合された、少なくとも順バイアスされたベース／エミッタ接合および逆バイアスされたベース／エミッタ接合を含むかどうかを判定すること、ならびに前記第２の回路が、前記信号ノードと前記第２の電源ノードの間に結合された、少なくとも順バイアスされたベース／エミッタ接合および逆バイアスされたベース／エミッタ接合を含まないときは、イベントをログに記録することをさらに含む、項１３に記載の方法。
項１８ 前記コレクタ端子のいずれかに前記第２の基準電圧より低い電圧が印加されるかどうかを判定することが、前記信号ノードにおける過渡事象によって結果として生じる電圧をシミュレートすることを含む、項１３に記載の方法。
項１９ 機械可読命令を備えるコンピュータ可読記憶媒体であって、前記命令は、実行されたときに、回路設計データファイルにおいて、信号ノードと第１の電源ノードの間に電気的に結合された第１の回路を識別することであって、前記第１の電源ノードは第１の基準電圧に関連する、第１の回路を識別することと、前記回路設計データファイルにおいて、前記信号ノードと第２の電源ノードの間に電気的に結合された第２の回路を識別することであって、前記第１の基準電圧は、前記第２の電源ノードに関連する第２の基準電圧よりも高い、第２の回路を識別することと、前記第２の回路内のいずれかのコレクタ端子に、前記第２の基準電圧より低い電圧が印加され得るかどうかを判定することと、前記第２の回路内の前記コレクタ端子のいずれかが前記第２の基準電圧より低い電圧をもち得るときは、イベントをログに記録することとをプロセッサに行わせる、コンピュータ可読記憶媒体。
項２０ 前記命令は、前記第２の電源ノードが電源に結合されなかったときに、前記信号ノードが信号クロストークを受けるかどうかを判定し、前記第２の電源ノードが前記電源に結合されなかったときに、前記信号ノードが信号クロストークを受けるとの判定に応答して、第２のイベントをログに記録することをさらに前記プロセッサに行わせる、項１９に記載の記憶媒体。
項２１ 前記コレクタ端子が、それぞれの接合分離型トランジスタのコレクタ端子を備える、項１９に記載の記憶媒体。
項２２ 前記命令は、前記第２の回路内の前記コレクタ端子のいずれかが、前記信号ノードに印加された過渡電圧に応答して、前記第２の基準電圧より低い電圧が印加され得るかどうかを判定することをさらに前記プロセッサに行わせる、項１９に記載の記憶媒体。
項２３ 前記命令は、前記プロセッサを用いて前記第２の回路が、前記信号ノードと前記第２の電源ノードの間に結合された、少なくとも順バイアスされたベース／エミッタ接合および逆バイアスされたベース／エミッタ接合を含むかどうかを判定すること、および前記第２の回路が、前記信号ノードと前記第２の電源ノードの間に結合された、少なくとも順バイアスされたベース／エミッタ接合および逆バイアスされたベース／エミッタ接合を含まないときは、イベントをログに記録することをさらに前記プロセッサに行わせる、項１９に記載の記憶媒体。
項２４ 前記命令は、前記信号ノードにおいて過渡事象によって結果として生じる電圧をシミュレートすることによって、前記コレクタ端子のいずれかに前記第２の基準電圧より低い電圧が印加されるかどうかを判定することを前記プロセッサに行わせる、項１９に記載の記憶媒体。
述べられた特徴、機能、および利点は、様々な実施形態において独立に達成することができ、または他の実施形態に組み合わせることもでき、他の詳細は以下の説明および図面を参照して理解することができる。
例示の集積回路のブロック図である。 静電放電保護をもたらすために用いることができる例示のクランプ回路の回路図である。 図２Ａの例示のクランプ回路の一部分のための例示の集積回路レイアウトを示す図である。 静電放電保護をもたらすために用いることができる例示のクランプ回路の回路図である。 図３Ａの例示のクランプ回路の一部分のための例示の集積回路レイアウトを示す図である。 静電放電保護をもたらすために用いることができる例示のクランプ回路の回路図である。 図４Ａの例示のクランプ回路の一部分のための例示の集積回路レイアウトを示す図である。 回路設計ルール検査を実行するための例示の方法を表すフローチャートである。 回路設計ルール検査を実行するための他の例示の方法を表すフローチャートである。 プラットフォーム生産およびサービス方法のフローチャートである。 プラットフォームのブロック図である。 本明細書で述べられる方法および装置を実現するために用いることができる例示のプロセッサプラットフォームのブロック図である。
電子システムおよび最新の航空電子工学サブシステムは、異なる半導体処理技術のいくつかの集積回路（ＩＣ）を使用することができる。例示の半導体処理技術はバイポーラ、相補型金属酸化膜半導体（ＣＭＯＳ）、ＢｉＣＭＯＳ、ガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、およびシリコンゲルマニウム（ＳｉＧｅ）を含む。これらの技術を用いたＩＣの動作は、１つまたは複数の電源回路、および／または１つまたは複数のバイアス電圧を必要とし得る。例えばフェーズドアレイ通信アンテナシステムは、ＣＭＯＳ ＩＣおよび／またはＧａＡｓ ＩＣを用いた数百の個別の無線周波数電子モジュールを含み得る。このようなシステムの正しい動作のためには、複数の直流（ＤＣ）電源（例えば複数の電圧でのエネルギー源）が必要になり得る。
本明細書において開示される例示の方法および装置は、ＩＣにおける静電放電などの過渡電気事象からの保護をもたらす。知られているＩＣでは、異なる信号ラインの間で電流が流れることが可能になる（例えば電源などへの相互接続などの、相互接続が故障した場合）静電放電（ＥＳＤ）保護回路によって、異なる通信ライン（例えばクロックライン、シリアルデータラインなど）の間の信号クロストークが引き起こされる場合がある。本明細書において開示される例示の方法および装置は、過渡事象からの保護をもたらしながら、ＩＣ内の循環電流が信号クロストークを引き起こすことを低減または防止する（例えば電源への相互接続の故障などの、相互接続故障の場合）。本明細書において開示される例示の方法および装置は、高い信頼性を必要とする用途（例えば航空宇宙用途）に用いることができるので有利である。このような高信頼性用途の例は、相互接続故障によるシステム動作または機能への干渉が軽減されるべき（例えば通信ラインの間のクロストークを結果として生じることを防止する）用途を含む。
追加として本明細書において開示される例示の方法および装置は、回路レイアウトを表すデータファイルに対する回路設計ルール検査をもたらす。例示の方法および装置は、ＩＣレイアウトに過渡現象保護が設けられていること、および／またはＩＣは信号クロストークを受けないことを検証するための回路設計ルール検査を含む。
図１は例示のＩＣ１００のブロック図である。図１の例示のＩＣ１００は、遠隔の装置と無線で通信するためにアンテナアレイ１０２に電力および／または信号を供給する。しかし図１の例示のＩＣ１００は図示の目的のために示され、任意の他の（１つまたは複数の）タスクを行うように変更するまたはＩＣで置き換えることができる。
ＩＣ１００は、上側電源回路１０４および下側電源回路１０６を含み、またはそれらに電気的に結合される。上側および下側電源回路１０４、１０６は、１つまたは複数の電源１０８から生じる上側基準電圧（例えばＶｄｄ）および下側基準電圧（例えばＶｓｓ）を供給する。例えば電源回路１０４、１０６は、電源１０８からの電力（例えば１２ボルト直流（ＶＤＣ）、２４ＶＤＣなど）を、ＩＣ１００内の回路により適した電圧（例えば±１．８ＶＤＣ、±２．２ＶＤＣなど）へのスケーリング、平滑化、シフト、および／またはその他の変換を行うことができる。例えばＧａＡｓ ＩＣは、共通接地基準に対する正電源と負電源（例えば±５ＶＤＣ）の両方を必要とし得る。これと対照的にＣＭＯＳ ＩＣは、ＣＭＯＳ接地基準にする単一の正電源のみを必要とし得る。
図１のＩＣ１００は、クロック１１０およびデータ１１２のためのシリアル通信ラインを含む。通信ライン１１０、１１２は、コントローラ１１８およびアンテナアレイ１０２に通信可能に結合される。通信ライン１１０、１１２は、信号を送信および／または受信するために、アンテナアレイ１０２において選択的に相互接続されかつ／または切断される。アンテナアレイ１０２は通信ライン１１０、１１２がその一例である、信号ラインの行および列を含む相互接続マトリックスを含む。
図１の例示のＩＣ１００は、回路基板または構成部品基板上に搭載される。ＩＣ１００は、ボンディングワイヤ、はんだピン、および／またはコンタクトパッド上のはんだバンプを通じて回路基板に接続される。電源１０８と下側電源回路１０６の間の相互接続が開回路（例えば機械的、熱的、化学的、または電気的に誘起される故障）によって絶たれた場合は、通信ライン１１０、１１２上のそれぞれの信号は、他方のライン１１０、１１２の信号に重畳され得る。信号クロストークは、通信ライン１１０、１１２の間でＩＣ１００を通る循環電流の結果として生じ得る。ＩＣの内部回路を通って流れるこのような電流は図１には示されない。この現象は一般に信号クロストークと呼ばれる。通信ライン１１０、１１２と電源回路１０４、１０６の間でのダイオード、および／またはゲート接地されたＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスタの使用などの知られているＥＳＤ保護方法は、（例えば相互接続故障の場合に）信号クロストークに対して保護することができない。
例示のＩＣ１００は、例示の通信ライン１１０、１１２上に生じる高電圧静電放電からＩＣ１００を保護するための、ＥＳＤ保護回路１１４、１１６を含む。ＥＳＤ保護の知られている方法とは異なり、図１のＥＳＤ保護回路１１４、１１６はＥＳＤ保護をもたらし、かつまたＩＣ１００内の循環電流から結果として生じるクロストークを防止する。例えばＥＳＤ保護回路１１４、１１６は、ＥＳＤ保護回路１１４、１１６内の１つまたは複数の選択されたノードが、電源回路１０４、１０６に基づいて規定される電圧範囲を超えることを防止するように設計することができる。
図２Ａ〜図４Ｂは、図１のＥＳＤ保護回路１１４、１１６を実現するために用いることができる例示の回路および対応するＩＣレイアウトを示す。しかしこれらの回路は図示のためにのみ示され、ＥＳＤ保護回路１１４、１１６の他の多くの実装形態が可能である。
図２Ａは、ＥＳＤ保護をもたらすために用いることができる例示のクランプ回路２００の回路図である。図２Ａの例示のクランプ回路２００は、通信ライン（例えば通信ライン１１０、１１２）および／または他の回路を、ＥＳＤなどの過渡事象の結果から生じる損傷から保護するように、図１のＥＳＤ保護回路１１４、１１６のいずれかを実現することができる。例示のクランプ回路２００は、（例えば通信ライン１１０、１１２上に過渡事象が存在しない）正常動作の下では回路機能に影響しない。
クランプ回路２００の下側部分２０２は、（クランプ回路２００がなかった場合に）通信ライン２０４（例えばクロックまたはデータ）の電圧を上側基準電圧Ｖｄｄより高くさせ得る静電電圧に対するＥＳＤ保護をもたらす。例示の下側部分２０２は、ダイオード２０６、第１および第２のトランジスタ２０８、２１０、および抵抗器２１２を含む。下側部分２０２は、通信ライン２０４上の信号クロストークを防止するように構成される（例えば基準電圧Ｖｓｓと電源の間の相互接続故障の場合）。この目的のために、トランジスタ２０８、２１０のコレクタ端子は、Ｖｓｓ電位より低い電圧をもつことができない。
トランジスタ２０８のコレクタおよびベース端子は、トランジスタ２０８が、通常のダイオードより低い抵抗および短い蓄積時間を有するダイオードとして機能するように接続される。クランプ回路２００の下側部分２０２は、Ｖｓｓに対して、トランジスタ２０８のベース／エミッタ接合降伏電圧とトランジスタ２１０の順方向接合閾値電圧の和を超えただけ正となる電圧過渡現象をクランプする。トランジスタ２０８のベース／エミッタ接合降伏電圧、およびトランジスタ２１０の順方向接合閾値電圧は、それらの和がＶｄｄとＶｓｓの間の電圧差より高いが、選択されたＩＣプロセスの最大降伏電圧より低くなるように選択することができる。例示のダイオード２０６は、トランジスタ２１０のコレクタ端子を通信ライン２０４上の負の過渡現象から分離する。抵抗器２１２は、トランジスタ２１０のベース／エミッタ接合に対する高抵抗経路をもたらすブリーダ抵抗である。例示の抵抗器２１２は、高温環境での下側部分２０２の特性を改善するために含めることができる。
基準電圧Ｖｓｓを供給する下側電源回路が故障した場合（例えば電源から切断された、開回路されたなど）は、例示の下側部分２０２は、クロストーク信号２１４が通信ライン２０４に影響を及ぼすことを軽減または防止する。図２Ａの例では抵抗器２１２、およびトランジスタ２０８の順方向接合閾値電圧は、小さなクロストーク信号２１４が通信ライン２０４に影響を及ぼすことを防止する。他の例では（例えば正常および／または低温環境において）、例示の抵抗器２１２は下側部分２０２から省くことができ、トランジスタ２１０のベース／エミッタ接合降伏電圧が、クロストーク信号が通信ライン２０４に影響を及ぼすことを防止する。
図２Ａのクランプ回路２００の上側部分２１８は、（クランプ回路２００がなかった場合に）通信ライン２０４（例えばクロックまたはデータなどの信号ノード）の電圧を電圧Ｖｓｓより低くさせ得る静電電圧に対するＥＳＤ保護をもたらす。例示の上側部分２１８は、第１および第２のトランジスタ２２０、２２２と、抵抗器２２４とを含む。
通信ライン２０４をクランプするためには、上側部分２１８は、Ｖｄｄに対して、トランジスタ２２２のベース／エミッタ接合降伏電圧とトランジスタ２２０の順方向接合閾値電圧の和を超えただけ負となる電圧過渡現象をクランプする。トランジスタ２２０、２２２は、トランジスタ２２２のベース／エミッタ接合降伏電圧と、トランジスタ２２０の順方向接合閾値電圧の和がＶｄｄより高いが、選択されたＩＣプロセスの降伏電圧より低くなるように構成される。抵抗器２２４は、トランジスタ２２０のベース／エミッタ接合に対する高抵抗経路をもたらすブリーダ抵抗である。
例示のクランプ回路２００はさらに電流制限抵抗２２６を含む。抵抗器２２６は、ＥＳＤ事象により通信ライン２０４からクランプ回路２００を通る電流の流れを制限する。
通信ライン２０４上の電圧をＶｄｄより高く増加させ得る過渡事象が起きた場合は、通信ライン２０４と基準電圧Ｖｓｓの間の電圧差は、トランジスタ２０８のベース／エミッタ接合の降伏を引き起こす。過渡事象によって引き起こされた電圧はさらに、抵抗器２１２を通って流れる電流を引き起こしかつ／またはトランジスタ２１０のベース／エミッタ接合を順バイアスして、通信ライン２０４から、基準電圧Ｖｓｓを供給する電源回路への電流経路を形成し、それによって通信ライン２０４上の電圧をクランプする。反対に、過渡事象が通信ライン２０４上の電圧をＶｓｓより低く減少させ得る場合は、通信ライン２０４と基準電圧Ｖｄｄの間の電圧差は、トランジスタ２２２のベース／エミッタ接合の降伏を引き起こす。過渡事象によって引き起こされた電圧はさらに、抵抗器２２４を通って流れる電流を引き起こしかつ／またはトランジスタ２２０のベース／エミッタ接合を順バイアスして、基準電圧Ｖｄｄを供給する電源回路から通信ライン２０４への電流経路を形成し、それによって通信ライン２０４上の電圧をクランプする。
図２Ｂは、図２Ａの例示のクランプ回路２００の上側部分２１８のための例示のＩＣレイアウト２０１である。クランプ回路２００の上側部分２１８は、図２ＢのＩＣレイアウト２０１を用いてＩＣ内に構成することができる。ＩＣレイアウト２０１は、接合分離型ＩＣプロセスを用いた構造を表す。接合分離型ＩＣプロセスは、逆バイアスされたｐｎ半導体接合を用いてＩＣ内の構成要素を電気的に分離するＩＣ製作プロセスである。図２Ｂでは、図２Ａの対応する要素を示すために同様な参照番号が用いられる。
図２Ｂに示されるトランジスタ２２０は、第１のｎ＋ドープされた端子２２８（例えばコレクタ端子）と、ｐドープされた部分２３２（例えばベース端子）内の第２のｎ＋ドープされた端子２３０（例えばエミッタ端子）とを含む。トランジスタ２２０はさらに、ｎエピタキシ層２３４と、ｎ＋ドープされたバリア層２３６とを含む。「ｎ＋」および「ｐ＋」ドーピングという用語は、それぞれ「ｎ」および「ｐ」ドーピングと比較して高いドーピング濃度またはドーピング量を指す。反対に「ｎ−」および「ｐ−」ドーピングという用語は、それぞれ「ｎ」および「ｐ」ドーピングと比較して低いドーピング濃度またはドーピング量を指す。
図２Ｂに示されるトランジスタ２２２は、ｐドープされた部分２４０（例えばベース端子）内の第１のｎ＋ドープされた端子２３８（例えばエミッタ端子）と、ｐドープされた部分２４０に隣接した第２のｎ＋ドープされた端子２４２（例えばコレクタ端子）とを含む。トランジスタ２２２はさらに、ｎエピタキシ層２４４と、ｎ＋ドープされたバリア層２４６とを含む。トランジスタ２２２とは異なりトランジスタ２２０は、コレクタ端子２２８とベース端子２３２の間に、ある大きさのｎエピタキシ層２３４（例えばギャップ）を含むが、一方、ｐドープされた部分２４０と第２のｎ＋ドープされた端子２４２は隣接し、電気的に接続される。
図２Ｂに示される抵抗器２２４は、所望の抵抗値をもたらすためのｎ＋ドープされた部分２４８を含む。ｎ＋ドープされた部分２４８は第１の端子２５０および第２の端子２５２を含み、抵抗は端子２５０、２５２の間に位置する。ｎ＋ドープされた部分２４８はｎエピタキシ層２５４内にある。
図２Ｂのトランジスタ２２０、２２２および抵抗器２２４は、ｐドープされた基板２５６内に含まれる。図２Ａ〜図２Ｂに示されるように、端子２３２、２４２、および２５０は共通ノード２５８に結合される。端子２２８および２３８はＶｄｄに結合され、端子２３０および２５２は通信ライン２０４（例えばクロック、データ）に結合される。ｎエピタキシ層２３４、２４４、２５４は接合分離をもたらす。
図３Ａは、ＥＳＤ保護をもたらすために用いることができる例示のクランプ回路３００の回路図である。図３Ｂは、図３Ａの例示のクランプ回路３００の下側部分３０２のための例示の集積回路レイアウト３０１である。図３Ａの例示のクランプ回路３００は、ＥＳＤの結果から生じる損傷から通信ライン３０４を保護するための、図１のいずれかのＥＳＤ保護回路１１４、１１６を実現することができる。例示のクランプ回路３００は正常動作の下では作用しない。
クランプ回路３００の下側部分３０２は、トランジスタ３０６、３０８を含む。トランジスタ３０６、３０８のベースおよびコレクタ端子は、トランジスタ３０６、３０８が通常のダイオードより低い抵抗および短い蓄積時間を有するダイオードとして機能するように電気的に接続される。クランプ回路３００の下側部分３０２は、（例えばクランプ回路３００がなかった場合に）通信ライン３０４（例えばクロックまたはデータ）の電圧を、トランジスタ３０８のベース／エミッタ接合降伏電圧とトランジスタ３０６の順方向接合閾値電圧の和を超えただけ基準電圧Ｖｄｄより高くさせ得る静電電圧からのＥＳＤ保護をもたらす。
クランプ回路３００の上側部分３１０はトランジスタ３１２、３１４を含む。トランジスタ３１２、３１４のベースおよびコレクタ端子は、通常のダイオードより低い抵抗および短い蓄積時間を有するダイオードとして働くように電気的に接続される。上側部分３１０は、トランジスタ３１２のベース／エミッタ接合降伏電圧とトランジスタ３１４のベース／エミッタ順方向接合閾値電圧の和を超えただけＶｄｄに対して負となる電圧過渡現象をクランプする。トランジスタ３０８のベース／エミッタ接合降伏電圧とトランジスタ３０６のベース／エミッタ順方向接合閾値電圧の和、および／またはトランジスタ３１２のベース／エミッタ接合降伏電圧とトランジスタ３１４のベース／エミッタ順方向接合閾値電圧の和は、ＶｄｄとＶｓｓの差より大きいが、選択されたＩＣプロセス（例えば接合分離型プロセス）の降伏電圧より低くなるように構成される。
例示のクランプ回路３００はさらに電流制限抵抗３１６を含む。抵抗器３１６は、ＥＳＤ事象による通信ライン３０４からクランプ回路３００を通る電流の流れを制限する。
通信ライン３０４上の電圧をＶｄｄを超えて増加させ得る過渡事象が起きたときは、通信ライン３０４と基準電圧Ｖｓｓの間の電圧差は、トランジスタ３０８のベース／エミッタ接合の降伏を引き起こす。過渡事象によって引き起こされた電圧はまた、トランジスタ３０６のベース／エミッタ接合を順バイアスして、通信ライン３０４から、基準電圧Ｖｓｓを供給する電源回路への電流経路を形成し、それによって通信ライン３０４上の電圧をクランプする。反対に過渡事象が、通信ライン３０４上の電圧をＶｓｓより低く減少させ得る場合は、通信ライン３０４と基準電圧Ｖｄｄの間の電圧差は、トランジスタ３１２のベース／エミッタ接合の降伏を引き起こす。過渡事象によって引き起こされた電圧はまた、トランジスタ３１４のベース／エミッタ接合を順バイアスして、基準電圧Ｖｄｄを供給する電源回路から通信ライン３０４への電流経路を形成し、それによって通信ライン３０４上の電圧をクランプする。
クランプ回路３００の下側部分３０２は、図３ＢのＩＣレイアウト３０１を用いてＩＣ内に構成することができる。ＩＣレイアウト３０１は、接合分離型ＩＣプロセスを用いた構造を表す。図３Ｂでは、図３Ａの対応する要素を示すために同様な参照番号が用いられる。
図３Ｂのトランジスタ３０６は、ｐウェル３２２内のｎ＋ドープされた端子３１８（例えばエミッタ端子）とｐ＋ドープされた端子３２０（例えばベース端子）とを含む。エミッタ端子３１８は下側電源回路Ｖｓｓに結合される。トランジスタ３０６はさらに、ｎウェル３２６内にｎ＋ドープされた端子３２４（例えばコレクタ端子）を含む。トランジスタ３０６は深いｎウェル３２８内に形成される。
図３Ｂのトランジスタ３０８はトランジスタ３０６と同様または同一であり、ｐウェル３３４内のｎ＋ドープされた端子３３０（例えばエミッタ端子）とｐ＋ドープされた端子３３２（例えばベース端子）とを含む。エミッタ端子３３０は、通信ライン３０４（例えばクロック、データ）に結合される。トランジスタ３０８はさらに、ｎウェル３３８内のｎ＋ドープされた端子３３６（例えばコレクタ端子）を含む。トランジスタ３０８は深いｎウェル３４０内に形成される。深いｎウェル３２８、３４０は接合分離をもたらす。
トランジスタ３０６、３０８は、ｐドープされた基板３４２内に含まれる。図３Ａ〜図３Ｂに示されるように、ベースおよびコレクタ端子３２０、３２４、３３２、および３３６は共通ノード３４４に結合される。端子３１８はＶｓｓに結合され、端子３３０は通信ライン３０４（例えばクロック、データ）に結合される。
基準電圧Ｖｓｓを供給する下側電源回路が故障した場合（例えば電源から切断された、開回路されたなど）は、トランジスタ３０６のベース／エミッタ接合降伏電圧は、クロストーク信号３４６が、回路３００の下側部分３０２を通じて通信ライン３０４に影響を及ぼすことを防止する。
図４ＡはＥＳＤ保護をもたらすために用いることができる例示のクランプ回路４００の回路図である。図４Ｂは、図４Ａの例示のクランプ回路４００の下側部分４０２のための例示の集積回路レイアウト４０１である。図４Ａの例示のクランプ回路４００は、ＥＳＤの結果から生じる損傷から通信ライン４０４を保護するための、図１のＥＳＤ保護回路１１４、１１６のいずれかを実現することができる。例示のクランプ回路４００は正常動作の下では作用しない。
クランプ回路４００の下側部分４０２は、（クランプ回路４００がなかった場合に）通信ライン４０４（例えばクロックまたはデータ）の電圧を、電圧Ｖｄｄより高くさせ得る静電電圧に対するＥＳＤ保護をもたらす。例示の下側部分４０２は、トランジスタ４０６、４０８およびダイオード４１０を含む。例示の下側部分４０２は、トランジスタ４０６、４０８のコレクタ端子がＶｓｓより低い電圧をもつことができないように構成される。トランジスタ４０６のコレクタおよびベース端子は、トランジスタ４０８のベース端子に接続される。例示のダイオード４１０は、トランジスタ４０８のコレクタ端子を、通信ライン４０４上の負の過渡現象から分離する。
図４Ａのクランプ回路４００の上側部分４１６は、（クランプ回路４００がなかった場合に）通信ライン４０４（例えばクロックまたはデータ）の電圧を電圧Ｖｓｓより低くさせ得る静電電圧に対するＥＳＤ保護をもたらす。例示の上側部分４１６はトランジスタ４１８、４２０を含む。
通信ライン４０４をクランプするために上側部分４１６は、トランジスタ４１８のベース／エミッタ接合降伏電圧とトランジスタ４２０の順方向接合閾値電圧の和を超えただけＶｄｄに対して負となる電圧過渡現象をクランプする。トランジスタ４１８、４２０は、トランジスタ４１８のベース／エミッタ接合降伏電圧とトランジスタ４２０の順方向接合閾値電圧の和がＶｄｄより大きいが、選択されたＩＣプロセスの降伏電圧より低くなるように構成される。
例示のクランプ回路４００はさらに電流制限抵抗４２２を含む。抵抗器４２２は、ＥＳＤ事象による通信ライン４０４からクランプ回路４００を通る電流の流れを制限する。
通信ライン４０４上の電圧をＶｄｄより高く増加させ得る過渡事象の場合は、通信ライン４０４と基準電圧Ｖｓｓの間の電圧差がトランジスタ４０６のベース／エミッタ接合の降伏を引き起こす。過渡事象によって引き起こされた電圧はまた、トランジスタ４０８のベース／エミッタ接合順バイアスして通信ライン４０４から、基準電圧Ｖｓｓを供給する電源回路への電流経路を形成し、それによって通信ライン４０４上の電圧をクランプする。反対に過渡事象が通信ライン４０４上の電圧をＶｓｓより低くさせ得る場合は、通信ライン４０４と基準電圧Ｖｄｄの間の電圧差は、トランジスタ４１８のベース／エミッタ接合の降伏を引き起こす。過渡事象によって引き起こされた電圧はまた、トランジスタ４２０のベース／エミッタ接合を順バイアスして、基準電圧Ｖｄｄを供給する電源回路から通信ライン４０４への電流経路を形成し、それによって通信ライン４０４上の電圧をクランプする。
基準電圧Ｖｓｓを供給する下側電源回路が故障した場合（例えば電源から切断された、開回路されたなど）は、トランジスタ４０８のベース／エミッタ接合降伏電圧は、クロストーク信号４１４が、回路４００の下側部分４０２を通じて通信ライン４０４に影響を及ぼすことを防止する。
図４Ｂに示されるように例示のトランジスタ４０６は、ｐドープされた部分４２６（例えばベース端子）内の第１のｎ＋ドープされた端子４２４（例えばエミッタ端子）と、ｐドープされた部分４２６に隣接する第２のｎ＋ドープされた端子４２８（例えばコレクタ端子）とを含む。トランジスタ４０６はさらに、ｎエピタキシ層４３０およびｎ＋ドープされたバリア層４３２を含む。
図４Ｂに示されるトランジスタ４０８は、ｐドープされた部分４３６（例えばベース端子）内の第１のｎ＋ドープされた端子４３４（例えばエミッタ端子）と、第２のｎ＋ドープされた端子４３８（例えばコレクタ端子）とを含む。トランジスタ４０８はさらに、ｎエピタキシ層４４０およびｎ＋ドープされたバリア層４４２を含む。トランジスタ４０６とは異なりトランジスタ４０８は、コレクタ端子４３８とベース端子４３６の間に、ある大きさのｎエピタキシ層４４０（例えばギャップ）を含むが、一方、ｐドープされた部分４２６および第２のｎ＋ドープされた端子４２８は隣接し、電気的に接続される。
図４Ｂに示されるダイオード４１０は、ｎエピタキシ層４４６内にｐ＋ドープされた部分４４４を含む。ｐ＋ドープされた部分４４４およびｎエピタキシ層４４６はｐｎ接合を形成する。ダイオード４１０はさらに、ｎ＋ドープされたバリア層４４８を含む。
図４Ｂのトランジスタ４０６、４０８、およびダイオード４１０は、ｐドープされた基板４５０内に含まれる。図４Ａ〜図４Ｂに示されるように、端子４２８および４３６は共通ノード４５２に結合され、端子４３８、４４６は共通ノード４５４に結合される。端子４２４、４４４は通信ノード４０４（例えばクロック、データ）に結合され、端子４３４はＶｓｓに結合される。
例示のＩＣレイアウト２０１、３０１、４０１および／またはそれらの相補型の回路のいずれも組み合わせて、高電圧および低電圧過渡事象に対して保護するためのＩＣレイアウトを得ることができる。例えば図２Ｂのレイアウト２０１は、図３Ｂのレイアウト３０１または図４Ｂのレイアウト４０１と組み合わせて、ＩＣ内にクランプ回路を構築することができる。他の例として、図３Ｂの例示のＩＣレイアウト３０１は、端子３３０をＶｄｄに接続し、端子３１８を対応する通信ラインに接続することによって、クランプ回路の上側部分として用いるように変更することができる。次いで結果として得られる上側部分は、ＩＣレイアウト３０１、４０１などの下側部分と組み合わせてＩＣ内にクランプ回路を構築することができる。
図１例示のＩＣ１００、図２Ａ〜図４Ｂの例示のクランプ回路２００、３００、４００、および／または例示のＩＣレイアウト２０１、３０１、４０１は、自動化された回路設計ルール検査を用いて設計ルールへの準拠性に対して評価および／または試験することができる。回路設計ルール検査は、図２Ｂ、３Ｂ、および／または４Ｂの例示のレイアウト２０１、３０１、４０１などの、提案される集積回路レイアウト設計を記述するデータファイルに対して行われる。いくつかの例ではコンピュータまたは他の処理プラットフォームは、集積回路データファイルを取得することができる。このような集積回路ファイルは、Ｃａｄｅｎｃｅ、Ｓｙｎｏｐｓｙｓ、および／またはその他によって提供される回路設計ツールと整合することができ、かつ／またはそれらによって発生することができる。図２Ｂ〜図４Ｂの例示のＩＣレイアウト２０１、３０１、４０１は、例えばレイアウト２０１、３０１、４０１が過渡事象（例えばＥＳＤ）保護をもたらすこと、および／またはレイアウト２０１、３０１、４０１を通じて通信ライン２０４、３０４、４０４が信号クロストークを受けないことを判断するために、回路設計ルール検査を用いて検査することができる。
プロセッサは、データファイル内において、上述の例示のクランプ回路２００〜４００によって示されるＥＳＤ保護をもたらすためのルールなどの、ＥＳＤ保護ルールへの準拠性に対して検査すべきノードを識別する。ＥＳＤ保護設計ルールは回路設計ルール検査言語にて記述される。上述の例示のクランプ回路によってＥＳＤ保護をもたらすための例示の設計ルールは、（例えばどの時点においても、および／または回路が過渡電圧を受けたことに応答して）接合分離型トランジスタのコレクタ端子が下側電圧電源レールの電圧より低い電圧をもつことができないことを規定することができる。追加としてまたは代替として、設計ルールは、回路が通信ライン（例えばクロック信号、シリアルデータ信号など）と基準電圧ノード（例えば電源回路）の間に、少なくとも順バイアスされたベース／エミッタ接合および逆バイアスされたベース／エミッタ接合を有する必要があることを要求することができる。
図２Ａ〜図４Ｂの回路２００、３００、４００に対する回路設計ルール検査を行うための例示の方法を表すフローチャートは、図５および６に示される。これらの例では方法は、図９に関連して以下で述べる例示のプロセッサプラットフォーム９００に示されるプロセッサ９１２などの、プロセッサによって実行されるプログラムを備える機械可読命令によって実現することができる。プログラムは、ＣＤ−ＲＯＭ、フロッピディスク、ハードディスク装置、デジタル多用途ディスク（ＤＶＤ）、ブルーレイディスク、またはプロセッサ９１２に関連するメモリなどの、有形のコンピュータ可読記憶媒体上に記憶されたソフトウェアにおいて具体化することができるが、プログラム全体および／またはその部分は代替として、プロセッサ９１２以外の装置によって実行することもでき、かつ／またはファームウェアまたは専用のハードウェアによって実現することもできる。さらに例示のプログラムは、図５および／または６に示されるフローチャートを参照して述べられたが、回路設計ルール検査を行う他の多くの方法を代替として用いることができる。例えばブロックを実行する順序は変更することができ、かつ／または述べられるブロックのいくつかは変更する、削除する、または組み合わせることができる。
上述のように図５および／または６の例示の方法は、ハードディスク装置、フラッシュメモリ、リードオンリメモリ（ＲＯＭ）、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）、および／または任意の持続時間の間（例えば長時間、恒久的、短時間、一時的バッファリングのため、および／または情報のキャッシュのため）情報が記憶される任意の他の記憶媒体などの、有形のコンピュータ可読記憶媒体上に記憶されたコード化された命令（例えばコンピュータ可読命令）を用いて実現することができる。本明細書で用いられる有形のコンピュータ可読記憶媒体とは、任意のタイプのコンピュータ可読記憶装置を含み、伝播信号を除くように明示的定義される。追加としてまたは代替として図５〜図７の例示の方法は、ハードディスク装置、フラッシュメモリ、リードオンリメモリ、コンパクトディスク、デジタル多用途ディスク、キャッシュ、ランダムアクセスメモリ、および／または任意の持続時間の間（例えば長時間、恒久的、短時間、一時的バッファリングのため、および／または情報のキャッシュのため）情報が記憶される任意の他の記憶媒体などの、非一時的なコンピュータ可読記憶媒体上に記憶されたコード化された命令（例えばコンピュータ可読命令）を用いて実現することができる。本明細書で用いられる非一時的なコンピュータ可読記憶媒体という用語は、任意のタイプのコンピュータ可読記憶媒体を含み、伝播信号を除くように明示的に定義される。本明細書で用いられる「少なくとも」という語は、請求項のプリアンブルにおける移行用語として用いられ、「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語がオープンエンドであるのと同じようにオープンエンドである。
図５は、回路設計ルール検査を実行するための例示の方法５００を表すフローチャートである。図５の例示の方法５００は、データファイルによって表される回路がＥＳＤ保護をもたらすかどうかを判定するために、コンピュータまたは他の処理プラットフォーム（例えば図９の処理プラットフォーム９００）によって実施することができる。
例示の方法５００は、ＩＣを表すデータファイルを取得することで開始する（ブロック５０２）。例えばＩＣレイアウトを含んだデータファイルは、記憶装置からロードすることができ、またはネットワーク接続を通じて受け取ることができる。例示のプロセッサは、集積回路内の信号ノード（例えば図２Ａ〜図４Ｂの通信ライン２０４、３０４、４０４）、および（１つまたは複数の）電源ノード（例えばＶｓｓ、Ｖｄｄ）を識別する（ブロック５０４）。本明細書において開示される例では、集積回路は２つの異なる電源基準電圧ＶｓｓおよびＶｄｄを含む。
例示のプロセッサは、信号ノードと上側電源ノード（例えばＶｄｄ）の間に結合された第１の回路を識別する（ブロック５０６）。例示のプロセッサはまた、信号ノードと下側電源ノード（例えばＶｓｓ）の間に結合された第２の回路を識別する（ブロック５０８）。集積回路は、識別された信号ラインと上側電源ノードの両方に結合された複数の回路または部分回路を有することができ、かつ／または識別された信号ラインと下側電源ノードの両方に結合された複数の回路または部分回路を有することができる。第１および／または第２の回路は、ユーザ（例えば回路設計者）からの入力に基づいて、ならびに／あるいは回路構成要素の識別、および／または第１の回路と上側電源ノードの間に結合された、第１の回路の特性（例えば構成要素、層、接合、および／またはコンタクトのタイプならびに／あるいはパターン）に基づいて、ＩＣ内の複数の回路または部分回路から識別することができる。
プロセッサは、第２の回路内のｐｎ接合、およびｐｎ接合の（１つまたは複数の）負端子を識別する（ブロック５１０）。ブロック５１０におけるｐｎ接合および負端子の識別は、接合プロセスを用いて構築されるべきＩＣに対して行うことができる。他の例ではブロック５１０は、他のＩＣプロセスの方法に対する他のタイプの接合、層、および／またはコンタクトを識別するように変更することができる。
プロセッサは信号ノードにおいて生じる過渡事象をシミュレートする（ブロック５１２）。例えばプロセッサは、信号ノードを通じてＥＳＤなどの過渡事象を受けるＩＣに基づいて、ＩＣの応答を判断する。過渡事象は、正電圧の過渡事象または負電圧の過渡事象の場合がある。例示の方法５００ではプロセッサは、第２の回路の応答を試験するために少なくとも正電圧の過渡事象をシミュレートする。プロセッサは、第２の回路内のいずれかの（１つまたは複数の）負端子（例えばｐｎ接合の負端子、接合プロセストランジスタのコレクタ端子）が、下側電源ノードＶｓｓの電圧より低い電圧を有する（例えばそれを受ける）かどうかを判定する（ブロック５１４）。例えばプロセッサは、いずれかの（１つまたは複数の）負端子が、過渡事象の前に、その間に、および／またはその後に、下側電源ノードＶｓｓより負の電圧を有するかどうかを判定することができる。
第２の回路内の（１つまたは複数の）負端子のいずれも下側電源ノードより低い電圧をもたない場合は（ブロック５１４）、プロセッサは、第２の回路が信号ノードと下側電源ノードの間に、少なくとも順バイアスされたベース／エミッタ接合および逆バイアスされたベース／エミッタ接合を含むかどうかを判定する（ブロック５１６）。図５の例ではプロセッサはさらに、信号ノードと下側電源ノードの間に直列に構成されるなど、順バイアスされたベース／エミッタ接合と逆バイアスされたベース／エミッタ接合が特定の構成をもつことを指定することができる。追加としてまたは代替としてプロセッサは、過渡事象に対する保護をもたらす接合、層、および／または構成要素の他の構成が存在することを判断することができる。
第２の回路内に下側電源ノードＶｓｓの電圧より低い電圧をもち得る少なくとも１つの負端子がある場合（ブロック５１４）、または第２の回路が信号ノードと下側電源ノードＶｓｓの間に少なくとも順バイアスされたベース／エミッタ接合および逆バイアスされたベース／エミッタ接合を含まない場合は（ブロック５１６）、例示のプロセッサは、設計ルール検査イベントをログに記録する（ブロック５１８）。設計ルール検査イベントは、ＩＣが過渡事象に対するＩＣの保護を要求する設計ルールに準拠しない旨の、ＩＣの設計ルール検査を行うユーザまたは設計者へのエラー、警告、または他の通知を含むことができる。
第２の回路内のいずれの（１つまたは複数の）負端子も下側電源ノードより低い電圧をもたない場合（ブロック５１４）、および第２の回路が信号ノードと下側電源ノードＶｓｓの間に少なくとも順バイアスされたベース／エミッタ接合および逆バイアスされたベース／エミッタ接合を含む場合は（ブロック５１６）、例示のプロセッサはＩＣが過渡事象保護設計ルール検査に準拠すると判断することができ、イベントをログに記録しない。設計ルール検査イベントをログに記録した（ブロック５１８）後に、またはイベントをログに記録せずに、例示の方法５００は終了する。いくつかの例ではプロセッサは、追加の設計ルールに対する設計ルール検査を行うように継続する、および／または他のＩＣに対する過渡事象保護設計ルール検査を行うように方法５００を繰り返す。
図６は、回路設計ルール検査を実行するための例示の方法６００を表すフローチャートである。図６の例示の方法６００は、データファイルによって表される回路が、信号クロストークから保護されるかどうかを判定するように、コンピュータまたは他の処理プラットフォーム（例えば図９の処理プラットフォーム９００）によって実施することができる。方法６００は、例えばＩＣが過渡事象から保護され、信号クロストークを受けないことを検証するために、図５の例示の方法５００と共に用いることができる。
例示の方法６００は、ＩＣを表すデータファイルを取得することによって開始する（ブロック６０２）。例えばＩＣレイアウトを含んだデータファイルは、コンピュータ可読記憶装置（例えば図９のメモリ９１３、９１４、９１６、および／または大容量記憶装置９２８）からロードすることができ、またはネットワーク接続（例えば図９のインターフェース９２０）を通じて受け取ることができる。例示のプロセッサは、集積回路内の信号ノード（例えば図２Ａ〜図４Ｂの信号ノード２０４、３０４、４０４）、および（１つまたは複数の）電源ノード（例えばＶｓｓ、Ｖｄｄ）を識別する（ブロック６０４）。本明細書において開示される例では集積回路は、２つの異なる電源基準電圧ＶｓｓおよびＶｄｄを含む。例示のプロセッサは、信号ノードと上側電源ノード（例えばＶｄｄ）の間に結合された第１の回路を識別する（ブロック６０６）。例示のプロセッサはまた、信号ノードと下側電源ノード（例えばＶｓｓ）の間に結合された第２の回路を識別する（ブロック６０８）。図６のブロック６０２〜６０８は、図５の対応するブロック５０２〜５０８と同様または同一とすることができる。
プロセッサは、下側電源ノード（例えばＶｓｓ）の、対応する電力供給源からの切断をシミュレートする（ブロック６１０）。例えばブロック６１０は、下側電源回路が、下側電源回路に電力を供給する電力供給源から電気的に切断された（例えば開回路された）状況をシミュレートすることができる。プロセッサは、識別された信号ノード（例えばクロック信号、データ信号など）のうちの第１の信号ノード上で受け取られる（１つまたは複数の）入力信号をシミュレートする（ブロック６１２）。プロセッサは、信号ノードのうちの第２の信号ノード上にクロストークが存在するかどうかを判定する（例えばＩＣのシミュレーションによって）（ブロック６１４）。例えばプロセッサは、第１の信号ノード上の信号が第２の信号ノード上にクロストークを引き起こす原因となり得る循環電流が通る経路が存在するかどうかを判定することができる。
クロストークが第２の信号ノード上に存在すると判定された場合は（ブロック６１４）、例示のプロセッサは設計ルール検査イベントをログに記録する（ブロック６１６）。設計ルール検査イベントは、（例えば電源の切断の場合に）信号クロストークが防止されるべきであるという設計ルールにＩＣが準拠しない旨の、ＩＣの設計ルール検査を行うユーザまたは設計者へのエラー、警告、または他の通知を含むことができる。設計ルール検査イベントをログに記録した後に（ブロック６１６）、または（１つまたは複数の）第２の信号ノード上にクロストークが存在しない場合は（ブロック６１４）、例示の方法６００は終了する、またはＩＣの他の部分に対する設計ルール検査を行うために繰り返すことができる。
開示の例は、図７に示されるプラットフォーム製造およびサービス方法７００、ならびに図８に示される航空機および／または宇宙船などのプラットフォーム８００との関連において説明することができる。プラットフォーム製造およびサービス方法７００、ならびにプラットフォーム８００は大量のＩＣを含むことができ、これらは意図されたフィールド適用において過渡事象を受ける通信データバスによって接続することができる。試作段階時には例示の方法７００は、例示のＩＣ１００の（１つまたは複数の）配置、および／または（１つまたは複数の）設計、例示のアンテナアレイ１０２、例示の電源１０８、および／または例示のコントローラ１１８などの、プラットフォーム８００（例えば航空機、宇宙船）の仕様および設計を含むことができる（ブロック７０２）。試作段階はさらに、ＩＣの過渡事象保護に対する、および／またはＩＣ内の信号クロストークの低減および／または防止に対する設計ルール検査など、プラットフォーム８００上に含まれるＩＣの設計ルール検査を行うことを含むことができる。試作段階はさらに資材調達を含むことができる（ブロック７０４）。生産時は構成部品およびサブアセンブリ製造（ブロック７０６）、およびプラットフォーム８００（例えば航空機、宇宙船）のシステム統合（ブロック７０８）が行われる。構成部品およびサブアセンブリ製造時（ブロック７０６）、および／またはシステム統合時（ブロック７０８）には、例示のＩＣ１００、例示のアンテナアレイ１０２、例示の電源１０８、および／または例示のコントローラ１１８を、構造位置に取り付ける（例えば固定する）ことができる。その後にプラットフォーム８００（例えば航空機、宇宙船）は、就航される（ブロック７１２）ようにするために、認証および納入を受ける（ブロック７１０）。顧客による就航の間に、プラットフォーム８００（例えば航空機、宇宙船）は、所定の保守およびサービスがスケジュール化され（ブロック７１４）、これはまた変更形態、再構成形態、改装形態などを含むことができる。
例示の方法７００の動作のそれぞれは、システムインテグレータ、サードパーティ、および／または運用者（例えば顧客）によって行う、または実行することができる。この説明のためにシステムインテグレータとは、非限定的に任意の数のプラットフォーム（例えば航空機）製造業者および主要システム下請け業者を含むことができ、サードパーティとは、非限定的に任意の数のベンダ、下請け業者、および供給業者を含むことができ、運用者とは、航空会社、リース会社、軍事組織、サービス組織などとすることができる。
図８に示されるように、例示の方法７００によって生産されるプラットフォーム８００（例えば航空機、宇宙船）は、複数のシステム８０４を有するフレーム８０２、および内装８０６を含むことができる。高レベルシステム８０４の例は、推進システム８０８、電気システム８１０、油圧システム８１２、および環境システム８１４の１つまたは複数を含む。本明細書において開示される例示の方法および装置は、システム８０８〜８１４の構成部品内の個々のＩＣの相互接続故障の結果としての、データバス上の信号クロストークからのデータバスへの悪影響を防止するように、例示のシステム８０８〜８１４内に統合することができる。本明細書において開示される例示の方法および装置はさらに、フィールド適用において、対応するＩＣ相互接続が故障した後に、システム８０８〜８１４の個々の構成部品を分離する。任意の数の他のシステムを含むことができる。
本明細書において具体化される装置および方法は、生産およびサービス方法７００の任意の１つまたは複数の段階時に使用することができる。例えば生産プロセス７０６に対応する構成部品またはサブアセンブリは、プラットフォーム８００（例えば航空機、宇宙船）の就航７１２の間に生産される構成部品またはサブアセンブリと同様なやり方で製作または製造することができる。また１つまたは複数の装置の実施形態、方法の実施形態、またはそれらの組合せは、プラットフォーム８００（例えば航空機、宇宙船）の組立を大幅に早め、コストを低減することによって、例えば生産段階７０６および７０８の間に実施することができる。同様に１つまたは複数の装置の実施形態、方法の実施形態、またはそれらの組合せは、プラットフォーム８００（例えば航空機、宇宙船）が、例えば非限定的に就航７１２から保守およびサービス７１４にある間に利用することができる。
図９は、図５および／または図６の方法を実施するための例示のプロセッサプラットフォーム９００のブロック図である。プロセッサプラットフォーム９００は、例えばサーバ、パーソナルコンピュータ、または任意の他のタイプのコンピューティングデバイス、またはコンピューティングデバイスの組合せとすることができる。
この例のプロセッサプラットフォーム９００はプロセッサ９１２を含む。例えばプロセッサ９１２は、任意の所望のファミリまたは製造業者からの、１つまたは複数のプロセッサまたはコントローラによって実現することができる。
プロセッサ９１２はローカルメモリ９１３（例えばキャッシュ）を含み、バス９１８を通じて揮発性メモリ９１４および不揮発性メモリ９１６を含むメインメモリと通信する。揮発性メモリ９１４は、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ＲＡＭＢＵＳダイナミックランダムアクセスメモリ（ＲＤＲＡＭ）、および／または任意の他のタイプのランダムアクセスメモリによって実現することができる。不揮発性メモリ９１６は、フラッシュメモリおよび／または任意の他の所望のタイプのメモリデバイスによって実現することができる。メインメモリ９１４、９１６へのアクセスはメモリコントローラによって制御される。
プロセッサプラットフォーム９００はまた、インターフェース回路９２０を含む。インターフェース回路９２０は、イーサネットインターフェース、ユニバーサルシリアルバス（ＵＳＢ）、および／またはＰＣＩエクスプレスインターフェースなどの任意のタイプのインターフェース標準によって実現することができる。
１つまたは複数の入力装置９２２は、インターフェース回路９２０に接続される。（１つまたは複数の）入力装置９２２は、ユーザがプロセッサ９１２にデータおよびコマンドを入力することを可能にする。（１つまたは複数の）入力装置は、例えばキーボード、マウス、タッチスクリーン、音声認識システム、および／または任意の他の入力の方法もしくは入力装置によって実現することができる。
１つまたは複数の出力装置９２４もインターフェース回路９２０に接続される。出力装置９２４は、例えばディスプレイ装置（例えば液晶ディスプレイ、陰極線管ディスプレイ（ＣＲＴ））、プリンタ、および／またはスピーカによって実現することができる。したがってインターフェース回路９２０は通常はグラフィックスドライバカードを含む。
インターフェース回路９２０はまた、ネットワーク９２６（例えばイーサネット接続、無線ローカルエリアネットワーク（ＷＬＡＮ）接続、同軸ケーブル、セルラ電話システムなど）を通じた外部コンピュータとのデータの交換を容易にするための、モデムまたはネットワークインターフェースカードなどの通信装置を含む。
プロセッサプラットフォーム９００はまた、回路設計および／またはレイアウトファイルなどの、ソフトウェアおよびデータを記憶するための１つまたは複数の大容量記憶装置９２８を含む。このような大容量記憶装置９２８の例は、フロッピディスク装置、ハードディスク装置、コンパクトディスク装置、およびデジタル多用途ディスク（ＤＶＤ）装置を含む。
図５および／または図６の方法を実現するためのコード化された命令９３２は、大容量記憶装置９２８に、揮発性メモリ９１４に、不揮発性メモリ９１６に、および／またはＣＤまたはＤＶＤなどのリムーバブル記憶媒体上に記憶することができる。
本明細書ではいくつかの例示の装置および方法について述べてきたが、本開示の対象の範囲はそれらに限定されない。これに反して本開示は、添付の特許請求の範囲に明瞭に含まれるすべての装置および方法を包含するものである。
１００ ＩＣ
１０２ アンテナアレイ
１０４ 上側電源回路
１０６ 下側電源回路
１０８ 電源
１１０ 通信ライン
１１２ 通信ライン
１１４ ＥＳＤ保護回路
１１６ ＥＳＤ保護回路
１１８ コントローラ
２００ クランプ回路
２０１ ＩＣレイアウト
２０２ 下側部分
２０４ 通信ライン
２０６ ダイオード
２０８ トランジスタ
２１０ トランジスタ
２１２ 抵抗器
２１４ クロストーク信号
２１８ 上側部分
２２０ トランジスタ
２２２ トランジスタ
２２４ 抵抗器
２２６ 電流制限抵抗
２２８ ｎ＋ドープされた端子、コレクタ端子
２３０ ｎ＋ドープされた端子、エミッタ端子
２３２ ｐドープされた部分、ベース端子
２３４ ｎエピタキシ層
２３６ ｎ＋ドープされたバリア層
２３８ ｎ＋ドープされた端子
２４０ ｐドープされた部分
２４２ ｎ＋ドープされた端子
２４４ ｎエピタキシ層
２４６ ｎ＋ドープされたバリア層
２４８ ｎ＋ドープされた部分
２５０ 第１の端子
２５２ 第２の端子
２５４ ｎエピタキシ層
２５６ ｐドープされた基板
２５８ 共通ノード
３００ クランプ回路
３０１ ＩＣレイアウト
３０２ クランプ回路３００の下側部分
３０４ 通信ライン
３０６ トランジスタ
３０８ トランジスタ
３１０ クランプ回路３００の上側部分
３１２ トランジスタ
３１４ トランジスタ
３１６ 電流制限抵抗
３１８ ｎ＋ドープされた端子、エミッタ端子
３２０ ｐ＋ドープされた端子、ベース端子
３２２ ｐウェル
３２４ ｎ＋ドープされた端子、コレクタ端子
３２６ ｎウェル
３２８ 深いｎウェル
３３０ ｎ＋ドープされた端子、エミッタ端子
３３２ ｐ＋ドープされた端子、ベース端子
３３４ ｐウェル
３３６ ｎ＋ドープされた端子、コレクタ端子
３３８ ｎウェル
３４０ 深いｎウェル
３４２ ｐドープされた基板
３４４ 共通ノード
３４６ クロストーク信号
４００ クランプ回路
４０１ ＩＣレイアウト
４０２ クランプ回路４００の下側部分
４０４ 通信ライン
４０６ トランジスタ
４０８ トランジスタ
４１０ ダイオード
４１４ クロストーク信号
４１６ クランプ回路４００の上側部分
４１８ トランジスタ
４２０ トランジスタ
４２２ 電流制限抵抗
４２４ ｎ＋ドープされた端子、エミッタ端子
４２６ ｐドープされた部分、ベース端子
４２８ ｎ＋ドープされた端子、コレクタ端子
４３０ ｎエピタキシ層
４３２ ｎ＋ドープされたバリア層
４３４ ｎ＋ドープされた端子、エミッタ端子
４３６ ｐドープされた部分、ベース端子
４３８ 第２のｎ＋ドープされた端子、コレクタ端子
４４０ ｎエピタキシ層
４４２ ｎ＋ドープされたバリア層
４４４ ｐ＋ドープされた部分
４４６ ｎエピタキシ層
４４８ ｎ＋ドープされたバリア層
４５０ ｐドープされた基板
４５２ 共通ノード
４５４ 共通ノード
８００ プラットフォーム
８０２ フレーム
８０４ システム
８０６ 内装
８０８ 推進システム
８１０ 電気システム
８１２ 油圧システム
８１４ 環境システム
９００ プロセッサプラットフォーム
９１２ プロセッサ
９１３ ローカルメモリ
９１４ 揮発性メモリ
９１６ 不揮発性メモリ
９１８ バス
９２０ インターフェース回路
９２２ 入力装置
９２４ 出力装置
９２６ ネットワーク
９２８ 大容量記憶装置
９３２ コード化された命令

Claims (18)

  1. 第１の電源回路と信号ノードの間に結合される第１の接合分離型クランプ回路であって、前記第１の電源回路は第１の基準電圧を供給し、前記第１のクランプ回路は、前記信号ノードにおいて第２の基準電圧より低い電圧を結果として生じる過渡事象に応答して、前記信号ノードから前記第１の電源回路にエネルギーを導く、第１の接合分離型クランプ回路と、
    第２の電源回路と前記信号ノードの間に結合される第２の接合分離型クランプ回路であって、前記第２の接合分離型クランプ回路は、少なくとも接合分離型トランジスタを備え、前記接合分離型トランジスタのコレクタ端子は前記第２の基準電圧より低い電圧をもつことが防止され、前記第２の電源回路は前記第２の基準電圧を供給し、前記第２の基準電圧は前記第１の基準電圧より低い電圧であり、前記第２のクランプ回路は、前記信号ノードにおいて前記第１の基準電圧より高い電圧を結果として生じる過渡事象に応答して、前記信号ノードから前記第２の電源回路にエネルギーを導く、第２の接合分離型クランプ回路と
    を備える装置。
  2. 前記第２のクランプ回路は複数のトランジスタを備え、前記第２のクランプ回路は、前記トランジスタのそれぞれのコレクタ端子が、前記第２の基準電圧より低いそれぞれの電圧をもつことを防止することになっている、請求項１に記載の装置。
  3. 前記第２の電源回路が電源から切断されたときに、前記第２のクランプ回路の前記トランジスタの前記コレクタ端子が、前記第２の基準電圧より低い電圧をもつことが防止される、請求項２に記載の装置。
  4. 前記第２の接合分離型クランプ回路は、前記第２の電源回路が電源から切断されたときに、前記信号ノードにおける信号クロストークを低減することになっている、請求項１に記載の装置。
  5. 前記第２のクランプ回路が、
    前記信号ノードと前記第２の電源回路の間で逆バイアスを有することになる第１のトランジスタと、
    前記信号ノードと前記第２の電源回路の間で順バイアスを有することになる第２のトランジスタであって、前記信号ノードにおける過渡電圧が前記第１のトランジスタの逆バイアス電圧と前記第２のトランジスタの順バイアス電圧の和より大きくなったときに、前記第２のクランプ回路は、前記信号ノードから前記第２の電源回路にエネルギーを導く、第２のトランジスタと、
    前記第１または第２のトランジスタのうちの少なくとも１つのコレクタ端子を、前記信号ノードの前記過渡電圧から分離するダイオードと
    を備える、請求項１に記載の装置。
  6. 前記第１および第２のトランジスタのそれぞれのベース端子は電気的に接続され、前記第２のクランプ回路は、前記第１および第２のトランジスタの前記ベース端子と前記第２の電源回路の間に少なくとも閾値抵抗を有する抵抗性経路をもたらす抵抗器をさらに備える、請求項５に記載の装置。
  7. 前記第２のクランプ回路が、
    前記信号ノードから前記第２の電源回路への第１のｐｎ接合に対して逆バイアス電圧を有し、コレクタ端子を有する第１のトランジスタと、
    前記信号ノードから前記第２の電源回路への第１のｐｎ接合に対して順バイアス電圧を有し、コレクタ端子を有する第２のトランジスタであって、前記第１および第２のトランジスタの前記コレクタ端子は電気的に接続され、前記第２のクランプ回路は前記コレクタ端子が前記第２の基準電圧より低い電圧をもつことを防止し、前記第２のクランプ回路は、前記信号ノードにおける過渡電圧が前記逆バイアス電圧と前記順バイアス電圧の和より大きくなったときに、前記信号ノードから前記第２の電源回路にエネルギーを導く、第２のトランジスタと
    を備える、請求項１に記載の装置。
  8. 前記第１および第２のクランプ回路が集積回路を備え、前記集積回路は前記第２の電源回路に電気的に接続される、請求項１に記載の装置。
  9. 前記第２のクランプ回路が、
    第１のｐウェル内の第１のｎ＋ドープされた端子および第１のｐ＋ドープされた端子、ならびに第１のｎウェル内の第２のｎ＋ドープされた端子を備える第１の集積回路部分と、
    第２のｐウェル内の第３のｎ＋ドープされた端子およびｐ＋ドープされた端子、ならびに第２のｎウェル内の第４のｎ＋ドープされた端子を備える第２の集積回路部分と
    を備える、請求項１に記載の装置。
  10. 前記第１の集積回路部分が第１の深いｎウェルを備え、前記第２の集積回路部分が第２の深いｎウェルを備え、前記第１および第２の深いｎウェルは接合分離をもたらす、請求項９に記載の装置。
  11. 前記第２のクランプ回路が、
    第１のｐドープされた部分内の第１のｎ＋ドープされた端子、および前記第１のｐドープされた部分に隣接する第２のｎ＋ドープされた端子を備える第１の集積回路部分と、
    第２のｐドープされた部分内の第３のｎ＋ドープされた端子、および第４のｎ＋ドープされた端子を備える第２の集積回路部分と
    を備える、請求項１に記載の装置。
  12. 前記第２の集積回路部分がｎエピタキシ層をさらに備え、前記ｎエピタキシ層の一部分は前記第４のｎ＋ドープされた端子を前記第２のｐドープされた部分から隔てる、請求項１１に記載の装置。
  13. プロセッサを用いて回路設計データファイルにおいて、信号ノードと第１の電源ノードの間に電気的に結合された第１の回路を識別することであって、前記第１の電源ノードは第１の基準電圧に関連する、第１の回路を識別することと、
    前記プロセッサを用いて前記回路設計データファイルにおいて、前記信号ノードと第２の電源ノードの間に電気的に結合された第２の回路を識別することであって、前記第１の基準電圧は、前記第２の電源ノードに関連する第２の基準電圧よりも高い、第２の回路を識別することと、
    前記プロセッサを用いて、前記第２の回路内のいずれかのコレクタ端子に、前記第２の基準電圧より低い電圧が印加され得るかどうかを判定することと、
    前記第２の回路内の前記コレクタ端子のいずれかが前記第２の基準電圧より低い電圧をもち得るときは、イベントをログに記録することと
    を含む方法。
  14. 前記第２の電源ノードが電源に結合されなかったときに、前記信号ノードが信号クロストークを受けるかどうかを判定すること、および
    前記第２の電源ノードが前記電源に結合されなかったときに、前記信号ノードが信号クロストークを受けるとの判定に応答して、第２のイベントをログに記録すること
    をさらに含む、請求項１３に記載の方法。
  15. 前記コレクタ端子が、それぞれの接合分離型トランジスタのコレクタ端子を備える、請求項１３に記載の方法。
  16. 前記プロセッサを用いて、前記第２の回路内の前記コレクタ端子のいずれかが、前記信号ノードに印加された過渡電圧に応答して、前記第２の基準電圧より低い電圧が印加され得るかどうかを判定することをさらに含む、請求項１３に記載の方法。
  17. 前記プロセッサを用いて前記第２の回路が、前記信号ノードと前記第２の電源ノードの間に結合された、少なくとも順バイアスされたベース／エミッタ接合および逆バイアスされたベース／エミッタ接合を含むかどうかを判定すること、ならびに
    前記第２の回路が、前記信号ノードと前記第２の電源ノードの間に結合された、少なくとも順バイアスされたベース／エミッタ接合および逆バイアスされたベース／エミッタ接合を含まないときは、イベントをログに記録すること
    をさらに含む、請求項１３に記載の方法。
  18. 前記コレクタ端子のいずれかに前記第２の基準電圧より低い電圧が印加されるかどうかを判定することが、前記信号ノードにおける過渡事象によって結果として生じる電圧をシミュレートすることを含む、請求項１３に記載の方法。
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