JP5510280B2 - 設計支援装置、設計支援方法および設計支援プログラム - Google Patents
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Description
そのために、例えば特許文献4にあるように、下位のチェック結果をライブラリ化して上位階層のチェックで加算して求めるような手法を用いることもできるが、これも上方を通過する配線や下位階層の境界近辺に隣接する配線を考慮していないため正しくチェックできていないという問題点があった。
記憶部は、複数の階層を有する半導体集積回路の第1の階層に属するモジュールが備える配線のうち、第1の階層より上位の任意の階層である第2の階層に属するモジュールが備える配線に対しクロストークノイズチェック時の加害者ネットまたは被害者ネットとなる可能性のある配線に関する配線情報を記憶する。
まず、実施の形態の設計支援装置について説明し、その後、実施の形態をより具体的に説明する。
図1は、第1の実施の形態の設計支援装置の概要を示す図である。
図1に示す設計支援装置1は、例えば、複数の階層を有する半導体集積回路のレイアウト設計を行うときに使用する装置である。
記憶部1a1は、半導体集積回路モデル2の第1の階層に属するモジュールが備える配線のうち、第1の階層より上位の任意の階層である第2の階層に属するモジュールが備える配線に対し加害者ネット(クロストークによる影響を与えるネット)、または、被害者ネット(クロストークによる影響を受けるネット)となる可能性のある配線に関する配線情報を記憶する。
記憶部1a1は、階層Cに属するモジュール2dが備える配線L1、L4、L5のうち、階層Bに属するモジュール2bが備える配線L2および階層Aに属するモジュール2aが備える配線L3に対し加害者ネット、または、被害者ネットとなる可能性のある配線L1に関する配線情報D1を記憶する。
<第2の実施の形態>
本実施の形態の設計支援装置は、複数階層を有する半導体集積回路のレイアウト設計を行うことができる装置である。以下、半導体集積回路としてLSIを例に説明する。
図2は、LSI設計の処理フローの一例を示す図である。
[ステップS1] まず、設計者は、所望の機能を実現するために予め決めたアーキテクチャ(構造)に基づき、Verilog HDL(Hardware Description Language)またはVHDL(VHSIC HDL)という記述によってLSIを設計する。これはRTL設計と呼ぶものであり、LSI設計の処理フローの最初の工程になる。但し、動作モデル等を用いた動作設計が事前に行われる場合もあるが、説明の簡略化のため省略している。
[ステップS2] 次に、RTL設計が終了した後に論理合成を行う。論理合成は、RTL記述から実際の回路素子により構成される回路情報であるネットリストを作成するための処理である。論理合成では、適切なタイミング制約等の合成制約の条件を設定し、生成したネットリストからなる回路が所望の動作周波数で動作するように合成を行う。論理合成が終了すると、生成したネットリストを用いてステップS3以降の処理でレイアウト設計を行う。
[ステップS7] 設計者は、サブチップ毎の設計を完了し、サブチップ単位でのクロストークノイズはクリアした上で、LSIの全体設計を行う。LSIの全体設計では、各サブチップを含む上位階層における配置・配線処理が行われる。この全体設計により、後述するメインチップDBおよびサブチップDBが作成される。作成されたメインチップDBおよびサブチップDBは、設計支援装置10が有する記憶装置に記憶される。
以下、設計支援装置10のサブチップでの設計方法およびチップ全体のクロストークノイズチェックを実現するハードウェア構成および機能を詳しく説明する。
このようなハードウェア構成の設計支援装置10内には、以下のような機能が設けられる。
設計支援装置10は、サブチップリスト作成部11と、サブチップ処理部12と、レイアウトデータ読み込み部13と、インタフェースファイル読み込み部14と、チェックデータ作成部15と、クロストークノイズ値算出部16と、クロストークノイズ値判定部17と、リザルトファイル作成部18と、全リザルトファイル読み込み部19と、エラーリスト作成部20と、メインチップDB(Data Base)格納部21と、サブチップDB格納部22と、インタフェースファイル格納部23と、リザルトファイル格納部24とを有している。
フロアプラン、階層分割により、図5に示す4つの階層の回路ブロックが形成されている。
レイアウトデータ読み込み部13は、LSI30が有する各サブチップのレイアウト(配置位置)を示すレイアウトデータを読み込む。なお、このレイアウトデータは、メインチップDBのレイアウトデータを読み込んでもよいし、サブチップリスト作成部11が読み込んだレイアウトデータを受け取ってもよい。
チェックデータ作成部15は、インタフェースファイル読み込み部14が読み込んだインタフェースファイルに基づいて、各配線間の距離を確認してクロストークノイズチェック対象の配線か否かを判断する。そして、一定距離以内の配線間をクロストークノイズチェック対象の配線としたクロストークノイズチェック用のデータ(チェックデータ)を作成する。
図6は、クロストークノイズ値の算出方法の一例を示す図である。
Nv11=Σ{Ln×Ka×f(C,L)}≦LX1・・・(1)
ここで、Lnは、ある特定ネットがVictimネットの隣接領域を並行に走る線分の長さを示す値である。図6では区間A1〜A3がそれぞれ該当する。Kaは、VictimネットとAggressorネットのドライバ駆動能力による係数である。f(C,L)は、緩和関数であり、VictimネットとAggressorネットの距離と容量から求められる。LX1は、1:1ノイズの制限値であり、VictimネットとAggressorネットの種別組み合わせで決まる。
Nv12=(Nv11a+Nv11b)×Kb≦Lx2・・・(2)
Nv11aは、VictimネットとAggressorネット1との1:1ノイズ値である。Nv11bは、VictimネットとAggressorネット2との1:1ノイズ値である。Kbは、VictimネットとAggressorネットのチェック係数である。Lx2は、1:2ノイズの制限値であり、VictimネットとAggressorネットの種別組み合わせで決まる。
クロストークノイズ値判定部17は、予め用意された制限値に基づいて、各配線間のクロストークノイズ値が制限値以下であるか否かを判定する。そして、クロストークノイズ値が制限値より大きい場合は、その配線間にエラーが存在すると判定する。
エラーリスト作成部20は、これまでの全リザルトファイルに記載されたエラー配線情報をまとめたエラーリストを出力する。
図7は、サブチップ処理部の機能を示すブロック図である。
サブチップ処理部12は、データベース選択部121と、レイアウトデータ読み込み部122と、インタフェースファイル読み込み部123と、チェックデータ作成部124と、インタフェースファイル作成部125と、クロストークノイズ値算出部126と、クロストークノイズ値判定部127と、リザルトファイル作成部128とを有している。
ルール2:上記ルール1により特定された配線のエラー対象となるAggressorネットの全配線を特定する。
ルール4:端子に繋がるネットの全配線を特定する。
ルール6:上記ルール3、ルール5により特定された配線をVictimネットに指定したときのAggressorネットの全配線を特定する。
ここで、チェックデータは、以下のパターン1〜パターン3のいずれかの配線のペアを含むデータとなる。
インタフェースファイル作成部125は、チェックデータ作成部124が特定した未確定配線情報を含むインタフェースファイルを作成する。そして、インタフェースファイル作成部125は、作成したインタフェースファイルをインタフェースファイル格納部23に格納する。
図8は、クロストークノイズのチェック処理を示すフローチャートである。
[ステップS8d] インタフェースファイル読み込み部14が、メインチップ直下の階層(第2階層)に属するサブチップのインタフェースファイルを読み込む。その後、ステップS8eに遷移する。
[ステップS8g] クロストークノイズ値判定部17が、全ネット、配線を対象に最上位階層のチップにおけるクロストークノイズチェックを行う。その後、ステップS8hに遷移する。
図9は、サブチップ処理部の処理を示すフローチャートである。
[ステップS8ba] データベース選択部121は、メインチップDBおよびサブチップDBからチェック対象のサブチップ並びに、チェック対象のサブチップを備える上位階層のサブチップおよびメインチップのデータを選択する。レイアウトデータ読み込み部122は、データベース選択部121が選択したサブチップおよびメインチップを展開する。これにより、チェック対象のサブチップで処理の対象となる全てのサブチップおよびメインチップまで展開する。
このため、同時に処理するサブチップ数を大幅に減らせると共に、各サブチップのクロストークノイズチェックに必要な全てのサブチップを考慮できる。また、各サブチップを並列に処理することができる。
次に、設計支援装置10の処理の具体例を説明する。
具体例では、図5に示す4階層のLSI30を例にした処理手順を説明する。
図10は、LSIの階層を説明する図である。
次に、チェックデータ作成部124は、チェックデータを作成する。本具体例では、チェックデータ作成部124は、パターン1に従って、配線L33をVictimネットに指定したときのサブチップ31内でクロストークノイズの算出が完結するAggressorネットを検索する。検索の結果、配線L32、L39が見つかる。チェックデータ作成部124は、配線L33をVictimネットに指定し、配線L32をAggressorネットに指定したペアp2をクロストークノイズのチェック対象とする。また、チェックデータ作成部124は、配線L33をVictimネットに指定し、配線L39をAggressorネットに指定した配線のペアp1をクロストークノイズのチェック対象とする。
クロストークノイズ値判定部127は、予め用意された制限値に基づいて、クロストークノイズ値算出部126が算出したクロストークノイズ値が制限値以下であるか否かを判定する。そして、クロストークノイズ値が制限値より大きいペアをエラー対象に指定する。
サブチップ31について、インタフェースファイルおよびリザルトファイルの作成が終了したので、サブチップ処理部12は、現処理対象のサブチップ31が第2階層のサブチップか否かを判断する。サブチップ31は第2階層のサブチップではないので、次に、サブチップ処理部12は、現処理対象のサブチップ31の1つ上位の階層のサブチップ33を上位階層のサブチップと認識し、かつ、現処理対象のサブチップ31と階層が同じ第4階層の未処理のサブチップが存在するか否かを判断する。すると、サブチップ32が見つかる。
図12は、サブチップ処理部のインタフェースファイルおよびリザルトファイルの作成処理を説明する図である。
図13では、配線L52、L53の情報が明らかになることにより、インタフェースファイル23aに記憶されている未確定配線情報により特定される配線L61〜L67のうち、配線L64、L65、L67についてクロストークノイズ値の算出が可能となっている。従って、チェックデータ作成部124は、配線L64、L65、L67についてクロストークノイズのチェック対象とするチェックデータを作成する。
サブチップ34について、クロストークノイズチェックが終了したので、サブチップ処理部12は、現処理対象のサブチップ34が第2階層のサブチップか否かを判断する。サブチップ34は第2階層のサブチップであるので、サブチップ処理部12は、未処理の第2階層のサブチップが存在するか否かを検索する。すると、未処理の第2階層のサブチップ35を見つける。そこで、サブチップ処理部12は、第4階層に属するサブチップ40と第3階層に属するサブチップ38と第2階層に属するサブチップ35とメインチップ30aを展開する。
以上述べたように、設計支援装置10によれば、最上位の階層からターゲットとする最下位階層ブロックまでを展開し、処理を行うようにしたので、全ての階層を展開する場合に比べ、取り扱うデータが少なくなる。これによりクロストークノイズのチェックを迅速に行うことができる。
さらに、設計の遅延によりデータが揃わない(レイアウトが未完成である)階層についてはブラックボックスとして指定階層のみの選択したチェックも可能である。
なお、上記の処理機能は、コンピュータによって実現することができる。その場合、設計支援装置1、10が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記憶装置には、ハードディスク装置(HDD)、フレキシブルディスク(FD)、磁気テープ等が挙げられる。光ディスクには、DVD、DVD−RAM、CD−ROM/RW等が挙げられる。光磁気記録媒体には、MO(Magneto-Optical disk)等が挙げられる。
1a1、1a2、1a3、1a4、1f 記憶部
1b 配線特定部
1c 配線情報作成部
1d クロストークノイズ検証部
1e 集積部
2 半導体集積回路モデル
2a、2b、2c、2d、2e モジュール
11 サブチップリスト作成部
12 サブチップ処理部
121 データベース選択部
125 インタフェースファイル作成部
13、122 レイアウトデータ読み込み部
14、123 インタフェースファイル読み込み部
15、124 チェックデータ作成部
16、126 クロストークノイズ値算出部
17、127 クロストークノイズ値判定部
18、128 リザルトファイル作成部
19 全リザルトファイル読み込み部
20 エラーリスト作成部
21 メインチップDB格納部
22 サブチップDB格納部
23 インタフェースファイル格納部
23a〜23g インタフェースファイル
24 リザルトファイル格納部
24a〜24h リザルトファイル
30 LSI
30a メインチップ
31〜44 サブチップ
Claims (8)
- 複数の階層を有する半導体集積回路の第1の階層に属するモジュールが備える配線のうち、前記第1の階層より上位の任意の階層である第2の階層に属するモジュールが備える配線に対しクロストークノイズチェック時の加害者ネットまたは被害者ネットとなる可能性のある配線に関する配線情報を記憶する記憶部と、
前記第2の階層に属するモジュール内で閉じた配線であり、かつ、前記記憶部に記憶されている前記配線情報の配線に対するクロストークノイズチェック時の被害者ネットまたは加害者ネットとなる配線を特定する配線特定部と、
を有することを特徴とする設計支援装置。 - 前記配線特定部は、前記第1の階層の直上の前記第2の階層に属するモジュールの配線を特定する際には、前記直上の前記第2の階層に属するモジュールが有する前記第1の階層に属するモジュール全ての前記配線情報の配線に対する被害者ネットまたは加害者ネットとなる配線を特定することを特徴とする請求項1記載の設計支援装置。
- 前記配線特定部は、前記第2の階層に属するモジュールについて前記配線を特定する処理を繰り返し実行することを特徴とする請求項1記載の設計支援装置。
- 前記配線特定部により特定された前記配線と前記配線情報の配線とのクロストークノイズを検証するノイズ検証部をさらに有することを特徴とする請求項1記載の設計支援装置。
- 前記ノイズ検証部により検証された全ての階層のモジュールの検証結果のうち、クロストークノイズ値が所定値以上の配線間を明示した検証結果を集積する集積部とをさらに有することを特徴とする請求項4記載の設計支援装置。
- 前記ノイズ検証部は、前記モジュールの一部がブラックボックスとして指定されている箇所についてクロストークノイズ値の演算を省略することを特徴とする請求項4記載の設計支援装置。
- コンピュータが、
複数の階層を有する半導体集積回路の第1の階層に属するモジュールが備える配線のうち、前記第1の階層より上位の任意の階層である第2の階層に属するモジュールが備える配線に対しクロストークノイズチェック時の加害者ネットまたは被害者ネットとなる可能性のある配線に関する配線情報を参照して前記第2の階層に属するモジュール内で閉じた配線であり、かつ、前記配線情報の配線に対するクロストークノイズチェック時の被害者ネットまたは加害者ネットとなる配線を特定し、
特定した前記配線を出力する、
ことを特徴とする設計支援方法。 - コンピュータに、
複数の階層を有する半導体集積回路の第1の階層に属するモジュールが備える配線のうち、前記第1の階層より上位の任意の階層である第2の階層に属するモジュールが備える配線に対しクロストークノイズチェック時の加害者ネットまたは被害者ネットとなる可能性のある配線に関する配線情報を参照して前記第2の階層に属するモジュール内で閉じた配線であり、かつ、前記配線情報の配線に対するクロストークノイズチェック時の被害者ネットまたは加害者ネットとなる配線を特定し、
特定した前記配線を出力する、
処理を実行させることを特徴とする設計支援プログラム。
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JP2004185374A (ja) * | 2002-12-04 | 2004-07-02 | Matsushita Electric Ind Co Ltd | クロストークチェック方法 |
JP2005063275A (ja) * | 2003-08-18 | 2005-03-10 | Ricoh Co Ltd | 集積回路のレイアウト装置及び方法 |
JP2006252574A (ja) * | 2006-04-10 | 2006-09-21 | Matsushita Electric Ind Co Ltd | クロストークチェック方法 |
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