JP2012103992A - 設計支援装置、設計支援方法および設計支援プログラム - Google Patents

設計支援装置、設計支援方法および設計支援プログラム Download PDF

Info

Publication number
JP2012103992A
JP2012103992A JP2010253347A JP2010253347A JP2012103992A JP 2012103992 A JP2012103992 A JP 2012103992A JP 2010253347 A JP2010253347 A JP 2010253347A JP 2010253347 A JP2010253347 A JP 2010253347A JP 2012103992 A JP2012103992 A JP 2012103992A
Authority
JP
Japan
Prior art keywords
wiring
hierarchy
net
subchip
crosstalk noise
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010253347A
Other languages
English (en)
Other versions
JP5510280B2 (ja
Inventor
Yoichiro Ishikawa
陽一郎 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2010253347A priority Critical patent/JP5510280B2/ja
Priority to US13/291,226 priority patent/US8713503B2/en
Publication of JP2012103992A publication Critical patent/JP2012103992A/ja
Application granted granted Critical
Publication of JP5510280B2 publication Critical patent/JP5510280B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/394Routing
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/36Circuit design at the analogue level
    • G06F30/367Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/398Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/10Noise analysis or noise optimisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】処理の高速化を図ること。
【解決手段】記憶部1a1は、複数の階層を有する半導体集積回路モデル2の階層Cに属するモジュール2dが備える配線のうち、階層Cより上位の階層A、Bに属するモジュール2a、2bが備える配線に対し加害者ネットまたは被害者ネットとなる可能性のある配線L1に関する配線情報D1を記憶する。配線特定部1bは、階層Bに属するモジュール2b内で閉じた配線であり、かつ、記憶部1a1に記憶されている配線情報D1の配線L1に対する被害者ネットまたは加害者ネットとなる配線を特定する。
【選択図】図1

Description

本発明は設計支援装置、設計支援方法および設計支援プログラムに関する。
LSI(Large Scale Integration)等の半導体集積回路のレイアウト設計方法の1つに、機能毎に複数のブロックに割り振った回路を階層化し、それぞれの階層毎にレイアウト設計を行い、その設計データを集めて全体設計を行う方法が知られている。
レイアウト設計の際には、クロストークノイズチェックもレイアウト設計と並行して行われることが多い。例えば、各階層でノイズチェックを行いながらクロストークノイズが発生しないようにレイアウトを設計し、半導体集積回路全体のレイアウトが完成した(配置配線が全て完了した)状態で全ての階層を展開し、全配線を対象としてクロストークノイズチェックを行う方法が知られている。
階層設計でクロストークノイズが発生しないように、設計者はさまざまな手法でレイアウト設計を行う。例えば、他の配線の影響を受けないように配線の間隔を広くする、問題となる配線間にGND配線を挿入してシールディングする方法が知られている。
また、階層レイアウトを実施する際に、Aggressorライン又はVictimラインのドライブ能力を調整する方法や、下位階層ブロック内にあらかじめ配線禁止区域を設けることにより、上位階層においてクロストークノイズが発生することを回避する方法等が知られている。
また、上記のようなレイアウト上の手法の他に、近年では下位階層から上位階層につながるネットのチェックを行うとき、下位のチェック結果をライブラリ化して上位階層のチェックで加算して求める方法や、各階層の並行配線長を加算して基準配線長をオーバーしたらエラーとしてクロストーク発生箇所を求める方法も知られている。
特開2005−63275号公報 特開2002−270775号公報 特開2003−44540号公報 特開2001−217315号公報 特開2004−185374号公報
半導体集積回路全体のレイアウトが完成した状態で全ての階層を展開し、全配線を対象としてクロストークノイズチェックを行う方法では、階層の数が増える度にデータ量が飛躍的に大きくなり、配線データがコンピュータの使用メモリを圧迫して計算速度が遅くなるという問題がある。
また前述したように、レイアウト設計を工夫することにより極力クロストークノイズを発生させないようにしても、近年では各階層レベルのレイアウトは未完結な状態(ドライバ駆動能力が不明、他の階層への配線が存在する、境界近辺の配線が近辺以外にドライバ、レシーバへの配線が存在する、隣接するブロックの配線の影響が不明である等)が多く、正しくチェックはできない問題が生じていた。
さらに、配線の間隔を広くする、問題となる配線間にGND配線を挿入してシールディングする等の方法は、半導体集積回路にデッドスペースを作り、ダイサイズ(die size)を増大させるなど非効率なレイアウトを発生させている。
このように、クロストークノイズチェックを正しく行うためだけにレイアウト上の制約を課し、クロストークそのものを減らすという手法は、近年のLSIでは限界がある。
そのために、例えば特許文献4にあるように、下位のチェック結果をライブラリ化して上位階層のチェックで加算して求めるような手法を用いることもできるが、これも上方を通過する配線や下位階層の境界近辺に隣接する配線を考慮していないため正しくチェックできていないという問題点があった。
また特許文献5にあるような各階層の並行配線長を加算して基準配線長をオーバーしたらエラーとしてクロストーク発生箇所を求めるような手法もあるが、並行配線長の加算だけでは正しいチェックは行えず、さらにこれも上方を通過する配線や下位階層の境界近辺に隣接する配線を考慮していないため正しくチェックできていないという問題点があった。
本発明はこのような点に鑑みてなされたものであり、処理の高速化を図る設計支援装置、設計支援方法および設計支援プログラムを提供することを目的とする。
上記目的を達成するために、開示の設計支援装置が提供される。この設計支援装置は、記憶部と、配線特定部とを有している。
記憶部は、複数の階層を有する半導体集積回路の第1の階層に属するモジュールが備える配線のうち、第1の階層より上位の任意の階層である第2の階層に属するモジュールが備える配線に対しクロストークノイズチェック時の加害者ネットまたは被害者ネットとなる可能性のある配線に関する配線情報を記憶する。
配線特定部は、第2の階層に属するモジュール内で閉じた配線であり、かつ、記憶部に記憶されている配線情報の配線に対するクロストークノイズチェック時の被害者ネットまたは加害者ネットとなる配線を特定する。
処理の高速化を図ることができる。
第1の実施の形態の設計支援装置の概要を示す図である。 LSI設計の処理フローの一例を示す図である。 第2の実施の形態の設計支援装置のハードウェアの一構成例を示す図である。 設計支援装置の機能を示すブロック図である。 メインチップDBの構造を説明する図である。 クロストークノイズ値の算出方法の一例を示す図である。 サブチップ処理部の機能を示すブロック図である。 クロストークノイズのチェック処理を示すフローチャートである。 サブチップ処理部の処理を示すフローチャートである。 LSIの階層を説明する図である。 インタフェースファイルに記憶される情報と、リザルトファイルに記憶されるエラー配線情報を説明する図である。 サブチップ処理部のインタフェースファイルおよびリザルトファイルの作成処理を説明する図である。 インタフェースファイルおよびリザルトファイルの作成を説明する図である。 LSIの階層を説明する図である。 メインチップのクロストークノイズチェックを説明する図である。
以下、実施の形態を、図面を参照して詳細に説明する。
まず、実施の形態の設計支援装置について説明し、その後、実施の形態をより具体的に説明する。
<第1の実施の形態>
図1は、第1の実施の形態の設計支援装置の概要を示す図である。
図1に示す設計支援装置1は、例えば、複数の階層を有する半導体集積回路のレイアウト設計を行うときに使用する装置である。
図1では、設計対象として複数の階層を有する半導体集積回路モデル2を図示している。半導体集積回路モデル2は、3つの階層を有している。半導体集積回路モデル2は、それぞれ機能ブロック毎に分けて配置されている。第1の実施の形態では、各ブロックをモジュールと言う。
半導体集積回路モデル2は、最上位の階層(階層A)に位置するモジュール2aを有している。このモジュール2aは、最上位の階層の1つ下の階層(階層B)に属する2つのモジュール2b、2cを有している。また、モジュール2bは最上位の階層の2つ下の階層(階層C)に属するモジュール2dを有している。モジュール2cは階層Cに属するモジュール2eを有している。
実施の形態の設計支援装置(コンピュータ)1は、記憶部1a1、1a2、1a3、1a4と、配線特定部1bとを有している。
記憶部1a1は、半導体集積回路モデル2の第1の階層に属するモジュールが備える配線のうち、第1の階層より上位の任意の階層である第2の階層に属するモジュールが備える配線に対し加害者ネット(クロストークによる影響を与えるネット)、または、被害者ネット(クロストークによる影響を受けるネット)となる可能性のある配線に関する配線情報を記憶する。
以下、第1の階層を最下位の階層Cに設定した場合を例に説明する。この場合、第2の階層は、階層Aおよび階層Bになる。
記憶部1a1は、階層Cに属するモジュール2dが備える配線L1、L4、L5のうち、階層Bに属するモジュール2bが備える配線L2および階層Aに属するモジュール2aが備える配線L3に対し加害者ネット、または、被害者ネットとなる可能性のある配線L1に関する配線情報D1を記憶する。
この配線情報D1は、配線情報作成部1cが作成することができる。配線情報作成部1cはモジュール2dが有する配線L1、L4、L5について、モジュール2bが備える配線L2およびモジュール2aが備える配線L3に対し、加害者ネットまたは、被害者ネットとなる可能性のある配線を抽出する。抽出の結果、配線情報作成部1cは、配線L1は、配線L2および配線L3に対し加害者ネットまたは被害者ネットとなる可能性があると判断し、この配線L1に関する配線情報D1を作成する。また、配線情報作成部1cは、配線L4、L5は、モジュール2bおよびモジュール2aの配線に対し、加害者ネットまたは被害者ネットとなる可能性はないと判断する。なお、この判断基準については、第2の実施の形態にて詳述する。
なお、配線情報作成部1cは、配線情報D1の作成に際し、モジュール2cが有する配線L7およびモジュール2eが有する配線L6は、配線情報D1の作成対象から除外する。すなわち、配線情報作成部1cは、モジュール2a、2b、2dを1つの処理単位として捉え、モジュール2a、2c、2eを1つの処理単位として捉えて配線情報を作成する。これにより、配線情報を作成する際の演算量を削減することができる。
配線情報作成部1cは、配線情報D1の作成後、第1の階層を階層Cの1つ上位の階層Bに設定し、この階層Bに属するモジュール2bについても配線情報を作成することができる。この場合、第2の階層は、最上位の階層Aとなる。具体的には、配線情報作成部1cは、モジュール2bが有する配線L2について、モジュール2aが備える配線L3に対し、加害者ネットまたは被害者ネットとなる可能性のある配線を抽出する。抽出の結果、配線情報作成部1cは、配線L2は、配線L3に対し加害者ネットまたは被害者ネットとなる可能性があると判断し、この配線L2に関する配線情報D2を作成する。そして、作成した配線情報D2を記憶部1a2に記憶する。
配線情報作成部1cは、モジュール2a、2b、2dの処理単位について配線情報の作成を終了したので、次に、モジュール2a、2c、2eの処理単位について配線情報を作成する。配線情報作成部1cは、配線情報D2の作成後、第1の階層を最下位の階層Cに再度設定し、この階層Cに属するモジュール2eについても配線情報を作成することができる。具体的には、配線情報作成部1cは、モジュール2eが有する配線L6について、モジュール2cが備える配線L7およびモジュール2aが備える配線L3に対し、加害者ネットとまたは被害者ネットなる可能性のある配線を抽出する。抽出の結果、配線情報作成部1cは、配線L6は、配線L7に対し加害者ネットまたは被害者ネットとなる可能性があると判断し、この配線L6に関する配線情報D3を作成する。そして、作成した配線情報D3を記憶部1a3に記憶する。
また、配線情報作成部1cは、配線情報D3の作成後、第1の階層を最下位の階層Cの1つ上位の階層Bに設定し、この階層Bに属するモジュール2cについても配線情報を作成することができる。具体的には、配線情報作成部1cは、モジュール2cが有する配線L7について、モジュール2aが備える配線L3に対し、加害者ネットまたは被害者ネットとなる可能性のある配線を抽出する。抽出の結果、配線情報作成部1cは、配線L7は、配線L3に対し加害者ネットまたは被害者ネットとなる可能性があると判断し、この配線L7に関する配線情報D4を作成する。そして、作成した配線情報D4を記憶部1a4に記憶する。
配線特定部1bは、クロストークノイズの算出が可能となった配線を特定する。具体的には、配線特定部1bは、第2の階層に属するモジュール内で閉じた配線であり、かつ、記憶部1a1〜1a4に記憶されている配線情報D1〜D4の配線に対する被害者ネットまたは加害者ネットとなる配線を特定する。なお、配線特定部1bは、ある階層のモジュールについてクロストークノイズの算出が可能となった配線を特定する際には、その階層よりも下位の階層に属するモジュール全ての配線情報の配線に対する被害者ネットまたは加害者ネットとなる配線を特定する。
例えば、配線特定部1bは、モジュール2bについてクロストークノイズの算出が可能となった配線を特定する際には、モジュール2b内で閉じた(上位階層に接続されていない)配線であり、かつ、配線情報D1の配線L1に対する被害者ネットまたは加害者ネットとなる配線L2を特定する。この特定により、配線L1を加害者ネットとし、配線L2を被害者ネットとするクロストークノイズ値の算出が可能となる。また、配線L1を被害者ネットとし、配線L2を加害者ネットとするクロストークノイズ値の算出が可能となる。
また、配線特定部1bは、モジュール2cについてクロストークノイズの算出が可能となった配線を特定する際には、モジュール2c内で閉じた配線であり、かつ、配線情報D3の配線L6に対する被害者ネットまたは加害者ネットとなる配線L7を特定する。この特定により、配線L6を加害者ネットとし、配線L7を被害者ネットとするクロストークノイズ値の算出が可能となる。また、配線L6を被害者ネットとし、配線L7を加害者ネットとするクロストークノイズ値の算出が可能となる。
また、配線特定部1bは、モジュール2aについてクロストークノイズの算出が可能となった配線を特定する際には、モジュール2a内で閉じた配線であり、かつ、配線情報D2、D4の配線L2、L7に対する被害者ネットまたは加害者ネットとなる配線L3を特定する。この特定により、配線L2、L7を加害者ネットとし、配線L3を被害者ネットとするクロストークノイズ値の算出が可能となる。また、配線L2、L7を被害者ネットとし、配線L3を加害者ネットとするクロストークノイズ値の算出が可能となる。
本実施の形態の設計支援装置1は、配線特定部1bの特定結果に基づいて、半導体集積回路モデル2のクロストークノイズを検証するクロストークノイズ検証部1dをさらに有している。
図1に示す例では、クロストークノイズ検証部1dは、配線L1を加害者ネットとし、配線L2を被害者ネットとするクロストークノイズ値を算出する。また、配線L1を被害者ネットとし、配線L2を加害者ネットとするクロストークノイズ値を算出する。同様に、配線L6を加害者ネットとし、配線L7を被害者ネットとするクロストークノイズ値を算出する。配線L6を被害者ネットとし、配線L7を加害者ネットとするクロストークノイズ値を算出する。配線L2、L7を加害者ネットとし、配線L3を被害者ネットとするクロストークノイズ値を算出する。配線L2、L7を被害者ネットとし、配線L3を加害者ネットとするクロストークノイズ値を算出する。
そして、クロストークノイズ検証部1dは、算出したクロストークノイズ値がある一定値以上であれば、検証エラーであるとみなし、この配線L1、L2の組み合わせをエラー結果として集積部1eに出力する。図1では、配線L1を加害者ネットとし、配線L2を被害者ネットとするクロストークノイズ値が検証エラーであることを示すエラー結果E1が集積部1eに記憶されている。
ところで、配線情報作成部1cは、モジュール2b内でクロストークノイズ値の算出が完結する配線L4、L5の組み合わせを示す組み合わせ情報を取り出し、記憶部1fに記憶するようにしてもよい。この場合、クロストークノイズ検証部1dは、記憶部1fに記憶されている配線L4、L5の組み合わせのクロストークノイズを検証する。そして、検証の結果、ノイズの値がある一定以上であれば、検証エラーであるとみなし、この配線L4、L5の組み合わせをエラー結果E2として集積部1eに出力する。
設計支援装置1によれば、配線特定部1bで特定された被害者ネットまたは加害者ネットとなる配線は、記憶部1a1〜1a4に記憶されている加害者ネットまたは被害者ネットとなる可能性のある配線とのノイズの算出が可能となる。従って、各階層でクロストークノイズ値の算出が可能となり、ノイズの算出にあたり使用する記憶容量を少なくすることができる。従って、クロストークノイズの検証を高速に実行することができる。また、全ての階層を一度に展開しなくても高精度なクロストークノイズの検証を行うことができる。
なお、配線特定部1b、配線情報作成部1cおよびクロストークノイズ検証部1dは、設計支援装置1が有するCPU(Central Processing Unit)が備える機能により実現することができる。また、記憶部1a1、1a2、1a3、1a4、1fおよび集積部1eは、設計支援装置1が有するRAM(Random Access Memory)やHDD(Hard Disk Drive)等が備えるデータ記憶領域により実現することができる。
以下、実施の形態をより具体的に説明する。
<第2の実施の形態>
本実施の形態の設計支援装置は、複数階層を有する半導体集積回路のレイアウト設計を行うことができる装置である。以下、半導体集積回路としてLSIを例に説明する。
次に、LSI設計の処理フローの一例を説明する。
図2は、LSI設計の処理フローの一例を示す図である。
[ステップS1] まず、設計者は、所望の機能を実現するために予め決めたアーキテクチャ(構造)に基づき、Verilog HDL(Hardware Description Language)またはVHDL(VHSIC HDL)という記述によってLSIを設計する。これはRTL設計と呼ぶものであり、LSI設計の処理フローの最初の工程になる。但し、動作モデル等を用いた動作設計が事前に行われる場合もあるが、説明の簡略化のため省略している。
なお、図2では省略しているが、RTL設計の段階では、RTLで記述されたLSIの論理検証も行い、回路の不具合が無くなるまでRTL記述を修正する。
[ステップS2] 次に、RTL設計が終了した後に論理合成を行う。論理合成は、RTL記述から実際の回路素子により構成される回路情報であるネットリストを作成するための処理である。論理合成では、適切なタイミング制約等の合成制約の条件を設定し、生成したネットリストからなる回路が所望の動作周波数で動作するように合成を行う。論理合成が終了すると、生成したネットリストを用いてステップS3以降の処理でレイアウト設計を行う。
[ステップS3] 設計者は、主要なLSIを構成する各モジュールのおおよその配置を決めるフロアプランを行う。フロアプランでは、レイアウトを行うモジュール単位で階層分割し、分割した各モジュールについて、レイアウトするエリア内のどの辺りに配置するかを決定する。ここで、階層分割した際の下位階層のモジュールを「サブチップ」と呼ぶ。この階層分割により、後述するステップS5にてサブチップ内のクロストークの見積もりを独立して行うことができる。その後、ステップS4に遷移する。
[ステップS4] フロアプラン、階層分割が終了すると、階層毎に分割したサブチップ毎での設計に入っていく。各サブチップの設計では、まず設計者は、後述する設計支援装置10を操作して、LSIのセル配置・配線を行う。その後、ステップS5に遷移する。
[ステップS5] 設計者は、実際の配線を行った結果に対してクロストークノイズチェックをサブチップ毎に行う指示を設計支援装置10に与える。その後、ステップS6に遷移する。なお、クロストークノイズチェック以外のレイアウト検証やタイミング検証については、図2のフローでは省略している。
[ステップS6] 設計支援装置10がクロストークノイズのチェックを実行した結果、設計者は、設計支援装置10からエラーが存在する旨の通知を受ければ(ステップS6のYes)、再度、ステップS4に遷移してセルの配置および配線を見直す。そして、設計支援装置10からエラーが存在しない旨の通知を受ければ(ステップS6のNo)、ステップS7に遷移する。
このように、設計者は、サブチップ毎にクロストークノイズチェックのエラーが出なくなるまで見直しを行いながらサブチップの設計を行う。
[ステップS7] 設計者は、サブチップ毎の設計を完了し、サブチップ単位でのクロストークノイズはクリアした上で、LSIの全体設計を行う。LSIの全体設計では、各サブチップを含む上位階層における配置・配線処理が行われる。この全体設計により、後述するメインチップDBおよびサブチップDBが作成される。作成されたメインチップDBおよびサブチップDBは、設計支援装置10が有する記憶装置に記憶される。
[ステップS8] 全体設計が終了すると、設計者は、クロストークノイズチェックを行う。本ステップでのクロストークノイズチェックは、階層間でのクロストークノイズを含むチェックを行う。
具体的には、設計者は、各サブチップにおける設計が終了した時点で、または、一部のサブチップについて設計が完了していない時点で、設計支援装置10にクロストークノイズチェックの指示を与える。なお、設計支援装置10は、設計が完了していないサブチップをブラックボックスとして扱い、クロストークノイズチェックを行う。
[ステップS9] 設計支援装置10がクロストークノイズチェックを行った結果、LSI全体でエラーが存在すれば(ステップS9のYes)、ステップS4に遷移して再度各サブチップでの設計を見直す。再度チップ全体でクロストークノイズチェックのエラーが存在しなければ(ステップS9のNo)、ステップS9に遷移する。
[ステップS10] 設計者は、LSI全体でクロストークノイズチェックのエラーが存在しなくなった時点でLSIを製造するデータを作成して、実際の入図に入ってLSIの製造に進む。
なお、ステップS5のクロストークノイズのチェックは省略することもできる。この場合、各サブチップ内のクロストークチェックもステップS8で行う。
以下、設計支援装置10のサブチップでの設計方法およびチップ全体のクロストークノイズチェックを実現するハードウェア構成および機能を詳しく説明する。
図3は、第2の実施の形態の設計支援装置のハードウェアの一構成例を示す図である。設計支援装置10は、CPU101によって装置全体が制御されている。CPU101には、バス108を介してRAM102と複数の周辺機器が接続されている。
RAM102は、設計支援装置10の主記憶装置として使用される。RAM102には、CPU101に実行させるOS(Operating System)のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、RAM102には、CPU101による処理に必要な各種データが格納される。
バス108に接続されている周辺機器としては、HDD103、グラフィック処理装置104、入力インタフェース105、光学ドライブ装置106、および通信インタフェース107がある。
HDD103は、内蔵したディスクに対して、磁気的にデータの書き込みおよび読み出しを行う。HDD103は、設計支援装置10の二次記憶装置として使用される。HDD103には、OSのプログラム、アプリケーションプログラム、および各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。
グラフィック処理装置104には、モニタ104aが接続されている。グラフィック処理装置104は、CPU101からの命令に従って、画像をモニタ104aの画面に表示させる。モニタ104aとしては、CRT(Cathode Ray Tube)を用いた表示装置や液晶表示装置等が挙げられる。
入力インタフェース105には、キーボード105aとマウス105bとが接続されている。入力インタフェース105は、キーボード105aやマウス105bから送られてくる信号をCPU101に送信する。なお、マウス105bは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボール等が挙げられる。
光学ドライブ装置106は、レーザ光などを利用して、光ディスク200に記録されたデータの読み取りを行う。光ディスク200は、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク200には、Blu−Ray(登録商標)、DVD(Digital Versatile Disc)、DVD−RAM、CD−ROM(Compact Disc Read Only Memory)、CD−R(Recordable)/RW(ReWritable)等が挙げられる。
通信インタフェース107は、ネットワーク50に接続されている。通信インタフェース107は、ネットワーク50を介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。
以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。
このようなハードウェア構成の設計支援装置10内には、以下のような機能が設けられる。
図4は、設計支援装置の機能を示すブロック図である。
設計支援装置10は、サブチップリスト作成部11と、サブチップ処理部12と、レイアウトデータ読み込み部13と、インタフェースファイル読み込み部14と、チェックデータ作成部15と、クロストークノイズ値算出部16と、クロストークノイズ値判定部17と、リザルトファイル作成部18と、全リザルトファイル読み込み部19と、エラーリスト作成部20と、メインチップDB(Data Base)格納部21と、サブチップDB格納部22と、インタフェースファイル格納部23と、リザルトファイル格納部24とを有している。
サブチップリスト作成部11は、メインチップDB格納部21に格納されているメインチップDBに基づいて、サブチップのリストを作成する。このメインチップDBには、LSI全体のレイアウトデータが記憶されている。
図5は、メインチップDBの構造を説明する図である。
フロアプラン、階層分割により、図5に示す4つの階層の回路ブロックが形成されている。
LSI30の最下位の階層(第4階層)に属するサブチップは、サブチップ31とサブチップ32であり、これらサブチップ31、32は、第4階層において並列の関係にある。サブチップ31から見ると、サブチップ31の直上の第3階層に属するサブチップはサブチップ33であり、さらにサブチップ33の直上の第2階層に属するサブチップはサブチップ34であり、最上位の第1階層はメインチップ30aであることを示している。
また、LSI30の第2階層にはサブチップ34の他に、サブチップ35、36、37が属することを示している。これらサブチップ34〜37は、第2階層において並列の関係にある。
また、サブチップ35、36は、それぞれ下位階層のサブチップを有しており、サブチップ37は下位階層のサブチップを有していないが、図5ではいずれもブラックボックス化して示している。
メインチップ30aおよびサブチップ31〜サブチップ37には、それぞれ配線処理が行われている。例えば、配線L11はサブチップ31が備える配線であり、配線L12、L13はサブチップ33が備える配線であり、配線L14はサブチップ34が備える配線であり、配線L15、L16、L17は、メインチップ30aが備える配線である。
サブチップ処理部12は、全てのサブチップのレイアウトが完了した後、または特定のサブチップのレイアウトが上位階層を含めて完了した後、各サブチップにおいて最下位の階層から直上の上位階層の順番に展開してその全体でクロストークノイズのチェックを行う。例えば図5に示すLSI30では、サブチップ処理部12は、サブチップ31から直上の上位階層を展開して、全体をフラットにした状態のサブチップ31,33,34、およびメインチップ30aについてクロストークノイズチェックを一回行う。
このとき、サブチップ処理部12は、上位階層のサブチップまたはメインチップ30aとの関係により各サブチップでクロストークノイズのノイズ値が確定しなかった配線に関する情報(以下、「未確定配線情報」という)をインタフェースファイルに記憶する。なお、未確定配線情報となる配線についての基準(ルール)については、後に詳述する。そして、サブチップ処理部12は、インタフェースファイルをインタフェースファイル格納部23に格納する。なお、インタフェースファイルは、サブチップ毎に作成する。
また、サブチップ処理部12は、各サブチップのレイアウトが完結した部位についてクロストークノイズチェックを行った結果、エラーとなった配線間の情報(エラー配線情報)をリザルトファイルに記憶する。そして、サブチップ処理部12は、リザルトファイルをリザルトファイル格納部24に格納する。なお、リザルトファイルは、サブチップ毎に作成する。
再び図4に戻って説明する。
レイアウトデータ読み込み部13は、LSI30が有する各サブチップのレイアウト(配置位置)を示すレイアウトデータを読み込む。なお、このレイアウトデータは、メインチップDBのレイアウトデータを読み込んでもよいし、サブチップリスト作成部11が読み込んだレイアウトデータを受け取ってもよい。
インタフェースファイル読み込み部14は、インタフェースファイル格納部23に格納されている第2階層に属するサブチップのインタフェースファイルを読み込む。
チェックデータ作成部15は、インタフェースファイル読み込み部14が読み込んだインタフェースファイルに基づいて、各配線間の距離を確認してクロストークノイズチェック対象の配線か否かを判断する。そして、一定距離以内の配線間をクロストークノイズチェック対象の配線としたクロストークノイズチェック用のデータ(チェックデータ)を作成する。
クロストークノイズ値算出部16は、チェックデータ作成部15が作成したチェックデータを用いて各配線間のクロストークノイズ値を算出する。
図6は、クロストークノイズ値の算出方法の一例を示す図である。
図6では、ドライバセルD1とレシーバセルR1間の配線L21をクロストークによる被害者ネット(以下、「Victimネット」と言う)に指定し、ドライバセルD2とレシーバセルR2間の配線L22およびドライバセルD3とレシーバセルR3間の配線L23を加害者ネット(以下「Aggressorネット」と言う)に指定している。
図6に示す例では、クロストークノイズ値算出部16は、配線L22の配線L21との隣接距離が所定値以下である区間A1、A2における配線L21とのクロストークノイズ値を算出する。また、クロストークノイズ値算出部16は、配線L23の配線L21との距離が所定値以下である区間A3における配線L21とのクロストークノイズ値を算出する。
クロストークノイズ値の算出にあたり、クロストークノイズ値算出部16は、Victimネット対各Aggressorネットが1:1に対応する1:1ノイズ値の計算と、Victimネット対各Aggressorネットが1:2に対応する1:2ノイズ値の計算を行う。図6に示す例では、配線L21と配線L22の区間A1、配線L21と配線L22の区間A2、および配線L21と配線L23の区間A3についてそれぞれの区間の1:1ノイズ値を計算して配線L21と配線L22、配線L21と配線L23の1:1ノイズ値を算出する。また、配線L21と配線L22、L23の1:1ノイズ値から1:2ノイズ値を算出する。
1:1ノイズ値Nv11の計算は、式(1)で表すことができる。
Nv11=Σ{Ln×Ka×f(C,L)}≦LX1・・・(1)
ここで、Lnは、ある特定ネットがVictimネットの隣接領域を並行に走る線分の長さを示す値である。図6では区間A1〜A3がそれぞれ該当する。Kaは、VictimネットとAggressorネットのドライバ駆動能力による係数である。f(C,L)は、緩和関数であり、VictimネットとAggressorネットの距離と容量から求められる。LX1は、1:1ノイズの制限値であり、VictimネットとAggressorネットの種別組み合わせで決まる。
また、1:2ノイズ値Nv12の計算は、式(2)で表すことができる。
Nv12=(Nv11a+Nv11b)×Kb≦Lx2・・・(2)
Nv11aは、VictimネットとAggressorネット1との1:1ノイズ値である。Nv11bは、VictimネットとAggressorネット2との1:1ノイズ値である。Kbは、VictimネットとAggressorネットのチェック係数である。Lx2は、1:2ノイズの制限値であり、VictimネットとAggressorネットの種別組み合わせで決まる。
なお、図6では、配線L21をVictimネットに指定し、配線L22および配線L23をAggressorネットに指定した。しかし、配線L21は、Aggressorネットになる可能性もあり、配線L22および配線L23は、Victimネットになる可能性もある。クロストークノイズ値算出部16は、このケースについても1:1ノイズ値の計算と、1:2ノイズ値の計算を行う。
再び図4に戻って説明する。
クロストークノイズ値判定部17は、予め用意された制限値に基づいて、各配線間のクロストークノイズ値が制限値以下であるか否かを判定する。そして、クロストークノイズ値が制限値より大きい場合は、その配線間にエラーが存在すると判定する。
リザルトファイル作成部18は、クロストークノイズ値判定部17がエラーと判定した配線間のエラー配線情報を記憶したリザルトファイルを作成する。そして、作成したリザルトファイルをリザルトファイル格納部24に格納する。
全リザルトファイル読み込み部19は、リザルトファイル格納部24に格納されている全てのリザルトファイルを読み込む。
エラーリスト作成部20は、これまでの全リザルトファイルに記載されたエラー配線情報をまとめたエラーリストを出力する。
次に、サブチップ処理部12の機能を詳しく説明する。
図7は、サブチップ処理部の機能を示すブロック図である。
サブチップ処理部12は、データベース選択部121と、レイアウトデータ読み込み部122と、インタフェースファイル読み込み部123と、チェックデータ作成部124と、インタフェースファイル作成部125と、クロストークノイズ値算出部126と、クロストークノイズ値判定部127と、リザルトファイル作成部128とを有している。
データベース選択部121は、クロストークノイズのチェック対象とするサブチップから直上のサブチップ全てを最上位のチップまでを選択する。そして、選択したチップのレイアウトデータをサブチップDBから読み込む。
レイアウトデータ読み込み部122は、チェック対象とするサブチップから直上のサブチップ全てを最上位のチップまで展開する。このとき、隣接する他のサブチップは、展開しない。例えば、図5に示すLSI30において、サブチップ31をチェック対象とした場合、サブチップ31、サブチップ33、サブチップ34、メインチップ30aを展開する。この処理により、サブチップ31のクロストークノイズチェックに関する全ての配線が明らかとなる。例えば、図5に示す配線L11、L12は、サブチップ31のクロストークノイズチェックを行うために必要な配線であり、特に配線L12や、サブチップ34が有する配線L14や、メインチップ30aが有する配線L15は、サブチップ31が備える配線が影響を与える可能性がある配線である。
一方、サブチップ32、35、36、37は、現時点では展開しない。現時点では展開しなくてもサブチップ32、35、36、37については、後ほどチェック対象になる。また、サブチップ31、サブチップ33、サブチップ34、メインチップ30aの展開時に処理が完結しなかった配線の情報は、インタフェースファイルに記憶され、後の処理時に参照されて処理される。このため、ノイズチェックの精度には影響しない。このように、展開する範囲を限定することで、処理する情報量を削減することができる。
インタフェースファイル読み込み部123は、チェック対象とするサブチップの下位階層に属するサブチップのインタフェースファイルが存在するか否かを判断し、存在すれば、全ての下位階層のサブチップのインタフェースファイルを読み込む。
チェックデータ作成部124は、チェック対象とするサブチップの配線で以下のルール1〜ルール6により特定された配線に関する情報を、チェック対象のサブチップで処理が確定しない未確定配線情報として特定する。なお、チェックデータ作成部124は未確定配線情報の特定の際、インタフェースファイル読み込み部123が読み込んだインタフェースファイルが存在すれば、読み込んだインタフェースファイルを考慮する。
ルール1:境界近辺に含まれるネットの全配線を特定する。
ルール2:上記ルール1により特定された配線のエラー対象となるAggressorネットの全配線を特定する。
ルール3:全ての上位階層の配線とエラー対象になるAggressorネットの全配線を特定する。
ルール4:端子に繋がるネットの全配線を特定する。
ルール5:上記ルール4により特定された配線のエラー対象となるAggressorネットの全配線を特定する。
ルール6:上記ルール3、ルール5により特定された配線をVictimネットに指定したときのAggressorネットの全配線を特定する。
また、チェックデータ作成部124は、展開後に存在するサブチップの全てのネット、配線についてクロストークノイズ値を算出する際に用いるチェックデータを作成する。
ここで、チェックデータは、以下のパターン1〜パターン3のいずれかの配線のペアを含むデータとなる。
パターン1:上記ルール2により特定された配線をVictimネットに指定し、チェック対象のサブチップ内でクロストークノイズの算出が完結するネットをAggressorネットに指定した配線のペア。
パターン2:上記ルール6により特定された配線をVictimネットに指定し、チェック対象のサブチップ内でクロストークノイズの算出が完結するネットをAggressorネットに指定した配線のペア。
パターン3:チェック対象のサブチップ内でクロストークノイズの算出が完結する配線のペア。
インタフェースファイル作成部125は、チェックデータ作成部124が特定した未確定配線情報を含むインタフェースファイルを作成する。そして、インタフェースファイル作成部125は、作成したインタフェースファイルをインタフェースファイル格納部23に格納する。
クロストークノイズ値算出部126は、クロストークノイズ値算出部16と同様の方法で、チェックデータ作成部124が作成したチェックデータのクロストークノイズ値を算出する。
クロストークノイズ値判定部127は、予め用意された制限値に基づいて、クロストークノイズ値算出部126が算出したクロストークノイズ値が制限値以下であるか否かを判定する。そして、クロストークノイズ値が制限値より大きい配線間が存在する場合は、それらの配線をエラー対象に指定する。
リザルトファイル作成部128は、クロストークノイズ値判定部127がエラー対象に指定した配線のペアに関する情報(エラー配線情報)をリザルトファイルに記憶し、リザルトファイル格納部24に格納する。
このリザルトファイルに記憶されるエラー配線情報は、全サブチップを全展開してチェックした結果に等しい。その根拠は、チェック対象のサブチップの全上位配線をみてチェックされていること、また、チェック対象のサブチップに隣接するサブチップに影響のあるネットは上記ルール1およびルール2で特定され、エラー配線情報から除外されているからである。
すなわち、上記パターン1〜パターン3により抽出された配線のペアは、展開された範囲内のみで正しくチェックできるネットであり、この時点でエラーが確定する。他方、正しくチェックできないチェック対象のサブチップ内のネットは全てインタフェースファイルに記憶され、その上位階層でチェックされる。
次に、ステップS8において、設計支援装置10が実行するクロストークノイズのチェック処理を、フローチャートを用いて詳しく説明する。
図8は、クロストークノイズのチェック処理を示すフローチャートである。
[ステップS8a] サブチップリスト作成部11が、フロアプラン、階層分割によってできたメインチップDBおよびサブチップDBに基づいて、全てのサブチップのリストを作成する。その後、ステップS8bに遷移する。
[ステップS8b] サブチップ処理部12が、作成されたサブチップリストを用いて最下位層から上位階層に向けて全てのサブチップについてインタフェースファイルとリザルトファイルを作成する。全てのサブチップについてインタフェースファイルとリザルトファイルの作成が完了すると、ステップS8cに遷移する。
[ステップS8c] レイアウトデータ読み込み部13が、レイアウトデータを読み込む。その後、ステップS8dに遷移する。
[ステップS8d] インタフェースファイル読み込み部14が、メインチップ直下の階層(第2階層)に属するサブチップのインタフェースファイルを読み込む。その後、ステップS8eに遷移する。
[ステップS8e] チェックデータ作成部15が、ステップS8cにて読み込んだレイアウトデータと、ステップS8dにて読み込んだインタフェースファイルとに基づいて、チェックデータを作成する。その後、ステップS8fに遷移する。
[ステップS8f] クロストークノイズ値算出部16が、チェックデータに基づいて、クロストークノイズ値を算出する。その後、ステップS8gに遷移する。
[ステップS8g] クロストークノイズ値判定部17が、全ネット、配線を対象に最上位階層のチップにおけるクロストークノイズチェックを行う。その後、ステップS8hに遷移する。
[ステップS8h] クロストークノイズ値判定部17は、ステップS8fのクロストークノイズ値の算出の結果、エラーとなる配線のペアが存在するか否かを判断する。エラーとなる配線のペアが存在する場合(ステップS8hのYes)、ステップS8iに遷移する。エラーとなる配線のペアが存在しない場合(ステップS8hのNo)、ステップS8jに遷移する。
[ステップS8i] リザルトファイル作成部18は、リザルトファイルを作成する。そして、リザルトファイル作成部18は、作成したリザルトファイルをリザルトファイル格納部24に格納する。その後、ステップS8jに遷移する。
[ステップS8j] 全リザルトファイル読み込み部19は、エラー配線情報が存在するか否かを判断する。本実施の形態では、リザルトファイル格納部24にリザルトファイルが存在する場合、エラー配線情報が存在すると判断する。エラー配線情報が存在する場合(ステップS8jのYes)、ステップS8kに遷移する。エラー配線情報が存在しない場合(ステップS8jのNo)、図8の処理を終了する。
[ステップS8k] エラーリスト作成部20は、リザルトファイルが存在すれば、全てのリザルトファイルのエラー配線情報を集積してエラーリストを出力する。その後、図8の処理を終了する。
次に、ステップS8bのサブチップ処理部12の処理を詳しく説明する。
図9は、サブチップ処理部の処理を示すフローチャートである。
[ステップS8ba] データベース選択部121は、メインチップDBおよびサブチップDBからチェック対象のサブチップ並びに、チェック対象のサブチップを備える上位階層のサブチップおよびメインチップのデータを選択する。レイアウトデータ読み込み部122は、データベース選択部121が選択したサブチップおよびメインチップを展開する。これにより、チェック対象のサブチップで処理の対象となる全てのサブチップおよびメインチップまで展開する。
[ステップS8bb] インタフェースファイル読み込み部123は、インタフェースファイル格納部23に下位サブチップのインタフェースファイルが存在するか否かを判断する。インタフェースファイルが存在する場合(ステップS8bbのYes)、ステップS8bcに遷移する。インタフェースファイルが存在しない場合(ステップS8bbのNo)、ステップS8bdに遷移する。
[ステップS8bc] インタフェースファイル読み込み部123が、インタフェースファイル格納部23に格納されているインタフェースファイルを読み込む。その後、ステップS8bdに遷移する。
[ステップS8bd] チェックデータ作成部124は、未確定配線情報を特定する。なお、ステップS8bcでインタフェースファイルを読み込んでいる場合、未確定配線情報の特定にあたり、読み込んだインタフェースファイルを考慮する。その後、ステップS8beに遷移する。
[ステップS8be] チェックデータ作成部124は、ステップS8bdにて特定した未確定配線情報に基づいて、チェックデータを作成する。その後、ステップS8bfに遷移する。
[ステップS8bf] インタフェースファイル作成部125は、チェックデータ作成部124が抽出した未確定配線情報を含むインタフェースファイルを作成する。そして、インタフェースファイル作成部125は、作成したインタフェースファイルをインタフェースファイル格納部23に格納する。その後、ステップS8bgに遷移する。
[ステップS8bg] クロストークノイズ値算出部126は、ステップS8bfで作成されたチェックデータに基づいて、チェック対象のサブチップのクロストークノイズ値を算出する。その後、ステップS8bhに遷移する。
[ステップS8bh] クロストークノイズ値判定部127は、対象サブチップ内にある全ネット、配線を対象にチェック対象のサブチップについてクロストークノイズチェックを行う。その後、ステップS8biに遷移する。
[ステップS8bi] ステップS8bhのチェックの結果、エラー配線情報が存在するか否かを判断する。エラー配線情報が存在する場合(ステップS8biのYes)、ステップS8bjに遷移する。エラー配線情報が存在しない場合(ステップS8biのNo)、ステップS8kに遷移する。
[ステップS8bj] リザルトファイル作成部128は、エラー配線情報をリザルトファイルに記憶し、リザルトファイル格納部24に格納する。その後、ステップS8bkに遷移する。
[ステップS8bk] サブチップ処理部12は、現処理対象のサブチップの上位階層にサブチップが存在するか否か、すなわち、現処理対象のサブチップが第2階層のサブチップか否かを判断する。現処理対象のサブチップの上位階層にサブチップが存在する場合(ステップS8bkのYes)、ステップS8bmに遷移する。現処理対象のサブチップの上位階層にサブチップが存在しない場合(ステップS8bkのNo)、ステップS8bnに遷移する。
[ステップS8bm] サブチップ処理部12は、現処理対象のサブチップの1つ上位の階層のサブチップを上位階層のサブチップとし、かつ、現処理対象のサブチップと階層が同じ階層の未処理のサブチップが存在するか否かを判断する。上記条件を満たすサブチップが存在する場合(ステップS8bmのYes)、ステップS8baに遷移し、その条件を満たすサブチップについて、ステップS8ba以降の処理を引き続き行う。上記条件を満たすサブチップが存在しない場合(ステップS8bmのNo)、ステップS8bnに遷移する。
[ステップS8bn] サブチップ処理部12は、未処理の第2階層のサブチップが存在するか否かを判断する。未処理の第2階層のサブチップが存在する場合(ステップS8bnのYes)、ステップS8baに遷移し、未処理の第2階層のサブチップの配下の最下層のサブチップを1つ選択し、選択したサブチップについてステップS8ba以降の処理を引き続き行う。未処理の第2階層のサブチップが存在しない場合(ステップS8bnのNo)、図9に示す処理を終了する。
この図9に示す処理では、各サブチップにおいてチェック対象のサブチップのみに限定して展開し、処理を行っている。
このため、同時に処理するサブチップ数を大幅に減らせると共に、各サブチップのクロストークノイズチェックに必要な全てのサブチップを考慮できる。また、各サブチップを並列に処理することができる。
また、設計者は、レイアウト設計の比較的初期の段階で、正しいノイズのチェック結果を把握することができる。
次に、設計支援装置10の処理の具体例を説明する。
<具体例>
具体例では、図5に示す4階層のLSI30を例にした処理手順を説明する。
図10は、LSIの階層を説明する図である。
図10は、LSI30の階層をツリー構造で示している。また、図10では、図5にブラックボックスで示した各階層のサブチップの構造も明らかにしている。例えば、図5ではブラックボックスで示したサブチップ35は、その配下の第3階層にサブチップ38、39を有している。また、サブチップ38は、その配下の第4階層にサブチップ40、41、42を有している。
サブチップ処理部12は、図9に示したフローチャートに従って処理を実行する。具体例ではサブチップ処理部12は、図10に示す点線で囲った部分、すなわち、最下位の第4階層に属するサブチップ31とサブチップ31の上位の第3階層に属するサブチップ33、第2階層に属するサブチップ34と最上位の第1階層に属するメインチップ30aを展開する。
図11は、インタフェースファイルに記憶される情報と、リザルトファイルに記憶されるエラー配線情報を説明する図である。図11では、配線L31〜L42を図示している。
サブチップ31には、サブチップ31の外周部から予め定められた距離だけ離間した境界線60によって区切られた領域が設定されている。この境界線60は、Aggressorネットとして他のサブチップ(またはメインチップ30a)のネットに影響を及ぼすか否かを決定する基準を示すものであり、この距離は、例えば適用するテクノロジ要件や回路モデルシミュレーションでスペーシング等の要素を考慮して定めることができる。サブチップ処理部12は、この境界線60の内部に存在する配線から発生するノイズは、他のサブチップに影響を及ぼさないものとして取り扱う。なお、他のサブチップ32〜44についても境界線60と同じ基準の境界線が設定されている。
次に、チェックデータ作成部124は、未確定配線情報を特定する。具体的には、前述したルール1に従って、サブチップ31内の境界線60の外部に存在する配線を検索する。検索の結果、配線L31、L32が見つかる。チェックデータ作成部124は、配線L31、L32を、サブチップ31の未確定配線情報に特定する。
次に、インタフェースファイル作成部125は、前述したルール2に従って、ルール1のエラー対象となるAggressorネットの全配線、すなわち、配線L31、L32のエラー対象となるAggressorネットの全配線を検索する。サブチップ31では、配線L33が見つかる。インタフェースファイル作成部125は、配線L33をサブチップ31の未確定配線情報に特定する。
次に、チェックデータ作成部124は、前述したルール3に従って、全上位階層とエラー対象になるAggressorネットの全配線を検索する。サブチップ31では、上位階層に属するサブチップ33の配線L42とエラー対象になるAggressorネットとして配線L34が見つかる。チェックデータ作成部124は、配線L34をサブチップ31の未確定配線情報に特定する。
次に、チェックデータ作成部124は、前述したルール4に従って、端子に接続されたネットの全配線を検索する。サブチップ31では、サブチップ31の端子t1に繋がる配線L35が見つかる。チェックデータ作成部124は、配線L35をサブチップ31の未確定配線情報に特定する。
次に、チェックデータ作成部124は、前述したルール5に従って、ルール4のエラー対象となるAggressorネットの全配線、すなわち、配線L35のエラー対象となるAggressorネットの全配線を検索する。サブチップ31では、配線L36が見つかる。チェックデータ作成部124は、配線L36をサブチップ31の未確定配線情報に特定する。
次に、チェックデータ作成部124は、前述したルール6に従って、ルール3およびルール5の配線をVictimネットに指定したときのAggressorネットの全配線、すなわち、配線L34、L36をVictimネットに指定したときのエラー対象となるAggressorネットの全配線を検索する。サブチップ31では、配線L34に対する配線L38が見つかる。また、配線L36に対する配線L37が見つかる。
チェックデータ作成部124は、配線L37、L38をサブチップ31の未確定配線情報に特定する。
次に、チェックデータ作成部124は、チェックデータを作成する。本具体例では、チェックデータ作成部124は、パターン1に従って、配線L33をVictimネットに指定したときのサブチップ31内でクロストークノイズの算出が完結するAggressorネットを検索する。検索の結果、配線L32、L39が見つかる。チェックデータ作成部124は、配線L33をVictimネットに指定し、配線L32をAggressorネットに指定したペアp2をクロストークノイズのチェック対象とする。また、チェックデータ作成部124は、配線L33をVictimネットに指定し、配線L39をAggressorネットに指定した配線のペアp1をクロストークノイズのチェック対象とする。
また、チェックデータ作成部124は、パターン2に従って、配線L37、L38それぞれをVictimネットとしたときのサブチップ31内でクロストークノイズの算出が完結するAggressorネットを検索する。検索の結果、配線L37に対する配線L36が見つかる。また、配線L38に対する配線L34が見つかる。チェックデータ作成部124は、配線L37をVictimネットに指定し、配線L36をAggressorネットに指定したペアp3をクロストークノイズのチェック対象とする。また、チェックデータ作成部124は、配線L38をVictimネットに指定し、配線L34をAggressorネットに指定した配線のペアp4をクロストークノイズのチェック対象とする。
また、チェックデータ作成部124は、パターン3に従って、サブチップ31内で完結するネット同士がエラーとなる配線のペアを検索する。検索の結果、配線L40、L41のペアが見つかる。チェックデータ作成部124は、配線L40、L41のペアp5をクロストークノイズのチェック対象とする。
インタフェースファイル作成部125は、チェックデータ作成部124が特定した未確定配線情報を含むインタフェースファイルを作成する。そして、インタフェースファイル作成部125は、作成したインタフェースファイルをサブチップ31のインタフェースファイルとしてインタフェースファイル格納部23に格納する。
次に、クロストークノイズ値算出部126は、チェックデータ作成部124が作成したチェックデータに含まれるペアp1〜p5のクロストークノイズ値を算出する。
クロストークノイズ値判定部127は、予め用意された制限値に基づいて、クロストークノイズ値算出部126が算出したクロストークノイズ値が制限値以下であるか否かを判定する。そして、クロストークノイズ値が制限値より大きいペアをエラー対象に指定する。
次に、リザルトファイル作成部128は、エラー配線情報をリザルトファイルに記憶し、リザルトファイル格納部24に格納する。
サブチップ31について、インタフェースファイルおよびリザルトファイルの作成が終了したので、サブチップ処理部12は、現処理対象のサブチップ31が第2階層のサブチップか否かを判断する。サブチップ31は第2階層のサブチップではないので、次に、サブチップ処理部12は、現処理対象のサブチップ31の1つ上位の階層のサブチップ33を上位階層のサブチップと認識し、かつ、現処理対象のサブチップ31と階層が同じ第4階層の未処理のサブチップが存在するか否かを判断する。すると、サブチップ32が見つかる。
従って、サブチップ処理部12は、サブチップ32についてインタフェースファイルおよびリザルトファイルの作成の処理を実行する。
図12は、サブチップ処理部のインタフェースファイルおよびリザルトファイルの作成処理を説明する図である。
図12に示すように、サブチップ31のクロストークノイズチェックのチェック結果は、インタフェースファイル23a、およびリザルトファイル24aに記憶される。また、サブチップ32のクロストークノイズチェックのチェック結果は、インタフェースファイル23bおよびリザルトファイル24bに記憶される。
サブチップ32について、クロストークノイズチェックが終了したので、サブチップ処理部12は、現処理対象のサブチップ32が第2階層のサブチップか否かを判断する。サブチップ32は第2階層のサブチップではないので、次にサブチップ処理部12は、現処理対象のサブチップ32の1つ上位の階層のサブチップ33を上位階層のサブチップとし、かつ、現処理対象のサブチップ32と階層が同じ第4階層の未処理のサブチップが存在するか否かを判断する。すると、見つからないので、サブチップ処理部12は、サブチップ31、32の上位のサブチップが存在するか否かを判断する。すると、サブチップ31とサブチップ32の直上のサブチップ33が見つかるので、サブチップ処理部12は、サブチップ33についてインタフェースファイルおよびリザルトファイルの作成の処理を実行する。
図13は、インタフェースファイルおよびリザルトファイルの作成を説明する図である。なお、図13の配線の符号には、それぞれ何のルールによってインタフェースファイル23aに記憶されたのかを示す番号を付している。また、説明の便宜上、図13に示すサブチップ31の配線は、図11に示すサブチップ31の配線とは異なっている。
インタフェースファイル読み込み部123は、インタフェースファイル23aを読み込む。そして、チェックデータ作成部124は、読み込んだインタフェースファイル23aからサブチップ31の未確定配線を取り出す。また、インタフェースファイル23bからサブチップ32の未確定配線を取り出す。
そして、チェックデータ作成部124は、サブチップ33にルール1〜ルール6を適用し、該当する配線を未確定配線情報に特定する。ここで、サブチップ33に属する配線は、L51、L52、L53、L54の4つである。このうち配線L51は、ルール4が適用されるため、配線L51を未確定配線情報に特定する。また、チェックデータ作成部124は、配線L52〜L54は、サブチップ33内で閉じた配線であると認識する。
次に、チェックデータ作成部124は、チェックデータを作成する。
図13では、配線L52、L53の情報が明らかになることにより、インタフェースファイル23aに記憶されている未確定配線情報により特定される配線L61〜L67のうち、配線L64、L65、L67についてクロストークノイズ値の算出が可能となっている。従って、チェックデータ作成部124は、配線L64、L65、L67についてクロストークノイズのチェック対象とするチェックデータを作成する。
また、配線L52、L54の情報が明らかになることにより、インタフェースファイル23bに記憶されている未確定配線情報により特定される配線L71〜L75のうち、配線L73、L75についてクロストークノイズ値の算出が可能となっている。従って、チェックデータ作成部124は、配線L73、L75についてについてクロストークノイズのチェック対象とするチェックデータを作成する。
インタフェースファイル作成部125は、チェックデータ作成部124が特定した未確定配線情報を含むインタフェースファイル23cを作成する。そして、インタフェースファイル作成部125は、作成したインタフェースファイル23cをインタフェースファイル格納部23に格納する。
クロストークノイズ値算出部126は、チェックデータに基づいて、各配線間のクロストークノイズ値を算出する。そして、クロストークノイズ値判定部127は、算出したクロストークノイズ値が一定以上である配線のペアをエラー対象に指定する。
リザルトファイル作成部128は、エラー配線情報をリザルトファイル24cに記憶し、作成されたリザルトファイル24cをサブチップ33のリザルトファイルとしてリザルトファイル格納部24に格納する。
サブチップ33について、クロストークノイズチェックが終了したので、サブチップ処理部12は、現処理対象のサブチップ33が第2階層のサブチップか否かを判断する。サブチップ33は第2階層のサブチップではないので、次に、サブチップ処理部12は、現処理対象のサブチップ33の1つ上位の階層のサブチップ34を上位階層のサブチップとし、かつ、現処理対象のサブチップ33と階層が同じ第3階層の未処理のサブチップが存在するか否かを判断する。すると、見つからないので、サブチップ処理部12は、サブチップ33の上位のサブチップが存在するか否かを判断する。すると、サブチップ33の直上のサブチップ34が見つかるので、サブチップ処理部12は、サブチップ34についてインタフェースファイルおよびリザルトファイルの作成の処理を実行する。
具体的には、サブチップ処理部12は、インタフェースファイル23cを用いてサブチップ34のクロストークノイズチェックを行う。そして、チェック結果をインタフェースファイル23dとリザルトファイル24dに記憶する。
図14は、LSIの階層を説明する図である。
サブチップ34について、クロストークノイズチェックが終了したので、サブチップ処理部12は、現処理対象のサブチップ34が第2階層のサブチップか否かを判断する。サブチップ34は第2階層のサブチップであるので、サブチップ処理部12は、未処理の第2階層のサブチップが存在するか否かを検索する。すると、未処理の第2階層のサブチップ35を見つける。そこで、サブチップ処理部12は、第4階層に属するサブチップ40と第3階層に属するサブチップ38と第2階層に属するサブチップ35とメインチップ30aを展開する。
そして、展開したサブチップについて、前述した処理と同様の処理を行う。展開したサブチップの処理が終了すると、未処理の第2階層のサブチップについても同様の処理を行う。
全てのサブチップ31〜44についてインタフェースファイルおよびリザルトファイルの作成が終了すると、設計支援装置10は、メインチップ30aのクロストークノイズチェックを行う。
図15は、メインチップのクロストークノイズチェックを説明する図である。なお、図15では、インタフェースファイルおよびリザルトファイルへの矢印の図示を一部省略している。
メインチップ30aのクロストークノイズチェックのときには、インタフェースファイル読み込み部14が、第2階層のサブチップ34、35、36、37のクロストークノイズチェック時に作成されたインタフェースファイル23d、23e、23f、23gを読み込む。
そして、読み込んだインタフェースファイルに基づいて、チェックデータ作成部15が作成したチェックデータに基づいて、クロストークノイズ値算出部16がクロストークノイズ値を算出する。このメインチップ30aのクロストークノイズ値の算出時に、全ての配線についての接続関係が明らかとなる。従って、クロストークノイズ値判定部17は、インタフェースファイル23d、23e、23f、23gに記憶されているネットの配線についての判定が可能となる。そしてリザルトファイル作成部18は、エラー配線情報を記憶したリザルトファイル24hをリザルトファイル格納部24に格納する。
全リザルトファイル読み込み部19は、リザルトファイル格納部24に格納されている全てのリザルトファイルを読み込む。そして、エラーリスト作成部20は、読み込んだ全てのリザルトファイルをまとめてエラーリストを出力する。
以上で処理終了である。
以上述べたように、設計支援装置10によれば、最上位の階層からターゲットとする最下位階層ブロックまでを展開し、処理を行うようにしたので、全ての階層を展開する場合に比べ、取り扱うデータが少なくなる。これによりクロストークノイズのチェックを迅速に行うことができる。
また、クロストークノイズ値の算出が可能となった配線は、その都度クロストークノイズチェックを行い、エラーが発生すればリザルトファイルに記憶することができるので、メモリに保持するデータ量は少なくてすむ。
また、端子に接続された配線や、上位階層のサブチップの配線との関係を見なければクロストークノイズチェックできない境界近辺の配線は、インタフェースファイルに記憶し、クロストークノイズチェックが可能な状態になってからクロストークノイズ値を算出するため、処理の無駄がない。
また、各階層の処理は下位階層の処理が全て完了していれば実行可能なので、並列処理が可能であり、処理の高速化が図れる。
さらに、設計の遅延によりデータが揃わない(レイアウトが未完成である)階層についてはブラックボックスとして指定階層のみの選択したチェックも可能である。
なお、本実施の形態では、メインチップDB格納部21およびサブチップDB格納部22を設計支援装置10が有するものとしたが、これに限らず、メインチップDBおよびサブチップDBの一方または両方が、設計支援装置10の外部サーバに格納されていてもよい。
また、設計支援装置10が行った処理が、複数の装置によって分散処理されるようにしてもよい。例えば、1つの装置が、論理合成処理までを行ってテストパターンを生成しておき、他の装置が、そのテストパターンを用いてクロストークノイズをチェックするようにしてもよい。また、他の例として、1つの装置が、各サブチップについてインタフェースファイルおよびリザルトファイルを作成しておき、他の装置が、そのインタフェースファイルおよびリザルトファイルを用いて設計対象の回路全体のクロストークノイズをチェックするようにしてもよい。
以上、本発明の設計支援装置、設計支援方法および設計支援プログラムを、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
また、本発明は、前述した各実施の形態のうちの、任意の2以上の構成(特徴)を組み合わせたものであってもよい。
なお、上記の処理機能は、コンピュータによって実現することができる。その場合、設計支援装置1、10が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記憶装置には、ハードディスク装置(HDD)、フレキシブルディスク(FD)、磁気テープ等が挙げられる。光ディスクには、DVD、DVD−RAM、CD−ROM/RW等が挙げられる。光磁気記録媒体には、MO(Magneto-Optical disk)等が挙げられる。
プログラムを流通させる場合には、例えば、そのプログラムが記録されたDVD、CD−ROMなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、ネットワークを介して接続されたサーバコンピュータからプログラムが転送されるごとに、逐次、受け取ったプログラムに従った処理を実行することもできる。
また、上記の処理機能の少なくとも一部を、DSP(Digital Signal Processor)、ASIC(Application Specific Integrated Circuit)、PLD(Programmable Logic Device)などの電子回路で実現することもできる。
1、10 設計支援装置
1a1、1a2、1a3、1a4、1f 記憶部
1b 配線特定部
1c 配線情報作成部
1d クロストークノイズ検証部
1e 集積部
2 半導体集積回路モデル
2a、2b、2c、2d、2e モジュール
11 サブチップリスト作成部
12 サブチップ処理部
121 データベース選択部
125 インタフェースファイル作成部
13、122 レイアウトデータ読み込み部
14、123 インタフェースファイル読み込み部
15、124 チェックデータ作成部
16、126 クロストークノイズ値算出部
17、127 クロストークノイズ値判定部
18、128 リザルトファイル作成部
19 全リザルトファイル読み込み部
20 エラーリスト作成部
21 メインチップDB格納部
22 サブチップDB格納部
23 インタフェースファイル格納部
23a〜23g インタフェースファイル
24 リザルトファイル格納部
24a〜24h リザルトファイル
30 LSI
30a メインチップ
31〜44 サブチップ

Claims (8)

  1. 複数の階層を有する半導体集積回路の第1の階層に属するモジュールが備える配線のうち、前記第1の階層より上位の任意の階層である第2の階層に属するモジュールが備える配線に対しクロストークノイズチェック時の加害者ネットまたは被害者ネットとなる可能性のある配線に関する配線情報を記憶する記憶部と、
    前記第2の階層に属するモジュール内で閉じた配線であり、かつ、前記記憶部に記憶されている前記配線情報の配線に対するクロストークノイズチェック時の被害者ネットまたは加害者ネットとなる配線を特定する配線特定部と、
    を有することを特徴とする設計支援装置。
  2. 前記配線特定部は、前記第1の階層の直上の前記第2の階層に属するモジュールの配線を特定する際には、前記直上の前記第2の階層に属するモジュールが有する前記第1の階層に属するモジュール全ての前記配線情報の配線に対する被害者ネットまたは加害者ネットとなる配線を特定することを特徴とする請求項1記載の設計支援装置。
  3. 前記配線特定部は、前記第2の階層に属するモジュールについて前記配線を特定する処理を繰り返し実行することを特徴とする請求項1記載の設計支援装置。
  4. 前記配線特定部により特定された前記配線と前記配線情報の配線とのクロストークノイズを検証するノイズ検証部をさらに有することを特徴とする請求項1記載の設計支援装置。
  5. 前記ノイズ検証部により検証された全ての階層のモジュールの検証結果のうち、クロストークノイズ値が所定値以上の配線間を明示した検証結果を集積する集積部とをさらに有することを特徴とする請求項4記載の設計支援装置。
  6. 前記ノイズ検証部は、前記モジュールの一部がブラックボックスとして指定されている箇所についてクロストークノイズ値の演算を省略することを特徴とする請求項4記載の設計支援装置。
  7. コンピュータが、
    複数の階層を有する半導体集積回路の第1の階層に属するモジュールが備える配線のうち、前記第1の階層より上位の任意の階層である第2の階層に属するモジュールが備える配線に対しクロストークノイズチェック時の加害者ネットまたは被害者ネットとなる可能性のある配線に関する配線情報を参照して前記第2の階層に属するモジュール内で閉じた配線であり、かつ、前記配線情報の配線に対するクロストークノイズチェック時の被害者ネットまたは加害者ネットとなる配線を特定し、
    特定した前記配線を出力する、
    ことを特徴とする設計支援方法。
  8. コンピュータに、
    複数の階層を有する半導体集積回路の第1の階層に属するモジュールが備える配線のうち、前記第1の階層より上位の任意の階層である第2の階層に属するモジュールが備える配線に対しクロストークノイズチェック時の加害者ネットまたは被害者ネットとなる可能性のある配線に関する配線情報を参照して前記第2の階層に属するモジュール内で閉じた配線であり、かつ、前記配線情報の配線に対するクロストークノイズチェック時の被害者ネットまたは加害者ネットとなる配線を特定し、
    特定した前記配線を出力する、
    処理を実行させることを特徴とする設計支援プログラム。
JP2010253347A 2010-11-12 2010-11-12 設計支援装置、設計支援方法および設計支援プログラム Active JP5510280B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010253347A JP5510280B2 (ja) 2010-11-12 2010-11-12 設計支援装置、設計支援方法および設計支援プログラム
US13/291,226 US8713503B2 (en) 2010-11-12 2011-11-08 Assisting apparatus, method, and program for checking crosstalk noise between hierarchized modules in a semiconductor circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010253347A JP5510280B2 (ja) 2010-11-12 2010-11-12 設計支援装置、設計支援方法および設計支援プログラム

Publications (2)

Publication Number Publication Date
JP2012103992A true JP2012103992A (ja) 2012-05-31
JP5510280B2 JP5510280B2 (ja) 2014-06-04

Family

ID=46049011

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010253347A Active JP5510280B2 (ja) 2010-11-12 2010-11-12 設計支援装置、設計支援方法および設計支援プログラム

Country Status (2)

Country Link
US (1) US8713503B2 (ja)
JP (1) JP5510280B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8982518B2 (en) * 2013-03-14 2015-03-17 The Boeing Company Methods and apparatus to provide transient event protection for circuits
US10747895B2 (en) * 2015-09-25 2020-08-18 T-Mobile Usa, Inc. Distribute big data security architecture
TWI749724B (zh) * 2020-08-21 2021-12-11 和碩聯合科技股份有限公司 電子電路系統

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217315A (ja) * 2000-02-01 2001-08-10 Nec Corp 半導体集積回路装置の電気的チェック方法
JP2005063275A (ja) * 2003-08-18 2005-03-10 Ricoh Co Ltd 集積回路のレイアウト装置及び方法
JP2006252574A (ja) * 2006-04-10 2006-09-21 Matsushita Electric Ind Co Ltd クロストークチェック方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6363516B1 (en) * 1999-11-12 2002-03-26 Texas Instruments Incorporated Method for hierarchical parasitic extraction of a CMOS design
JP4918951B2 (ja) 2001-03-12 2012-04-18 ソニー株式会社 半導体装置
JP2003044540A (ja) 2001-07-27 2003-02-14 Ricoh Co Ltd レイアウト検証装置
JP2004185374A (ja) 2002-12-04 2004-07-02 Matsushita Electric Ind Co Ltd クロストークチェック方法
JP5533119B2 (ja) * 2010-03-25 2014-06-25 富士通株式会社 レイアウト設計装置、レイアウト設計方法、及びレイアウト設計プログラム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217315A (ja) * 2000-02-01 2001-08-10 Nec Corp 半導体集積回路装置の電気的チェック方法
JP2005063275A (ja) * 2003-08-18 2005-03-10 Ricoh Co Ltd 集積回路のレイアウト装置及び方法
JP2006252574A (ja) * 2006-04-10 2006-09-21 Matsushita Electric Ind Co Ltd クロストークチェック方法

Also Published As

Publication number Publication date
US20120124540A1 (en) 2012-05-17
JP5510280B2 (ja) 2014-06-04
US8713503B2 (en) 2014-04-29

Similar Documents

Publication Publication Date Title
CN107918694B (zh) 用于减少集成电路上的延迟的方法
US10418354B2 (en) Integrated circuit and computer-implemented method of manufacturing the same
US6240542B1 (en) Poly routing for chip interconnects with minimal impact on chip performance
US8375345B1 (en) Soft-bounded hierarchical synthesis
US8015522B2 (en) System for implementing post-silicon IC design changes
US8589848B2 (en) Datapath placement using tiered assignment
US8954912B2 (en) Structured placement of latches/flip-flops to minimize clock power in high-performance designs
US8423940B2 (en) Early noise detection and noise aware routing in circuit design
US20100332193A1 (en) Method of Multi-segments Modeling Bond Wire Interconnects with 2D Simulations in High Speed, High Density Wire Bond Packages
CN103455654A (zh) 基于机器学习的数据路径提取
US9740815B2 (en) Electromigration-aware integrated circuit design methods and systems
US11030383B2 (en) Integrated device and method of forming the same
US9098669B1 (en) Boundary latch and logic placement to satisfy timing constraints
US9298872B2 (en) Apportioning synthesis effort for better timing closure
US8661391B1 (en) Spare cell insertion based on reachable state analysis
US10891411B2 (en) Hierarchy-driven logical and physical synthesis co-optimization
JP5510280B2 (ja) 設計支援装置、設計支援方法および設計支援プログラム
TWI789911B (zh) 用於電容值提取的系統、方法及儲存媒體
US10671788B2 (en) Method, system, and storage medium of resource planning for designing semiconductor device
US9940422B2 (en) Methods for reducing congestion region in layout area of IC
CN116738925B (zh) 一种fpga详细布局方法及系统
KR20170094744A (ko) 집적 회로 및 상기 집적 회로의 제조를 위한 컴퓨터 구현 방법
JP2017120514A (ja) 半導体設計支援装置、半導体設計支援方法、及び半導体設計支援プログラム
US9293450B2 (en) Synthesis of complex cells
Xiong et al. Extended global routing with RLC crosstalk constraints

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130805

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140310

R150 Certificate of patent or registration of utility model

Ref document number: 5510280

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150