JP2005141512A

JP2005141512A - 半導体集積回路検証装置

Info

Publication number: JP2005141512A
Application number: JP2003377632A
Authority: JP
Inventors: Shinichi Kaneko; 真一金子; Koichi Hasegawa; 剛一長谷川; Masaaki Noda; 正明野田; Masao Shindo; 正夫新藤; Takashi Miura; 孝三浦; Keiichiro Shimizu; 啓一郎清水
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-11-07
Filing date: 2003-11-07
Publication date: 2005-06-02

Abstract

【課題】精度の高い静電破壊検証を実現できる半導体集積回路検証装置を提供する。
【解決手段】新規回路の回路図データ１０１から抽出した第１の回路接続情報１０３と破壊特性を定義した各素子のモデル１０４を基に、新規回路の各入出力ピンに静電気に相当するパルス状の電圧または電流を印加する回路シミュレーション１０６を行い、新規回路上の各素子の静電破壊情報及び各素子に印可された電流値・電圧値の情報１０７を出力する。
【選択図】図１

Description

本発明は、半導体集積回路の設計工程において、新規回路の回路図データの静電破壊検証に好適な半導体集積回路検証装置に関する。

以下、半導体集積回路の設計工程において、新規回路の回路図データの静電破壊検証を行うための従来の静電破壊検証システムの一例について図９を用いて説明する。図９は従来の静電破壊検証システムによる静電破壊検証の処理手順を模式的に表した図である。

この従来の静電破壊検証システムにおいては、先ず、複数の過去の回路図データ９０２とそれらの静電破壊耐量実績９０３から、ある定められた値以上の静電破壊耐量実績を持つ回路図データを参照し、経路情報抽出処理Ｂ９０４により、経路情報Ｂ９０６を抽出し登録しておく。

そして、経路情報抽出処理Ａ９０４により、新規回路の回路図データ９０１から経路情報Ａ９０５を抽出し、比較処理９０７により経路情報Ａ９０５と予め登録しておいた経路情報Ｂ９０６を比較し、その判定結果（照合結果）を出力する。

具体的には、経路情報抽出処理において、半導体集積回路上の任意の２つの入出力ピンを結ぶ全ての経路を検索し、その経路上の各素子の素子名およびその経路の形成に寄与する各素子のピン名の情報を抽出し、さらに各素子の素子値（抵抗値等）を抽出する。

そして、比較処理９０７において、新規回路から抽出した経路と一致する経路を、ある定められた値以上の静電破壊耐量実績を持つ過去の回路上の経路から検索し、これらの経路上の素子を比較して、新規回路における素子値の方が大きければ合格と判定していた（例えば、特許文献１参照。）。

しかしながら、この従来の静電破壊検証の手法では、新規回路が静電破壊を起こさないかどうかを過去の静電破壊耐量実績から判断するため、静電破壊の判断基準値が実力よりも余裕を持った大きさで設定されることが多く、保護素子や内部素子のサイズが必要以上に大きくなるという問題があった。

また、実際の静電破壊試験時には静電気が入出力ピンから保護素子と電源経路もしくは保護素子とＧＮＤ経路などのインピーダンスの低い経路を通って内部素子を破壊することがあるが、従来の半導体集積回路検証装置では配線抵抗・寄生容量を考慮できないため、この破壊について検証できないという問題があった。

また、静電破壊やラッチアップは実際の素子間の寄生トランジスタを原因として起こることが多いが、従来の半導体集積回路検証装置ではこの寄生トランジスタを考慮できないため、寄生トランジスタによる静電破壊やラッチアップについて検証できないという問題があった。
特開平１０−２８９２６０号公報

本発明は、上記問題に鑑み、新規回路の回路図データから抽出した第１の回路接続情報（回路接続情報とは、回路上の各素子のシミュレーションに必要な属性情報および回路の接続情報などの情報を云う。）と破壊特性を定義した各素子のモデルとを基に、新規回路の各入出力ピンに静電気に相当するパルス状の電圧または電流を印加する回路シミュレーションを行い、新規回路上の各素子の静電破壊情報及び各素子に印可された電流値・電圧値の情報を出力することにより、精度の高い静電破壊検証を実現できる半導体集積回路検証装置を提供することを目的とする。

また、新規回路の回路図データから抽出した第１の回路接続情報と指定された段数とを基に、新規回路の入出力ピンからこの段数分の回路を切り出しそれ以降の内部回路については等価回路もしくは動作モデルに置換した第２の回路接続情報を得、この第２の回路接続情報を用いて回路シミュレーションを行うことにより、回路シミュレーションの高速化を図ることができる半導体集積回路検証装置を提供することを目的とする。

また、新規回路に対応するレイアウトデータから配線抵抗と寄生容量を抽出して得た第３の回路接続情報を加えて回路シミュレーションを行うことにより、配線抵抗と寄生容量を考慮した静電破壊検証が可能となる半導体集積回路検証装置を提供することを目的とする。

また、新規回路に対応するレイアウトデータから寄生トランジスタを抽出して得た第４の回路接続情報を加えて回路シミュレーションを行うことにより、寄生トランジスタを考慮した静電破壊検証およびラッチアップ検証が可能となる半導体集積回路検証装置を提供することを目的とする。

本発明の請求項１記載の半導体集積回路検証装置は、新規回路の回路図データからシミュレーションに必要な第１の回路接続情報を抽出する手段と、この第１の回路接続情報と素子の破壊特性を定義したモデルとを基に、新規回路の各入出力ピンに静電気に相当するパルス状の電圧または電流を印加する回路シミュレーションを行い、新規回路上の各素子の静電破壊情報及び各素子に印可された電流値・電圧値の情報を出力する手段を具備することを特徴とする。

本発明の請求項２記載の半導体集積回路検証装置は、請求項１記載の半導体集積回路検証装置であって、前記第１の回路接続情報と指定された段数とを基に、新規回路の入出力ピンからこの段数分の回路を切り出しそれ以降の内部回路については等価回路もしくは動作モデルに置換した第２の回路接続情報を出力する手段を具備し、前記第１の回路接続情報に代えて前記第２の回路接続情報を用いて前記回路シミュレーションを行うことを特徴とする。

本発明の請求項３記載の半導体集積回路検証装置は、請求項１もしくは２のいずれかに記載の半導体集積回路検証装置であって、新規回路に対応するレイアウトデータから配線抵抗・寄生容量を抽出して第３の回路接続情報を出力する手段を具備し、前記第１の回路接続情報もしくは前記第２の回路接続情報に加えて、前記第３の回路接続情報も用いて前記回路シミュレーションを行うことを特徴とする。

本発明の請求項４記載の半導体集積回路検証装置は、請求項１もしくは２のいずれかに記載の半導体集積回路検証装置であって、新規回路に対応するレイアウトデータから配線抵抗・寄生容量・寄生トランジスタを抽出して第４の回路接続情報を出力する手段を具備し、前記第１の回路接続情報もしくは前記第２の回路接続情報に加えて、前記第４の回路接続情報も用いて前記回路シミュレーションを行うことを特徴とする。

本発明の請求項５記載の半導体集積回路検証装置は、請求項１乃至４のいずれかに記載の半導体集積回路であって、前記回路シミュレーションにより出力した新規回路上の各素子の静電破壊情報及び各素子に印可された電流値・電圧値の情報と新規回路の回路図データとを基に、新規回路の各入出力ピンの静電破壊合否表示、破壊された素子の強調表示、破壊直前の素子に印可された電流値・電圧値表示が追加された回路図を表示することを特徴とする。

本発明によれば、設計段階で保護素子や内部回路の破壊の危険性を予測することが可能になり、精度の高い静電破壊回路検証を実現できる。その結果完成度の高いチップ設計が可能になる。また内部回路を等価回路や動作モデルに置換することで、高速にシミュレーションが可能になる。さらに静電破壊は回路設計時の素子以外の素子（配線抵抗、寄生容量、寄生トランジスタ）の影響が大きいため、これを抽出してシミュレーションを行うことで、高精度な静電破壊検証やラッチアップ検証が可能になる。

以下、本発明の実施の形態について図面を交えて説明する。
（実施の形態１）
まず、本実施の形態１に係る半導体集積回路検証装置について説明する。図１は本実施の形態１に係る半導体集積回路検証装置における静電破壊検証の処理手順を模式的に表した図である。

該半導体集積回路検証装置では、図１に示すように、まず新規に設計した新規回路の回路図データ１０１から第１の回路接続情報１０３（以下、単に回路接続情報１０３と称す。）を抽出する回路接続情報抽出処理１０２を行う。なお、回路接続情報とは、半導体集積回路内に形成される各素子（トランジスタ、ダイオード、抵抗、容量等）のシミュレーションに必要な属性情報（トランジスタサイズ、抵抗値等）及び半導体集積回路の接続情報を含む情報である。また、予め各製造プロセス毎に破壊特性を定義した各素子のモデル１０４を準備しておく。

該半導体集積回路検証装置は、回路接続情報１０３、破壊特性を含む各素子のモデル１０４、およびシミュレーション条件１０５を基にして、新規回路に対する静電破壊試験の回路シミュレーション１０６を実施する。すなわち、新規回路の各入出力ピンに静電気に相当するパルス状の電圧または電流を印加するシミュレーションを実施する。

そして、回路シミュレーション１０６の結果出力される各素子の破壊情報及び各素子に印可された電流値・電圧値１０７と回路図データ１０１とを基にして、各入出力ピンの静電破壊の合否表示、破壊された素子の強調表示、破壊直前の素子に印可された電流値・電圧値表示が追加された回路図を表示する。

図２にこの表示例を示す。図２において、２０１は電源ピン、２０２は入出力ピン、２０３はＧＮＤピン、２０４、２０５は保護ダイオード、２０６は保護抵抗、２０７は内部回路、２０８、２０９は内部素子を示す。

図２に示すように、回路シミュレーションの結果、入出力ピン２０２には静電破壊の合否表示が、素子２０４〜２０６、２０８、２０９には各素子に印可された電流値表示が、内部素子２０８には破壊されたことを示す強調表示が追加された回路図が表示される。

以上のように、本実施の形態１によれば、半導体集積回路の設計工程において、破壊特性を含む素子のモデルを準備しておき、新規に設計した新規回路に対して、実際の静電破壊試験と同様に各入出力ピンに静電気に相当するパルス状の電圧または電流を印加する回路シミュレーションを行い、各入出力ピンの静電破壊の合否表示、破壊された素子の強調表示、破壊直前の素子に印可された電流値・電圧値表示が追加された回路図を表示することが可能となる。

なお、図２では素子に印可された電流値のみ表示されているが、素子に印可された電圧値／電流値を両方表示するのではなく、このようにいずれか一方のみが表示されるようにしてもよい。これは、回路シミュレーションで電圧値／電流値のいずれか一方のみを検出するようにしてもよいし、電圧値と電流値を検出していずれか一方のみを表示するようにしてもよい。

（実施の形態２）
以下、本実施の形態２に係る半導体集積回路検証装置について説明する。図３は本実施の形態２に係る半導体集積回路検証装置における静電破壊検証の処理手順を模式的に表した図である。なお、前述した実施の形態１で説明したデータや処理工程と同じデータや処理工程には同一の符号を付記して、説明を省略する。

該半導体集積回路検証装置では、図３に示すように、回路図データ１０１から抽出した回路接続情報１０３と指定された段数１０８を基に、半導体集積回路の入出力ピンからこの段数１０８分の回路を切り出しそれ以降の内部回路については等価回路もしくは動作モデルに置換する回路切り出し及び等価回路等置換処理１０９を行う点が実施の形態１と異なる。

この回路切り出し及び等価回路等置換処理１０９により得た第２の回路接続情報１１０（以下、単に回路接続情報１１０と称す。）、各素子のモデル１０４、およびシミュレーション条件１０５を基にして回路シミュレーション１０６を実施することにより、入出力ピンから段数１０８以降の内部回路については等価回路等に置換されているので、回路シミュレーションの高速化を図ることが可能となる。

（実施の形態３）
以下、本実施の形態３に係る半導体集積回路検証装置について説明する。図４は本実施の形態３に係る半導体集積回路検証装置における静電破壊検証の処理手順を模式的に表した図である。なお、前述した実施の形態２で説明したデータや処理工程と同じデータや処理工程には同一の符号を付記して、説明を省略する。

この処理手順は、図４に示すように、新規回路に対応するレイアウトデータ４０１から配線抵抗・寄生容量を抽出する配線抵抗等抽出処理４０３を、図３に示す処理手順に並列に加えている点が実施の形態２と異なる。

該半導体集積回路検証装置では、レイアウトデータ４０１と、配線抵抗・寄生容量の閾値４０２を予め準備しておく。そしてレイアウトデータ４０１と閾値４０２を基に、配線抵抗等抽出処理４０３により、レイアウトデータ４０１から閾値４０２以下の配線抵抗・寄生容量を抽出し、第３の回路接続情報４０４（以下、単に回路接続情報４０４と称す。）として出力する。この回路接続情報４０４は、抽出された配線抵抗・寄生容量のシミュレーションに必要な属性（抵抗値・容量値等）とその接続情報を含む情報である。

閾値を設定したのは、レイアウトデータから全ての配線抵抗等を抽出した場合、回路接続情報４０４の情報量が膨大になるので、最小限必要な配線抵抗・寄生容量を抽出するためである。

そして、回路切り出し及び等価回路等置換処理１０９により得た回路接続情報１１０、配線抵抗等抽出処理４０３により得た回路接続情報４０４、各素子のモデル１０４、およびシミュレーション条件１０５を基にして回路シミュレーション１０６を実施する。

図５にレイアウトの一例を示す。図５において、５０１は入出力パッド（入出力ピン）、５０２は保護ダイオードなどの静電破壊用保護素子、５０３は電源幹線、５０４〜５０６は電源に接続する素子を示す。このようなレイアウトの場合、入出力パッド５０１から印加された電流または電圧が保護ダイオード５０２を通って電源幹線５０３へ供給されると、電源幹線の配線抵抗・寄生容量により、電源に接続する素子５０４〜５０６のうちの最も保護素子５０２に近い素子５０４が破壊される可能性が高い。

本実施の形態３によれば、回路図上では同一条件となる素子５０４、５０５、５０６に対して配線抵抗等を考慮したシミュレーションが可能となる。
なお、実施の形態３、４では回路切り出し及び等価回路等置換処理１０９により得た回路接続情報１１０を用いたが、回路図データ１０１より抽出した回路接続情報１０３を直接用いてもよい。また、本実施の形態３では配線抵抗と寄生容量を抽出したが、新規に作成した回路の規模・仕様・集積度などに応じて任意に抽出する素子を決めることができる。

（実施の形態４）
以下、本実施の形態４に係る半導体集積回路検証装置について説明する。図６は本実施の形態４に係る半導体集積回路検証装置における静電破壊検証・ラッチアップ検証の処理手順を模式的に表した図である。なお、前述した実施の形態３で説明したデータや処理工程と同じデータや処理工程には同一の符号を付記して、説明を省略する。

本実施の形態４は、寄生トランジスタをレイアウトデータより抽出し、寄生トランジスタを考慮に入れた回路シミュレーションを行う点が他の実施の形態と異なる。すなわち、該半導体集積回路検証装置では、配線抵抗・寄生容量・寄生トランジスタを抽出する範囲を予め指定しておき、配線抵抗等抽出処理６０２により、レイアウトデータ４０１からこの範囲内の配線抵抗・寄生容量・寄生トランジスタを抽出し、第４の回路接続情報６０３（以下、単に回路接続情報６０３と称す。）として出力する。この回路接続情報６０３は、抽出された配線抵抗・寄生容量・寄生トランジスタのシミュレーションに必要な属性（抵抗値・容量値・トランジスタサイズ等）とその接続情報を含む情報である。

また、これ以外に、図７に示すように、回路切り出し及び等価回路等置換処理１０９により切り出した内部回路を配線抵抗等抽出範囲とすることも可能である。このように範囲を設定したのは、実施の形態３と同様に、レイアウトデータから全ての配線抵抗等を抽出した場合、回路接続情報６０３の情報量が膨大になるので、最小限必要な配線抵抗等を抽出するためである。なお、範囲の設定に加えて、実施の形態３と同様に配線抵抗・寄生容量の閾値を予め設定してもよい。

そして、回路切り出し及び等価回路等置換処理１０９により得た回路接続情報１１０、配線抵抗等抽出処理６０２により得た回路接続情報６０３、各素子のモデル１０４、およびシミュレーション条件１０５を基にして回路シミュレーション１０６を実施する。

なお、本実施の形態４では回路切り出し及び等価回路等置換処理１０９により得た回路接続情報１１０を用いたが、回路図データ１０１より抽出した回路接続情報１０３を直接用いてもよい。また、本実施の形態４では配線抵抗と寄生容量を抽出するが、新規に作成した回路の規模・仕様・集積度などに応じて任意に抽出する素子を決めることができる。

図８に入出力パッド（入出力ピン）付近のレイアウトの一例を示す。図８において、８０１は入出力パッド、８０２、８０３は保護ダイオードなどの静電破壊用保護素子、８０４は素子間のＰ型分離拡散層（Ｐ型基板）、８０５、８０６は素子の島のＮ型拡散層、８０７は素子のＰ型拡散層を示す。

図８に示すレイアウトでは、入出力パッド８０１が保護素子８０２、８０３を経由して内部回路に接続しているが、各保護素子間や保護素子と他の素子間がＰ型分離拡散層８０４で分離されている場合に、各素子の島のＮ型拡散層８０５−Ｐ型分離拡散層８０４−各素子の島のＮ型拡散層８０６間に寄生ＮＰＮトランジスタが形成される。またＰ型分離拡散層８０４−各素子の島のＮ型拡散層８０６−各素子のＰ型拡散層８０７間に寄生ＰＮＰトランジスタが形成される。

本実施の形態４によれば、寄生トランジスタも回路接続情報に加えて回路シミュレーションを行えるため、高精度に静電破壊やラッチアップを予測することが可能になる。

本発明にかかる半導体集積回路検証装置は、新規に作成した回路の回路図データに対して、静電破壊やラッチアップなどを検証するのに有用である。

本発明の実施の形態１に係る半導体集積回路検証装置における静電破壊検証の処理手順を模式的に表した図本発明の実施の形態１〜４における静電破壊情報の表示例を示す図本発明の実施の形態２に係る半導体集積回路検証装置における静電破壊検証の処理手順を模式的に表した図本発明の実施の形態３に係る半導体集積回路検証装置における静電破壊検証の処理手順を模式的に表した図新規回路に対応するレイアウトの一例を示す図本発明の実施の形態４に係る半導体集積回路検証装置における静電破壊検証・ラッチアップ検証の処理手順を模式的に表した図その１本発明の実施の形態４に係る半導体集積回路検証装置における静電破壊検証・ラッチアップ検証の処理手順を模式的に表した図その２新規回路に対応するレイアウトの一例を示す図従来の静電破壊検証システムによる静電破壊検証の処理手順を模式的に表した図

符号の説明

１０１回路図データ
１０２回路接続情報抽出処理工程
１０３第１の回路接続情報
１０４破壊特性を含む素子のモデル
１０５シミュレーション条件
１０６回路シミュレーション処理工程
１０７各素子の破壊情報及び各素子に印可された電流値／電圧値
１０８指定された段数
１０９回路切り出し及び等価回路等置換処理工程
１１０第２の回路接続情報
２０１電源ピン
２０２入出力ピン
２０３ＧＮＤピン
２０４、２０５保護ダイオード
２０６保護抵抗
２０７内部回路
２０８、２０９内部素子
４０１レイアウトデータ
４０２配線抵抗等の閾値
４０３、６０２配線抵抗等抽出処理工程
４０４第３の回路接続情報
５０１入出力パッド
５０２静電破壊用保護素子
５０３電源幹線
５０４〜５０６電源に接続する素子
６０１配線抵抗等の抽出範囲
６０３第３の回路接続情報
８０１入出力パッド
８０２、８０３静電破壊用保護素子
８０４素子間のＰ型分離拡散層
８０５、８０６素子の島のＮ型拡散層
８０７素子のＰ型拡散層
９０１新規回路の回路図データ
９０２過去の回路図データ
９０３静電破壊耐量実績
９０４経路情報抽出処理工程
９０５経路情報Ａ
９０６経路情報Ｂ
９０７比較処理工程

Claims

新規回路の回路図データからシミュレーションに必要な第１の回路接続情報を抽出する手段と、この第１の回路接続情報と素子の破壊特性を定義したモデルとを基に、新規回路の各入出力ピンに静電気に相当するパルス状の電圧または電流を印加する回路シミュレーションを行い、新規回路上の各素子の静電破壊情報及び各素子に印可された電流値・電圧値の情報を出力する手段を具備することを特徴とする半導体集積回路検証装置。
請求項１記載の半導体集積回路検証装置であって、前記第１の回路接続情報と指定された段数とを基に、新規回路の入出力ピンからこの段数分の回路を切り出しそれ以降の内部回路については等価回路もしくは動作モデルに置換した第２の回路接続情報を出力する手段を具備し、前記第１の回路接続情報に代えて前記第２の回路接続情報を用いて前記回路シミュレーションを行うことを特徴とする半導体集積回路検証装置。
請求項１もしくは２のいずれかに記載の半導体集積回路検証装置であって、新規回路に対応するレイアウトデータから配線抵抗・寄生容量を抽出して第３の回路接続情報を出力する手段を具備し、前記第１の回路接続情報もしくは前記第２の回路接続情報に加えて、前記第３の回路接続情報も用いて前記回路シミュレーションを行うことを特徴とする半導体集積回路検証装置。
請求項１もしくは２のいずれかに記載の半導体集積回路検証装置であって、新規回路に対応するレイアウトデータから配線抵抗・寄生容量・寄生トランジスタを抽出して第４の回路接続情報を出力する手段を具備し、前記第１の回路接続情報もしくは前記第２の回路接続情報に加えて、前記第４の回路接続情報も用いて前記回路シミュレーションを行うことを特徴とする半導体集積回路検証装置。
請求項１乃至４のいずれかに記載の半導体集積回路であって、前記回路シミュレーションにより出力した新規回路上の各素子の静電破壊情報及び各素子に印可された電流値・電圧値の情報と新規回路の回路図データとを基に、新規回路の各入出力ピンの静電破壊合否表示、破壊された素子の強調表示、破壊直前の素子に印可された電流値・電圧値表示が追加された回路図を表示することを特徴とする半導体集積回路検証装置。