JP3971105B2 - 半導体集積回路の設計方法 - Google Patents

Description

技術分野
本発明は、半導体集積回路の寄生素子による動作不良を回路設計段階から着目して回避できるようにする技術に関し、例えばアナログ若しくはアナログ・ディジタル混在集積回路の設計方法に適用して有効な技術に関するものである。
背景技術
半導体集積回路には不所望な素子の寄生が顕在化されることが有る。このような不所望な寄生素子は、回路構成、トランジスタレイアウト、動作中のノードの電位状態等に応じて顕在化される。例えば、半導体集積回路では、半導体基板と素子との間にできるｐｎ接合を逆バイアス状態として素子間を電気的に分離しているが、特定のノードがｐｎ接合部分を順バイアスとする電位状態にされると、その部分に電流が流れ、回路的には寄生バイポーラトランジスタのような寄生素子が正規の素子間に介在されるのと等価な状態にされる。
しかしながら、回路設計段階でそのような寄生素子を定量的に把握することは比較的困難であった。なぜならば、例えば半導体基板をベースとする寄生バイポーラトランジスタを寄生素子とすると、当該寄生素子のエミッタ及びコレクタとみなし得る正規デバイスは半導体集積回路の全体に及び、不良発生箇所を特定できないため、解析対象が広範囲に及び、実用的な計算機処理時間で解決することが難しいからである。
また、レイアウト設計の結果に対して不純物分布や酸化膜形状などの具体的なデバイス構造を特定して行なわれるデバイスシミュレーションにより寄生素子の検証を行なうことも可能であるが、デバイスシミュレーションでは回路シミュレーションに比べて格段に長い計算機処理時間を要し、半導体集積回路全体に対して寄生素子の検証を行なうことは現実的ではない。
このため、試作でのカット・アンド・トライによって対策するのが現状であり、半導体集積回路の開発を遅延させる原因になっていた。
尚、電子回路のシミュレーションについて記載された文献の例としては、岩波講座マイクロエレクトロニクス３，ＶＬＳＩの設計Ｉ（株式会社岩波書店、１９８７年９月２２日発行第Ｐ１１３頁〜第１５９頁）がある。
本発明の目的は、回路設計の段階で寄生素子を定量的に把握できる半導体集積回路の設計方法を提供することにある。
本発明の別の目的は寄生素子の定量的把握を実用時間内のシミュレーション処理で実現できる技術を提供することにある。
本発明のその他の目的は寄生素子の検証と言う点で半導体集積回路の開発期間を短縮できる方法を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
発明の開示
本発明は、半導体集積回路の回路設計対象とされる回路を構成する素子の情報と前記回路の接続情報とを含むネットリストを用い所望とする回路状態、例えばｐｎ接合部分を順バイアスとする電位状態、を採り得る前記回路上の箇所を摘出する第１の回路シミュレーション処理と、前記第１の回路シミュレーション処理で摘出された箇所の前記回路状態に起因して前記回路上の複数箇所で寄生素子のモデルを仮定したとき個々の寄生素子のモデルが回路の着目箇所に影響を及ぼす度合としての感度を取得する第２のシミュレーション処理と、を含む半導体集積回路の設計方法を提供する。
上記手段において、前記第１の回路シミュレーション処理で指摘された箇所は、例えば寄生バイポーラトランジスタのエミッタ（又はコレクタ）に相当される。この寄生バイポーラトランジスタの他方の端子、即ち、コレクタ（又はエミッタ）は半導体基板を共通にするその他種々の素子の半導体領域、例えば正規のバイポーラトランジスタのエミッタ又はコレクタ等（解析対象ノード）とされ得る。第２のシミュレーション処理では、そのような解析対象ノードに、寄生バイポーラトランジスタのモデル、例えば、電流源の接続を仮定し、この電流源が回路の着目箇所（例えば所要の出力端子）に影響を及ぼす度合を感度として取得する。前記感度は、前記電流源の電流に対する着目箇所の電流、電圧、パルス幅等の比として得られる。この感度が大きいほど、着目箇所は寄生素子の影響による誤動作の確率が高いことを意味する。換言すれば、回路設計の段階で寄生素子を定量的に把握できる。したがって、感度が大きいな解析対象ノードに対して重点的に寄生素子対策を講ずることが可能になる。寄生素子対策は、回路的又はレイアウト的対策とすることができ、例えば、ガードリングを設けたり、トランジスタの距離を離すといったルールに従って行なわれ、レイアウト設計に確実に反映させることができる。
このように、回路設計段階（レイアウト前）では寄生素子が動作する場所、及び、その特性（寄生バイポーラトランジスタのｈＦＥ等）は解からないため、寄生素子を含めた回路シミュレーションは行えないが、上記した手段のように、寄生素子がもし発生したら着目箇所に重大な影響を及ぼす解析対象素子（寄生感度の高い素子）をリストアップし、そのような素子には予め回路修正を行い感度を下げたり、レイアウト時に負電位等にされる箇所（順バイアス状態にされる箇所）との距離を離して配置することにより、寄生素子のｈＦＥを下げるなどの対策を簡単に行うことが可能になる。前記感度の高い素子のリストアップは実用的な計算機処理時間で実現できる。試作デバイスのカット・アンド・トライの期間も短縮できる。よって、寄生素子の検証と言う点で半導体集積回路の開発期間を短縮できる。
前記第２のシミュレーション処理では、前記感度とこれに対応する寄生素子モデルの位置又は寄生素子モデルに接続する素子とを示す情報を感度の高い順にソートした結果リストを出力させることができる。また、前記第２のシミュレーション処理では、所定以上の感度に応ずる寄生素子モデルの位置又は該寄生素子モデルに接続する素子を前記回路の表示画面上で識別可能に表示させることができる。
また、本発明は、前記第１の回路シミュレーション処理と、第２のシミュレーション処理と、をコンピュータに実行させるためのプログラムを格納したコンピュータ読み取り可能な記憶媒体を提供する。
更に、本発明は、半導体集積回路の回路設計を支援する回路設計処理と、前記回路設計処理で設計された回路を評価する回路評価処理と、回路評価処理を経た回路に対してレイアウト設計を支援するレイアウト設計処理と、レイアウト設計に従って試作されたサンプルの評価を行なう試作評価処理とを含む半導体集積回路の製造方法を提供する。前記回路評価処理は前記第１の回路シミュレーション処理と、第２のシミュレーション処理とを含む。前記レイアウト設計処理は、所定よりも高い感度に応ずる電流源モデルに接続するバイポーラトランジスタのレイアウトを電流増幅率が所定値よりも小さくなるように制限するレイアウトルールを用いる。
発明を実施するための最良の形態
モータドライバＩＣにおける負電位寄生不良対策を一例として本発明を詳細に説明する。
モータドライバＩＣの負荷であるモータは電気的にはインダクタンスとして扱える。したがって、端子電圧Ｖ、インダクタンスに流れる電流をＩ、モータのインダクタをＬとすると、
Ｖ＝Ｌ・ｄＩ／ｄｔ
の関係があり、インダクタンスに流れる電流の微分値が電圧として現れる。仮に、モータに流れる電流が第２図に示されるようなステップ状の波形だとすると、その立ち上がり、立ち下がり時には、その傾きに比例したひげ状の電圧（キックバック）が、出力端子ＰＵに発生する。これは、ＩＣの電源電圧に関係なく発生するため、電源電圧より高い電圧、あるいはグランドより低い所謂負電位が生ずる可能性がある。第２図においてｎｐｎバイポーラトランジスタＱ１，Ｑ２は出力段を構成するプッシュ・プル回路である。ｎｐｎバイポーラトランジスタＱ４は出力段を制御するための前段回路に含まれるトランジスタを代表的に示したものである。
第３図の断面図に示されるように、通常、半導体基板Ｐ−ＳＵＢはＩＣ内の最低電位（例えば接地電圧Ｖｓｓ）に設定され、半導体基板と素子との間にできるｐｎ接合を逆バイアス状態にすることにより素子間を電気的に分離している。モータドライバＩＣの出力端ＰＵではインダクタンスのキックバックによる負電位時にこの条件がくずれ、半導体基板と素子のｐｎ接合が順バイアス状態となり、電流が流れてしまう。回路的にみると、負電位になるノードをエミッタ、半導体基板をベース、それ以外のｎ型半導体領域をコレクタとする寄生ｎｐｎバイポーラトランジスタＱｐｒが動作すると考えられる。
ここで、前記負電位ノードの箇所ＰＵに対して、寄生ｎｐｎバイポーラトランジスタＱｐｒのコレクタとなり得るノード（Ｑ４のコレクタ又は図示を省略するｐｎｐバイポーラトランジスタのベース）は半導体基板Ｐ−ＳＵＢを共通にする正規のトランジスタの全体に及ぶ。
以下に説明する半導体集積回路の設計方法では、前記負電位ノードのように逆バイアス状態が崩れる可能性の有るノードの摘出（負電位ノード摘出）と、このノードの負電位状態に起因して寄生素子が発生すると仮定したとき着目箇所に重大な影響を及ぼす解析対象素子、即ち寄生感度の高い素子の抽出（寄生感度解析）とを、回路シミュレーションの一環として行なうものである。
尚、ＩＣの低消費電力化に伴い、第４図の駆動信号波形で示されるリニア駆動方式からエネルギー効率のよいＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）駆動方式が増えつつある状況下において、ＰＷＭ方式はパルス的にインダクタンスを駆動するため、キックバックが生じ易く、また、システムのコスト低減のため、第５図に例示されるＩＣ外付けショットキーダイオードＤＯ等による電圧クランプ回路を付加できない、という事情がある。
第６図には本発明者が検討したモータドライバＩＣで生じた実際の負電位寄生不良の様子が示される。Ｑ１，Ｑ２は出力段トランジスタである。正常動作ではトランジスタＱ２及びＱ４はオフ状態であり、トランジスタＱ１がＰＷＭ信号によりスイッチング動作し、トランジスタＱ１を通じてコイルに電流を流し、トルクを発生させモータを回転させる。
第６図の回路における不良は以下のようにして生ずる。トランジスタＱ１がオン状態からオフ状態に変化したとき、インダクタのキックバックにより出力端子ＰＵが負電位になる。その負電位がトランジスタＱ３のエミッタに伝播する。トランジスタＱ３のコレクタとトランジスタＱ４のベース間の寄生ｎｐｎトランジスタＱｐｒが動作し、トランジスタＱ４のベース電流を引き、本来オフ状態であるべきトランジスタＱ４がオン状態にされる。トランジスタＱ４のコレクタ電流がトランジスタＱ２のベースに与えられて当該トランジスタＱ２がオン状態にされる。これにより、トランジスタＱ１がオン状態になったとき、トランジスタＱ１〜Ｑ２へ貫通電流が流れ、出力端子ＰＵの駆動電流が低下し、モータの動作不良を生ずる。
負電位ノードは出力端子だけでなく、ＩＣの内部ノードへも伝播する。前記負電位ノード摘出のための処理は、回路シミュレータを用いて、全負電位ノードを摘出するためのプログラム（負電位ノード摘出プログラム）を実行して行なう。また、寄生トランジスタはいたるところに発生しているにもかかわらず、実際に不良を引き起こすのはごく一部である。前記寄生感度解析の処理は、寄生に対する感度を求めるプログラム（寄生感度解析プログラム）を実行して行なう。
第７図には半導体集積回路の設計方法における前記負電位ノード摘出（ＶＣＨＥＣＫ）及び寄生感度解析（ＰＳＳ）の処理の位置付けが例示される。第７図ではＬＳＩメーカ側の処理とＬＳＩユーザ側の処理とを分けて図示してある。特に制限されないが、図より明らかなように、ここで対象とするＬＳＩは、モータドドライバＩＣ或いはオーディオ用ＩＣなどのアナログ・ディジタル混在半導体集積回路、更にはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）形式等の、回路設計やレイアウト設計をＬＳＩユーザが主体となって行なう形式のものである。
ＬＳＩメーカはＬＳＩユーザが回路設計及びレイアウト設計を行なうことができるようにするための、回路セルのライブラリ、設計ツール、及び設計ルールなどをデザインキットとして一括してＬＳＩユーザに提供する。ＬＳＩユーザは当該デザインキットを用いて所望の半導体集積回路の回路設計及びレイアウト設計などを行なう。回路設計に対する評価として前記負電位ノード摘出（ＶＣＨＥＣＫ）及び寄生感度解析（ＰＳＳ）の処理を行ない、その結果を回路設計にフィードバックし、更にレイアウト設計に反映させる。
第８図には負電位ノード摘出処理のフローチャートが示される。負電位ノード摘出プログラムは、回路シミュレータの前処理部と後処理部とからなる。前処理部の入力は解析指定文や入力信号が付加され過渡解析が実行可能なシミュレーションネットリスト（Ｓｉｍネットリスト）Ｌ１とされる。例えばシミュレーションネットリストはＳＰＩＣＥフォーマットを有し、回路を構成する素子名、素子が接続するノード名、素子のモデル名などを素子毎に含んでいる。シミュレーションネットリストに含まれる素子の特性情報はライブラリを参照して取得される。
前記シミュレーションネットリストＬ１にはチェック情報が付加され（Ｓ１）、前処理部の出力は、全ノードについてチェック文（回路シミュレータが有する指定ノードの波形計測機能）が付加されたシミュレーションネットリストＬ２とされる。前記チェック情報とは、負電位ノードの摘出であれば負電位を指示する記述であり、例えばＶＣＨＥＣＫ Ｖ＜０のような記述によって与えられる。前記チェック情報は、特に制限されないが、個々のノードのチェック文に展開され、ネットリストＬ２に含められる。
このシミュレーションネットリストＬ２に対し回路シミュレータが実行される（Ｓ２）。回路シミュレーションの手法は、公知であるからその詳細については言及しないが、シミュレーションネットリスト（接続情報及び解析時間、出力ノード等の解析条件）を入力とし、数値解析により、過渡応答や周波数応答の波形等を出力して行われる。
後処理部は回路シミュレータの実行結果リストＲ１からチェック文に関する情報を摘出して編集し、出力する（Ｓ３）。即ち、チェック文により負電位ノードであると計測されたノードが摘出され、出力された結果リストＲ２は、第９図に例示されるように、チェック項目に該当する素子名又はノード名とその時刻を含んでいる。これによって負電位ノードがリストアップされる。
前記負電位ノード摘出プログラムの本質は、全ての素子又はノードに対し、過渡波形のチェックを行うことであり、負電位ノード摘出機能だけでなく、第１０図に例示されるような飽和するバイポーラトランジスタ、第１１図に例示されるような耐圧超過の電圧が印加されるバイポーラトランジスタ若しくは耐圧超過ノードの摘出も可能である。バイポーラトランジスタの飽和を摘出する場合には、ベース・コレクタ電圧Ｖｂｃ＜０を適出条件とすればよい。また、バイポーラトランジスタの耐圧超過を適出条件とする場合には、コレクタ・エミッタ間、コレクタ・ベース間、又はエミッタ・ベース間の耐圧電圧超過を摘出条件とすればよい。
回路設計段階（レイアウト前）では寄生素子が動作する場所、及び、その特性（寄生バイポーラトランジスタのｈＦＥ等）は解からないため、寄生素子を特定して回路全体で回路シミュレーションを行なうことはできない。そこで、前記寄生感度解析処理では、寄生素子がもし発生したら重大な影響を及ぼす素子（寄生感度の高い素子）をリストアップする。リストアップされた素子には予め回路修正を行なって感度を下げたり、レイアウト時に負電位フードとの距離を離して配置したりして、寄生素子のｈＦＥを下げるなどの対策を行うようにする。
第１２図には寄生感度解析の概念図が示される。寄生ｎｐｎバイポーラトランジスタの簡略モデルとして１０μＡ程度の微小電流源（Ｉｐ）を用いる。寄生が発生しうるノードの一つにこの電流源を付加し、感度を見たいノード、例えば出力端子ＰＵ、の電気的な変化量（ｄＥ）を観測する。寄生感度は、寄生感度＝ｄＥ／Ｉｐ、のように定義する。電気的な変化量（ｄＥ）の観測を、寄生が発生しうるノード（解析対象ノード）全てについて繰り返し、感度の高い順にソートして出力する。ここで、寄生が発生しうるノードとは、Ｅｐｉ層を素子端子とするノードで、具体的には、ｎｐｎバイポーラトランジスタのコレクタ、ｐｎｐバイポーラトランジスタのベース等である。
第１３図には寄生感度解析処理のフローチャートが示される。寄生感度解析処理では、解析指定文や入力信号が付加され過渡解析が実行可能なシミュレーションネットリストＬ１１を入力する。例えばシミュレーションネットリストはＳＰＩＣＥフォーマットを有し、回路を構成する素子名、素子が接続するノード名、素子のモデル名などを素子毎に含んでいる。シミュレーションネットリストに含まれる素子の特性情報はライブラリを参照して取得される。シミュレーションネットリストＬ１１は前記シミュレーションネットリスト１と同じであってよい。
前記シミュレーションネットリストＬ１１には寄生電流源が付加され（Ｓ１１）、シミュレーションネットリストＬ１２とされる。第１４図には例えば前記トランジスタＱ４のベースに寄生電流源（１０μＡ）を付加したとき、ネットリストＬ１２におけるその部分の記述が例示されている。端子名の記述における同一記号は相互に接続されるものであることを意味している。寄生電流源のデバイス名はＩｐとして図示されている。実際には、ネットリストＬ１１に含まれるｎｐｎバイポーラトランジスタのコレクタ、ｐｎｐバイポーラトランジスタのベースの全てに対して寄生電流源を接続する記述が付加されている。
前記シミュレーションネットリストＬ１２に対して回路シミュレーションが行なわれ（Ｓ１２）、解析対象ノードの寄生感度が得られ（Ｒ１１）、感度の高い順にソートされる（Ｓ１３）。この処理は寄生が発生しうるノード、即ちネットリストＬ１１に含まれるｎｐｎバイポーラトランジスタのコレクタ、ｐｎｐバイポーラトランジスタのベースの全てに対して順次繰り返される。
最後に感度の高い順にソートされた感度解析結果リスト（Ｒ１２）が出力される。第１５図には寄生感度解析結果の一例が示される。この結果において、寄生電流源の電流値は１０ｅ−６（１０μＡ）とされ、解析対象ノードは感度の絶対値（Ｓｅｎｓｉｔｉｖｉｔｙ）の大きい順にソートされている。
寄生素子のモデルは電流源であるが寄生感度を評価する際の変化量ｄＥついては、第１６図に例示されるように、電流、電圧、パルス幅等を用いてもよい。
第１図には前記負電位ノード摘出処理及び寄生感度解析処理を適用した設計フローを全体的に示してある。回路設計（Ｓ２０）の後の回路設計検証（Ｓ２１）で負電位ノード摘出処理（Ｓ２１０）及び寄生感度解析処理（Ｓ２１１）を行なう。寄生感度解析結果は、可能であれば、回路対策として回路設計結果にフィードバックされる。例えば、寄生感度の高い素子若しくはノードに対して、インピーダンスを低くして寄生感度を下げたり、クランプ回路を追加して負電位をクリップする等の回路上の対策を行う。これが不可能若しくは不十分な場合、後段のレイアウト設計（Ｓ２２）において、負電位ノードと寄生感度の高い素子を離してレイアウトしたり、間にダミーのｎ型半導体領域若しくはガードリングなどを配置し、そこから電流を引く等のレイアウト上の対策を行う。そのような対策手法は電子化された設計ガイドを利用して行なうことができる。
寄生感度解析の結果、感度の高い素子又はノードに対しては、回路設計用システムの画面上で他と区別可能な警報表示を行なう。また、レイアウト設計においても、回路設計での寄生感度の低減が不可能又は不十分な素子又はノードに対して、同じくレイアウト設計用システムの画面上で他と区別可能な警報表示を行なう。それら警報表示は、オペレータが人手を介して寄生感度対策を講ずるように促すことになる。
第１７図には前記負電位ノード摘出プログラム及び寄生感度解析プログラムを等の実行するコンピュータの一例が示される。同図に示されるコンピュータは、コンピュータ本体１に、夫々図示を省略するプロセッサ、プロセッサのワーク領域とされるＲＡＭ、各種入出力コントローラ、表示コントローラなどがバスに接続されて構成される。プロセッサが実行するアプリケーションプログラムは、前記入出力コントローラに接続された補助記憶装置（例えばハードディスクドライブ装置）２に格納されている。補助記憶装置２には、前記負電位ノード摘出プログラム及び寄生感度解析プログラムなどの各種設計支援ツール類が格納されており、当該プログラムは補助記憶装置からＲＡＭにロードされてプロセッサで実行される。前記設計支援ツール類はグラフィック・ユーザ・インタフェースを備え、ディスプレイ３に表示された画面を見ながら操作可能にされる。寄生感度大の前記警報表示も回路設計操作画面上に表示される回路図に対してその位置を示すことができる。
第１８図には前記負電位ノード摘出及び寄生感度解析処理を採用して半導体集積回路を製造する時の全体的なフローチャートが示される。半導体集積回路の電気的特性、パッケージ、及びピンなどの回路使用に対して回路設計及び回路検証処理（Ｓ３０）が行なわれる。回路設計では回路図エディタによって回路図が入力され、それに対して回路検証が行なわれる。回路検証は、回路構成のチェック（トポロジチェック）と回路シミュレーションなどである。回路シミュレーションでは過渡解析、前記負電位ノード摘出、及び寄生感度解析処理が行なわれる。寄生感度解析結果などは回路設計にフィードバックされる。
回路設計データ（回路トポロジ）、寄生感度解析結果及びレイアウト制約などはレイアウト設計及びレイアウト検証処理（Ｓ３１）に利用される。レイアウト設計では、自動配置配線処理などによって回路のレイアウトを行なう。このとき、前記寄生感度解析結果を考慮したレイアウトを行なう。レイアウト結果に対してはパターンチェックや電気的チェックなどの検証を行ない、不都合な点はレイアウト設計処理にフィードバックする。
レイアウト設計によってマスクデータが得られる。マスクデータに従って半導体集積回路が試作され（Ｓ３２）、試作されたデバイスに対してテスタ用いた試作評価が行なわれる（Ｓ３３）。試作評価で不良が明らかにされたときは、回路やレイアウトの修正が行なわれ、不良が解消された後、その半導体集積回路の量産が開始される（Ｓ３４）。試作評価の段階迄には前述の負電位ノード摘出と寄生感度解析が行なわれ、寄生素子による影響の回避が回路設計の段階から行なわれているので、試作評価のときに寄生素子による不良が多発する事態は解消されている。
このように、回路設計段階（レイアウト前）では寄生素子が動作する場所、及び、その特性（寄生バイポーラトランジスタのｈＦＥ等）は解からないため、寄生素子を含めた回路シミュレーションは行えないが、上記のように、寄生素子がもし発生したら着目箇所に重大な影響を及ぼす解析対象素子（寄生感度の高い素子）をリストアップし、そのような素子には予め回路修正を行い感度を下げたり、レイアウト時に負電位等にされる箇所（順バイアス状態にされる箇所）との距離を離して配置することにより、寄生素子のｈＦＥを下げるなどの対策を簡単に行うことが可能になる。前記感度の高い素子のリストアップは実用的な計算機処理時間で実現できる。試作デバイスのカット・アンド・トライの期間も短縮できる。よって、寄生素子の検証と言う点で半導体集積回路の開発期間を短縮できる。
第１９図には前記警告表示に着目したときの処理フローが示される。回路データに対して前記負電位ノード摘出及び寄生感度解析などの回路検証が行なわれ（Ｓ４０）、その結果を用いて、寄生感度の高い部分を警告表示するための表示データが生成される（Ｓ４１）。この表示データと回路データを用いて画面に警告表示を行なう（Ｓ４２）。前記寄生感度の高い部位に対する回路的な修正は回路データに反映され、また、レイアウト設計にも反映される。レイアウト設計されたマスクデータに対する検証結果を用いることによっても、未だ寄生感度の高い部位を警告表示することができる。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
例えば、寄生素子は２個のパイポーラトランジスタの間に寄生するバイポーラトランジスタの他、ＭＯＳトランジスタとの間に寄生するトランジスタ、トランジスタに寄生する容量等であってもよい。また、寄生不良は図６の例に限定されない。また、本発明は、図７で例示したように回路設計やレイアウト設計をＬＳＩユーザが行う場合に限定されず、ＬＳＩメーカによる設計に本発明を適用できることは言うまでもない。
産業上の利用可能性
本発明は、モータドライバＩＣやオーディオ用パワーアンプＩＣなどのパワー系ＬＳＩの設計検証に適用できるほかに、各種半導体集積回路の設計並びにその製造方法などに広く適用することができる。
【図面の簡単な説明】
第１図は負電位ノード摘出処理及び寄生感度解析処理を適用した設計フローを全体的に示したフローチャートである。
第２図はモータドライブＩＣにおけるキックバック電圧の説明図でである。
第３図は寄生バイポーラトランジスタが形成される部分のデバイス縦断面図である。
第４図はリニア駆動方式とＰＷＭ駆動方式の駆動信号波形図である。
第５図は外付け電圧クランプ回路で負電圧ノードを対策した回路図である。
第６図は本発明者が検討したモータドライバＩＣで生じた実際の負電位寄生不良の様子を示す回路図である。
第７図は半導体集積回路の設計方法における負電位ノード摘出及び寄生感度解析の処理の位置付けを示した説明図である。
第８図は負電位ノード摘出処理のフローチャートである。
第９図は負電位ノード摘出処理によて得られた結果の一例を示す説明図である。
第１０図は負電位ノードの摘出に代えて飽和バイポーラトランジスタの摘出を行なう場合の説明図である。
第１１図は負電位ノードの摘出に代えて耐圧超過電圧が印加されるバイポーラトランジスタの摘出を行なう場合の説明図である。
第１２図は寄生感度解析の概念図である。
第１３図は寄生感度解析処理のフローチャートである。
第１４図は寄生電流源を付加したネットリストの一部の記述を例示する説明図である。
第１５図は寄生感度解析結果の一例を示す説明図である。
第１６図は寄生感度を評価する際の変化量ｄＥとして電流、電圧、パルス幅等を用いる場合の感度の説明図である。
第１７図は負電位ノード摘出プログラム及び寄生感度解析プログラムを等の実行するコンピュータのブロック図である。
第１８図は負電位ノード摘出及び寄生感度解析処理を採用して半導体集積回路を製造する時の全体的なフローチャートである。
第１９図は前記警告表示に着目した処理のフローチャートである。

Claims (8)

1. 半導体集積回路の回路設計対象とされる回路を構成する素子の情報と前記回路の接続情報とを含むネットリストを用い所望とする回路状態を採り得る前記回路上の箇所を摘出する第１の回路シミュレーション処理と、
   前記第１の回路シミュレーション処理で摘出された箇所の前記回路状態に起因して前記回路上の複数箇所で寄生素子のモデルを仮定したとき個々の寄生素子のモデルが回路の着目箇所に影響を及ぼす度合としての感度を取得する第２のシミュレーション処理と、を含み、
   前記第１の回路シミュレーション処理と前記第２のシミュレーション処理は、コンピュータが所定のプログラムを実行することによって行われることを特徴とする半導体集積回路の設計方法。
2. 前記所望とする回路状態は、ｐｎ接合部分を順バイアスとする電位状態であることを特徴とする請求の範囲第１項記載の半導体集積回路の設計方法。
3. 前記寄生素子のモデルは寄生バイポーラトランジスタをモデル化した電流源であることを特徴とする請求の範囲第２項記載の半導体集積回路の設計方法。
4. 前記第２のシミュレーション処理は、前記感度とこれに対応する寄生素子モデルの位置又は寄生素子モデルに接続する素子とを示す情報を感度の高い順にソートした結果リストを出力するものであることを特徴とする請求の範囲第１項記載の半導体集積回路の設計方法。
5. 前記第２のシミュレーション処理は、所定以上の感度に応ずる寄生素子モデルの位置又は該寄生素子モデルに接続する素子を前記回路の表示画面上で識別可能に表示するものであることを特徴とする請求の範囲第１項記載の半導体集積回路の設計方法。
6. 半導体集積回路の回路設計対象とされる回路を構成する素子の情報と前記回路の接続情報とを含むネットリストを用い所望とする回路状態を採り得る前記回路上の箇所を摘出する第１の回路シミュレーション処理と、
   前記第１の回路シミュレーション処理で摘出された箇所の前記回路状態に起因して前記回路上の複数箇所で寄生素子のモデルを仮定したとき個々の寄生素子のモデルが回路の着目箇所に影響を及ぼす度合としての感度を取得する第２のシミュレーション処理と、をコンピュータに実行させるためのプログラムを格納したコンピュータ読み取り可能な記憶媒体。
7. 前記所望とする回路状態は、ｐｎ接合部分を順バイアスとする電位状態であり、前記寄生素子のモデルは寄生バイポーラトランジスタをモデル化した電流源であることを特徴とする請求の範囲第６項記載のコンピュータ読み取り可能な記憶媒体。
8. 半導体集積回路の回路設計を支援する回路設計処理と、前記回路設計処理で設計された回路を評価する回路評価処理と、回路評価処理を経た回路に対してレイアウト設計を支援するレイアウト設計処理と、レイアウト設計に従って試作されたサンプルの評価を行なう試作評価処理とを含み、前記回路設計処理と、前記回路評価処理と、前記レイアウト設計処理と、前記試作評価処理は、コンピュータが所定のプログラムを実行することによって行われる半導体集積回路の製造方法において、
   前記回路評価処理には、回路設計対象とされる回路を構成する素子の情報と前記回路の接続情報とを含むネットリストを用いｐｎ接合が順バイアスとされる電位状態を採り得る前記回路上の箇所を摘出する第１の回路シミュレーション処理と、前記第１の回路シミュレーション処理で摘出された箇所の前記電位状態に起因して前記回路上の複数箇所で寄生バイポーラトランジスタを電流源モデルに仮定したとき個々の前記電流源モデルが回路の着目箇所に影響を及ぼす度合としての感度を取得する第２のシミュレーション処理とを含め、
   前記レイアウト設計処理には、所定よりも高い感度に応ずる電流源モデルに接続するバイポーラトランジスタのレイアウトを電流増幅率が所定値よりも小さくなるように制限するレイアウトルールを用いることを特徴とする半導体集積回路の製造方法。

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