JP5661216B1 - Ｅｓｄ検証装置、ｅｓｄ検証方法、およびコンピュータをｅｓｄ検証装置として機能させるプログラム - Google Patents

Abstract

【課題】 ＥＳＤ解析に必要な素子のみを抽出し、且つ、複数の異なる２端子間毎のＥＳＤ解析に特化したネットリストを作成し、１つ以上の任意の２端子間の解析を行うことで解析精度を確保しつつ、解析時間を大幅に削減することができるＥＳＤ検証装置およびＥＳＤ検証方法を提供する。【解決手段】 集積回路の全体回路接続データに含まれる外部端子から、定められた２端子に対し、前記２端子の間の全ての素子を抽出し、第１外部端子間回路縮約接続データを作成する第１縮約手段と、設定された追跡終了素子により、前記２端子のおのおのから前記追跡終了素子までの間に含まれる素子のみを抽出し、第２外部端子間回路縮約接続データを作成する第２縮約手段と、ＭＯＳトランジスタ、バイポーラトランジスタおよび容量素子を定められたＥＳＤデバイスモデルに変換し、第３外部端子間回路縮約接続データを作成する第３縮約手段と、前記２端子間にサージ電流を印加したときの過渡解析を行い、前記２端子間のＥＳＤ特性を出力する解析手段と、を有するＥＳＤ検証装置とする。【選択図】図１

Description

本発明は、ＥＳＤ検証装置、ＥＳＤ検証方法、およびコンピュータをＥＳＤ検証装置として機能させるプログラムに関する。より詳細には、ＥＳＤ（Electrostatic Discharge）保護素子を有する半導体集積回路を対象として、ＥＳＤ現象によって引き起こされた大きなサージ電流の伝播経路を解析し、ＥＳＤ保護素子が適切な箇所に配置され、ＥＳＤ現象から保護されるべき素子がＥＳＤ保護素子によって保護されているかを効率的、且つ、確実に検証するＥＳＤ検証装置、ＥＳＤ検証方法、およびコンピュータをＥＳＤ検証装置として機能させるプログラムに関する。

電子機器におけるＥＳＤ現象は、帯電した導電性の物体（人体、梱包材料、パッケージ挿入装置等）によって引き起こされる。前記帯電した導電性の物体が、他の導電性の物体に接触、あるいは充分に接近すると、ＥＳＤ現象が発生する。このＥＳＤ現象によって、電子機器の誤動作や損傷などの問題を引き起こす原因となる。ＥＳＤ現象によって引き起こされた大きなサージ電流は、半導体集積回路の各端子より内部回路のＰＮ結合を介した低インピーダンスの電流経路や寄生素子を介してグランド端子に伝播し、半導体集積回路を破壊することもあり得る。

そのため通常、半導体集積回路の入出力端子と内部回路の間に、ＰＮ接合の順方向特性あるいはブレークダウン特性を利用したＥＳＤ保護素子と抵抗素子によって構成されたＥＳＤ保護回路により静電荷を逃がす経路を設けることでＥＳＤ現象による内部回路の破壊を防いでいる。

一方で、半導体集積回路のＥＳＤ耐性評価は最終的な製品に対し実施されるために、そのＥＳＤ耐性が規格を満たしていなければＥＳＤ保護回路の再設計、ＥＳＤ耐性評価の繰り返しによる半導体集積回路開発のロスが発生し、製品開発期間の増大を招くことになる。

そこで、半導体集積回路の設計時にサージ電流の伝播経路を解析し、ＥＳＤ保護素子が適切な箇所に配置され、ＥＳＤ保護素子によって、ＥＳＤ現象から保護されるべき素子が保護されているかを効率的、且つ、確実に検証できるようにすることが半導体集積回路開発のロス低減のために重要である。

特許文献１には、半導体集積回路の複数端子間の組み合わせにおいて、電流の流れ易さを数値化することで、サージ電流の伝播経路を特定する静電放電（ＥＳＤ）の解析技術が開示されている。

特開２０１２−６８７９８号公報

特許文献１においては、入力部より入力されたＥＳＤ解析対象の半導体集積回路の単一ネットリスト（半導体集積回路全体のネットリスト）を使用して複数の２端子間の組み合わせを解析するので、解析に時間がかかり効率的なＥＳＤの解析とはなっていない。

一般に、サージ電流の伝播経路を特定する静電放電（ＥＳＤ）の解析において、複数の異なる２端子間を実施するのに、半導体集積回路全体のネットリストを使用していたのでは、大規模半導体集積回路および検証端子間の組み合わせが多くなる回路における解析に時間がかかってしまい、効率的ではない。

そこで、本発明は、ＥＳＤ解析に必要な素子のみを抽出し、且つ、複数の異なる２端子間毎のＥＳＤ解析に特化したネットリストを作成し、１つ以上の任意の２端子間の解析を行うことで解析精度を確保しつつ、解析時間を大幅に削減することができるＥＳＤ検証装置およびＥＳＤ検証方法を提供することを課題としたものである。

上記の課題を解決するために、本願に係るＥＳＤ検証装置は次の構成を有する。
即ち、設計された集積回路の２端子間のＥＳＤ特性を出力するＥＳＤ検証装置であって、
前記集積回路の全体回路接続データに含まれる外部端子から、定められた２端子に対し、前記２端子の間の全ての素子を抽出し、第１外部端子間回路縮約接続データを作成する第１縮約手段と、
前記第１外部端子間回路縮約接続データに対し、設定された追跡終了素子により、前記２端子のおのおのから前記追跡終了素子までの間に含まれる素子のみを抽出し、第２外部端子間回路縮約接続データを作成する第２縮約手段と、
前記第２外部端子間回路縮約接続データに対し、ＭＯＳトランジスタ、バイポーラトランジスタおよび容量素子を定められたＥＳＤデバイスモデルに変換し、第３外部端子間回路縮約接続データを作成する第３縮約手段と、
前記第３外部端子間回路縮約接続データに対し、前記２端子間にサージ電流を印加したときの過渡解析を行い、前記２端子間のＥＳＤ特性を出力する解析手段と、
を有するＥＳＤ検証装置とする。

本発明によれば、設計された集積回路のネットリストから任意の２端子間のＥＳＤ特性を過渡解析シミュレーションにより効率的に求めることが可能となる。

本発明の実施例を説明するためのブロック図である。 端子間接続抽出処理部を説明するための回路図である。 端子間接続追跡処理部を説明するための回路図である。 ＥＳＤデバイスモデルの例を示す図である。 ＥＳＤデバイスモデルの他の例を示す図である。 ＥＳＤデバイスモデルの他の例を示す図である。

以下では本願の発明に係るＥＳＤ検証装置およびＥＳＤ検証方法を実施するための形態を、図面を用いて説明する。
図１は本発明の実施の形態によるＥＳＤ検証装置の構成を示すブロック図である。ＥＳＤ検証装置は、主として、それぞれ破線で囲まれたコンピュータプログラムとしての４つの部分から構成される。図で上から順に、第１縮約手段２１、第２縮約手段２２、第３縮約手段２３、および解析手段２４である。

回路図入力装置１は、回路図エディタを含む入力装置を示している。回路図入力装置１から全体回路接続データ（全体回路ネットリスト）２が出力される。回路図入力装置１はハード ウェアであってＥＳＤ検証装置に組み込まれている場合もあれば、独立している場合もある。

まず、ＥＳＤ検証装置の第１縮約手段２１について説明する。全外部端子抽出処理部３は記憶部に記憶された全体回路接続データ２から外部端子を抽出する処理を行う。ここで、全体回路接続データ２は、回路図エディタより出力される回路シミュレーションのための全体回路ネットリストである。集積回路の全ての素子を含むので、通常は非常に容量の大きなデータとなっている。全外部端子抽出処理部３は、全体回路接続データ２に含まれている全外部端子をリストアップする。

全外部端子抽出処理部３に連なる外部端子間組合せ選択部４は、全外部端子抽出処理部３で抽出された全外部端子の２端子の組合せからＥＳＤ解析を実施する端子の組合せを選択する。基本的には全ての２端子の組み合わせを選択する。オプションで利用者が任意の２端子の組み合わせを選択できるようにすることも可能である。

例えば、外部端子がＡ、Ｂ、Ｃ、Ｄの4端子であった場合、以下のように６パターンの組合せが考えられる。
（１）Ａ − Ｂ （２）Ａ − Ｃ （３）Ａ − Ｄ
（４）Ｂ − Ｃ （５）Ｂ − Ｄ （６）Ｃ − Ｄ
これらの６パターンについてＥＳＤ解析を実施することになる。

端子間接続抽出処理部５は、全体回路接続データ２（全体回路ネットリスト）より、外部端子間組合せ選択部４で選択された各２端子間に接続されている全ての素子を抽出し、第１外部端子間回路縮約接続データ６を作成する処理を実施する。第１外部端子間回路縮約接続データ６に関しては後で説明する。

次に、第２縮約手段２２について説明する。追跡終了素子テーブル７は、ネットリストを小さくする（ネットリスト縮約）のためＥＳＤ解析に不必要と考えられる素子を省くために目印となる素子を追跡終了素子として設定する。即ち、追跡終了素子は大きなサージ電流が、注目している２端子間に印加された場合に破壊される可能性が高い素子であり、この素子を超えてサージ電流はさらに内部には侵入しないと仮定するのである。追跡終了素子は、酸化膜破壊モードとＰＮ接合破壊モードの原因となる素子である。具体的には、ＰＮ接合と酸化膜の両方を有するＭＯＳトランジスタ、ＰＮ接合のみを有するバイポーラトランジスタとダイオード、および酸化膜を有する容量素子とする。追跡終了素子テーブル７は、ＥＳＤ解析に応じてＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードおよび容量素子のうちから利用者が任意で選択することが可能である。

端子間接続追跡処理部８は、全体回路ネットリストを縮約した第１外部端子間回路縮約接続データ６より、追跡終了素子テーブル７で設定した追跡終了素子までを抽出し、追跡終了素子を超えた領域の素子は省くことで、さらに縮約された第２外部端子間回路縮約接続データ９を作成する処理を実施する。第２外部端子間回路縮約接続データ９に関しては後に説明する。

続いて第３縮約手段２３について説明する。ＥＳＤデバイスモデル変換処理部１１は、第２外部端子間回路縮約接続データ９の縮約された回路ネットリストにおいて、ＥＳＤデバイスモデル１０を用いてＭＯＳトランジスタ、バイポーラトランジスタ、および容量素子をＥＳＤに関する特性をシミュレーションできる簡易化されたモデルに変換する処理を施し、第３外部端子間回路縮約接続データ１２を作成する。各ＥＳＤデバイスモデルの等価回路に関しては後で説明する。

最後に解析手段２４について説明する。シミュレーション実行部１３は、ＥＳＤデバイスモデルからなる第３外部端子間回路縮約接続データ１２の縮約された組合せの分だけ過渡解析シミュレーションを実行する。即ち、選択された２端子間にサージ電流を印加したときの過渡応答を解析する。

解析結果処理部１４は、シミュレーション実行部１３で得られたシミュレーション結果より、ＥＳＤデバイスモデルにより置換されたダイオードに流れる電流値を抽出し、電流値の大きい順に並び替えＥＳＤによる破壊原因の可能性のある素子をリストアップする。

解析結果表示部１５は、解析結果処理部１４で得られた結果をリスト表示する。リスト表示とともに第２外部端子間回路縮約接続データ９を用いて縮約された追跡終了素子までの２端子間の回路図を画面に出して破壊原因の可能性となる素子をハイライト表示させて視覚的に特定しやすくすることも可能である。

次に、解析精度を確保しつつ、解析時間を大幅に削減することができる理由を説明する。まず、上記に示したように、第１から第３の外部端子間回路縮約接続データを順次作成することでＥＳＤ解析に必要な回路接続データを縮約しているので、後の処理である過渡解析シミュレーションにおいて、ＥＳＤ解析の解析時間を大幅に短縮することが可能となっている。

ここで、縮約について具体的に説明する。まず、縮約の目的は、全体回路接続データを順次簡略化して行き、最終的に酸化膜破壊モードとＰＮ接合破壊モードの原因となる箇所を効率的に特定することである。任意に２端子を選択し、選択された２端子間に含まれる酸化膜破壊モードとＰＮ接合破壊モードの原因となる箇所を抽出する。酸化膜破壊モードの原因となる箇所は酸化膜を有する素子であり、ＰＮ接合破壊モードの原因となる箇所はＰＮ接合を有する素子である。縮約においては追跡中止素子を設定し、選択された端子から追跡中止素子に突き当たった時点で抽出を終了させる。

追跡中止素子は、ＰＮ接合と酸化膜を有するＭＯＳトランジスタ、ＰＮ接合を有するバイポーラトランジスタ、同じくＰＮ接合を有するダイオード、および酸化膜を有する容量素子とする。つまり、各端子（２端子）に追跡中止素子が直接接続されている場合は、そこで追跡を終了し、抵抗のように追跡中止素子でなければその先を追跡し、追跡中止素子になるまで追跡処理を継続する。よって、第２端子間回路縮約接続データ９は、追跡中止素子の先の内部素子を有していないので多くの素子がカットされており、シミュレーション時間を短縮する効果がある。

図２および図３を用いて端子間接続追跡処理部８の働きを説明する。図２は外部端子間組合せ選択部４で選択された端子Ａと端子Ｂの間に接続されている素子が端子間接続抽出処理部５により抽出された結果を概念的にイメージとして示した図である。図３は端子Ａと端子Ｂの間に接続されている素子がどのように縮約されて抽出されるかを視覚的に示した図である。

図２に示すように端子間接続抽出処理部５によって、全体回路ネットリストから任意の２端子間にのみに接続されている素子が抽出される。ここで例えば、ＭＯＳトランジスタを追跡終了素子として選択した場合の回路ネットリストは、Ａ端子あるいはＢ端子からみて最初に出会うＭＯＳトランジスタまでを必要な素子とし、その先の素子を出力しない。

図２に対しこの操作を実施した結果が図３であり、破線で囲まれた素子が、端子間接族追跡処理部８によって省かれ、回路が縮約されることになる。隣の素子が省かれた追跡終了素子の端子はフローティングとしても良いし、他の電位、例えば電源電圧あるいは接地電圧に固定することも可能である。図２は説明用のモデルなので図３において省かれる素子の数は少ないが、実際の回路においては、２端子間に非常に多くの素子が含まれることも多いので、その場合縮約の効果は大きなものとなる。

ここで図１に戻り説明を続ける。
第１外部端子間回路縮約接続データ６は、端子間接続抽出処理部５によって全体回路接続データ２から外部端子間組み合わせ選択部４で設定した２端子間の組み合わせの数だけ用意された回路シミュレーションのための回路接続データである。

第２外部端子間回路縮約接続データ９は、端子間接続追跡処理部８によって第１外部端子間回路縮約接続データ６から、シミュレーションに必要な素子のみがさらに抽出されたデータである。

ＥＳＤデバイスモデル変換処理部１１は、第２外部端子間回路縮約接続データ９内に含まれている全てのＭＯＳトランジスタについて標準デバイスモデルからＥＳＤ解析用のＥＳＤデバイスモデル１０を用いて置き換える処理を実施する。

ここで、置き換えるためのＥＳＤデバイスモデル１０は、デザインルールおよび使用する製造プロセスごとにあらかじめ準備しておくことが必要である。ＥＳＤデバイスモデル１０の一例を図４から図６に示す。

図４はＮチャネルＭＯＳトランジスタのＥＳＤデバイスモデルの等価回路を示している。このＭＯＳトランジスタのＥＳＤデバイスモデルは、容量素子とダイオードのみにより、酸化膜破壊の検証用モデルとＰＮ接合破壊の検証用モデルの特徴を併せて持つように作成されている。実際、酸化膜破壊の検証モデルは、ソース、基板、およびドレインとゲートの間にそれぞれ設けられたダイオードのブレークダウン電圧によりソース・ゲート間、基板・ゲート間、およびドレイン・ゲート間の酸化膜の耐圧をそれぞれ代替することで検証を可能にしている。ＰＮ接合破壊の検証モデルは、ダイオードのブレークダウン電圧をそのまま利用して検証を可能にしている。

図５はＰチャネルＭＯＳトランジスタのＥＳＤデバイスモデルの等価回路であり、図４とは極性が異なっている。
図６は（ａ）がＰＮＰバイポーラトランジスタ、（ｂ）がＮＰＮバイポーラトランジスタ、（ｃ）が容量素子のＥＳＤデバイスモデルの等価回路をそれぞれ示している。図６（ｃ）の容量素子においては、容量素子の酸化膜耐圧を規定するためにダイオードが並列に配置されている。

図１におけるシミュレーション実行部１３は、パソコンまたはワークステーションのＣＰＵによって実行される。選択された２端子間にサージ電流を印加したときの過渡応答を解析する。各素子を流れるＰＮ接合破壊あるいはＰＮ接合破壊で代替される酸化膜破壊によると考えられる電流を出力する。解析結果処理部１４は、シミュレーション実行部１３のシミュレーション結果より第３外部端子間回路縮約接続データ１２に含まれる素子に流れる電流を抽出し、解析結果表示部１５が電流値の大きい順に並び替えＥＳＤによる破壊原因の可能性のある素子をリストアップする。さらに、リストアップだけでなく、設定した電流値以上の電流が流れた素子を第２外部端子間回路縮約接続データ９を用いて縮約された追跡終了素子まで２端子間の回路図を画面に表示し、その上で該当する素子をハイライトさせ、サージ電流の経路を視覚的に判断しやすくすることも可能である。この結果により任意の２端子間のＥＳＤ特性を知ることができるので、ＥＳＤ特性が不十分と考えられる２端子間には必要な修正を施すことになる。

１ 回路図入力装置
２ 全体回路接続データ
３ 全外部端子抽出処理部
４ 外部端子間組合せ選択部
５ 端子間接続追跡処理部
６ 第１外部端子間回路縮約接続データ
７ 追跡終了素子テーブル
８ 端子間接続追跡処理部
９ 第２外部端子間回路縮約接続データ
１０ ＥＳＤデバイスモデル
１１ ＥＳＤデバイスモデル変換処理部
１２ 第３外部端子間回路縮約接続データ
１３ シミュレーション実行部
１４ 解析結果処理部
１５ 解析結果表示部

Claims (8)

1. 設計された集積回路の２端子間のＥＳＤ特性を出力するＥＳＤ検証装置であって、
   前記集積回路の全体回路接続データに含まれる外部端子から、２端子を設定し、前記２端子の間の全ての素子を抽出し、第１外部端子間回路縮約接続データを作成する第１縮約手段と、
   前記第１外部端子間回路縮約接続データに対し、設定された追跡終了素子により、前記２端子のおのおのから前記追跡終了素子までの間に含まれる素子のみを抽出し、第２外部端子間回路縮約接続データを作成する第２縮約手段と、
   前記第２外部端子間回路縮約接続データに対し、ＭＯＳトランジスタ、バイポーラトランジスタおよび容量素子を定められたＥＳＤデバイスモデルに変換し、第３外部端子間回路縮約接続データを作成する第３縮約手段と、
   前記第３外部端子間回路縮約接続データに対し、前記２端子間にサージ電流を印加したときの過渡解析を行い、前記２端子間のＥＳＤ特性を出力する解析手段と、
   を有するＥＳＤ検証装置。
2. 前記ＥＳＤ特性はダイオードを流れる電流値により代表される請求項１記載のＥＳＤ検証装置。
3. 前記第１縮約手段は、
   前記全体回路接続データから前記外部端子を抽出する全外部端子抽出処理部と、
   抽出された前記外部端子から２端子を選択する外部端子間組合せ選択部と、
   選択された前記２端子の間に接続されている全ての素子を前記全体回路接続データから抽出して、前記第１外部端子間回路縮約接続データを作成する端子間接続抽出処理部と、
   を有する請求項１または２に記載のＥＳＤ検証装置。
4. 前記第２縮約手段は、
   追跡終了素子を設定する追跡終了素子テーブルと、
   前記第１外部端子間回路縮約接続データより、前記追跡終了素子テーブルで設定される前記追跡終了素子までを抽出し、前記追跡終了素子を超えた領域の素子は省くことで、前記第２外部端子間回路縮約接続データを作成する端子間接続追跡処理部と、
   を有する請求項３記載のＥＳＤ検証装置。
5. 前記第３縮約手段は、
   ＥＳＤデバイスモデルと、
   前記ＥＳＤデバイスモデルを用いて、前記第２外部端子間回路縮約接続データに含まれるＭＯＳトランジスタ、バイポーラトランジスタ、および容量素子を容量とダイオードの組み合わせにより置き換え、第３外部端子間回路縮約接続データを作成するＥＳＤデバイスモデル変換処理部と、
   を有する請求項４記載のＥＳＤ検証装置。
6. 前記解析手段は、
   前記第３外部端子間回路縮約接続データに対し、前記２端子の間の過渡解析を行うシミュレーション実行部と、
   前記シミュレーション実行部で得られたシミュレーション結果より、ＥＳＤデバイスモデルにより置換されたダイオードに流れる電流値を抽出し、リストアップする解析結果処理部と、
   前記解析結果処理部でリストアップされた前記ダイオードに流れる電流をリスト表示する解析結果表示部と、
   を有する請求項５記載のＥＳＤ検証装置。
7. 第１縮約手段、第２縮約手段、第３縮約手段、および解析手段を備えるコンピュータによる２端子間のＥＳＤ検証方法であって、
   前記第１縮約手段が、記憶部に記憶された集積回路の全体回路接続データに含まれる外部端子から、２端子を設定し、前記２端子の間の全ての素子を抽出することと、
   前記第２縮約手段が、抽出された前記２端子の間の全ての素子から、設定された追跡終了素子により、前記２端子のおのおのから前記追跡終了素子までの間に含まれる素子のみを抽出することと、
   前記第３縮約手段が、前記２端子のおのおのから前記追跡終了素子までの間に含まれる前記素子のうち、ＭＯＳトランジスタ、バイポーラトランジスタおよび容量素子を定められたＥＳＤデバイスモデルに変換することと、
   前記解析手段が、前記ＥＳＤデバイスモデルに変換された前記２端子のおのおのから前記追跡終了素子までの間に含まれる前記素子に対し、前記２端子間にサージ電流を印加したときの過渡解析を行い、前記２端子間のＥＳＤ特性を出力することと、
   を有する２端子間のＥＳＤ検証方法。
8. コンピュータを請求項１乃至６のいずれか1項に記載のＥＳＤ検証装置として機能させるプログラム。

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