JP2006148029A - 回路シミュレーション装置 - Google Patents
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Abstract
【課題】 本発明は、ESDデバイスモデルの指定の能力を必要とせず、且つ、ESD回路シミュレーション結果の精度を確保しつつ、収束性を向上させた半導体集積回路のESD耐性の回路シミュレーション装置を提供することを目的とする。
【解決手段】 標準デバイスモデル6に過電圧・過電流特性を追加記述したESDデバイスモデル7と、標準デバイスモデル6をESDデバイスモデル7に置き換えるための条件を記したESD動作適合判定条件12とが設定され、回路動作の過渡解析中に半導体デバイスの各端子電圧を抽出し、この抽出された半導体デバイスの各端子電圧とESD動作適合判定条件12とを比較して、ESD動作適合判定条件12に適合したESDデバイスモデル7を選択し、すなわちESD信号に最適なESDデバイスモデル7を割り当て、このESDデバイスモデル7を使用して回路シミュレーションを実行する。
【選択図】 図1
【解決手段】 標準デバイスモデル6に過電圧・過電流特性を追加記述したESDデバイスモデル7と、標準デバイスモデル6をESDデバイスモデル7に置き換えるための条件を記したESD動作適合判定条件12とが設定され、回路動作の過渡解析中に半導体デバイスの各端子電圧を抽出し、この抽出された半導体デバイスの各端子電圧とESD動作適合判定条件12とを比較して、ESD動作適合判定条件12に適合したESDデバイスモデル7を選択し、すなわちESD信号に最適なESDデバイスモデル7を割り当て、このESDデバイスモデル7を使用して回路シミュレーションを実行する。
【選択図】 図1
Description
本発明は、半導体集積回路の性能を検証する回路シミュレーション装置に係り、特に静電気放電(ESD:ElectroStatic Discharge)に対する半導体集積回路のESD耐性をシミュレーションするESD回路シミュレーション装置に関するものである。
ESDは、通常、半導体集積回路装置の梱包や取り付け等の取り扱い時に生じ、そのESDの源は人体、梱包材料、パッケージ挿入装置等である。
半導体集積回路の入力端子にESDの過大電圧が印加された場合、例えば、ESDの源を人体から発生する静電荷をモデルとする場合、この静電荷の放電は電流ピーク値が数アンペアにもおよぶことになる。このような静電荷による過渡的な過電圧・過電流(サージ電圧・サージ電流)が、半導体集積回路の内部回路へ伝わり内部回路を破壊させることを防ぐために静電荷を逃がす放電経路を設ける等の静電破壊保護が必要となる。通常、半導体集積回路の入出力パッドと内部回路との間に、PN接合の順方向特性あるいはブレークダウン特性を利用した保護素子と抵抗体によって構成された静電破壊保護回路により内部回路への静電荷の伝播を防いでいることが多い。この静電破壊保護回路のESD耐性を向上するためには、保護素子の面積を拡大し、放電能力を向上すればよいが、チップの製造コストを抑制するためには、逆に保護素子面積を低減することが求められる。そのため、小面積で十分なESD耐性を確保するための静電破壊保護回路の高性能化が求められている。また、ESD耐性は入出力端子に繋がる内部回路の形態によって変化するために、内部回路の形態に合わせて静電破壊保護回路を検討し、ESD耐性を確保することが要求される。
半導体集積回路の入力端子にESDの過大電圧が印加された場合、例えば、ESDの源を人体から発生する静電荷をモデルとする場合、この静電荷の放電は電流ピーク値が数アンペアにもおよぶことになる。このような静電荷による過渡的な過電圧・過電流(サージ電圧・サージ電流)が、半導体集積回路の内部回路へ伝わり内部回路を破壊させることを防ぐために静電荷を逃がす放電経路を設ける等の静電破壊保護が必要となる。通常、半導体集積回路の入出力パッドと内部回路との間に、PN接合の順方向特性あるいはブレークダウン特性を利用した保護素子と抵抗体によって構成された静電破壊保護回路により内部回路への静電荷の伝播を防いでいることが多い。この静電破壊保護回路のESD耐性を向上するためには、保護素子の面積を拡大し、放電能力を向上すればよいが、チップの製造コストを抑制するためには、逆に保護素子面積を低減することが求められる。そのため、小面積で十分なESD耐性を確保するための静電破壊保護回路の高性能化が求められている。また、ESD耐性は入出力端子に繋がる内部回路の形態によって変化するために、内部回路の形態に合わせて静電破壊保護回路を検討し、ESD耐性を確保することが要求される。
一方、半導体集積回路の静電破壊評価は最終的な製品に対し実施されるために、そのESD耐性の不足は静電破壊保護回路の再設計、静電破壊評価の繰り返しによる半導体集積回路開発のロスを発生し、製品開発期間の増大を招くことになる。そこで、半導体集積回路のESD耐性をシミュレーションによって高精度に予測し、予め高性能化を図ることが重要である。
半導体集積回路のESD耐性は概ね、静電破壊保護回路の放電経路設計と、静電破壊保護回路を構成する保護素子のスナップバック特性と高電流領域の電流能力によって決定される。
なお、ESDを評価するための等価モデルはいくつか存在し、静電気の発生種類で分類され、人体帯電モデル(HBM:Human Body Model)、機械モデル(Machine Model)、デバイス帯電モデル(CDM:Charged Device Model)、パッケージ帯電モデル(CPM:Charged Package Model)などがある。
図3は、保護素子の一例である、静電破壊保護回路で使用されるNPNバイポーラトランジスタの電流電圧特性であり、スナップバック特性を説明する図である。また、図4はESD耐性の回路シミュレーションで使用される前記NPNバイポーラトランジスタのデバイスモデル(ESDデバイスモデル)の等価回路である(たとえば、非特許文献1を参照)。
ESD耐性の回路シミュレーションのために使用されるデバイスモデル(ESDデバイスモデル)は、通常動作の回路特性をシミュレーションするために使用される、半導体デバイスの通常のデバイス動作を記述したデバイスモデル(標準デバイスモデル)と比較して、図4に示すとおりスナップバック特性と高電流領域の特性を考慮するためのデバイス動作の記述の拡張が施されており、デバイスモデルの複雑性が非常に増大している。なお、標準デバイスモデルは、回路シミュレータ(SPICEおよびその改良プログラム)で標準的に備えられているデバイスモデルであり、バイポーラトランジスタではGummel−Poonモデルが有名である。図3に示すスナップバック特性は電流電圧の急峻な変化を持ち、且つ、負性抵抗を示す非常に非線形性の強い特性であり、回路シミュレーションでの収束性の課題を引き起こす特性である。ESD耐性の回路シミュレーションではこれらの過電圧、過電流に対する応答を記述したESDデバイスモデルを使用することが必須であり、収束性の課題が常に内在している。
図5は従来の一般的な回路シミュレーション装置の構成を示すブロック図である。
従来の回路シミュレーション装置は、図5に示すように、回路図入力装置1と、回路接続情報部2と、入力記述解析部3と、回路行列生成部4と、標準デバイスモデル6が設定された素子特性計算部5と、過渡解析手段9を有するシミュレーション実行部8と、解析結果出力部13から構成されている。
従来の回路シミュレーション装置は、図5に示すように、回路図入力装置1と、回路接続情報部2と、入力記述解析部3と、回路行列生成部4と、標準デバイスモデル6が設定された素子特性計算部5と、過渡解析手段9を有するシミュレーション実行部8と、解析結果出力部13から構成されている。
前記回路図入力装置1は、集積回路を構成する被試験回路である静電破壊保護回路の回路図を入力する。
前記回路接続情報部2は、回路図入力装置1により入力された回路図より、回路シミュレーション実行のための入力データである、半導体デバイスの接続情報を記述した回路接続情報を作成する。
前記回路接続情報部2は、回路図入力装置1により入力された回路図より、回路シミュレーション実行のための入力データである、半導体デバイスの接続情報を記述した回路接続情報を作成する。
前記入力記述解析部3は、回路接続情報部2により作成された回路接続情報により、回路構成と解析種類を解析する。
前記素子特性計算部5は、シミュレーション実行前に、たとえば回路図入力装置1により静電破壊保護回路の回路図中の半導体デバイス毎に使用すべき標準デバイスモデル6が設定され、設定された標準デバイスモデル6を使用して予め、静電破壊保護回路を構成する各半導体デバイスの各端子電圧条件における半導体デバイス特性を計算する。
前記素子特性計算部5は、シミュレーション実行前に、たとえば回路図入力装置1により静電破壊保護回路の回路図中の半導体デバイス毎に使用すべき標準デバイスモデル6が設定され、設定された標準デバイスモデル6を使用して予め、静電破壊保護回路を構成する各半導体デバイスの各端子電圧条件における半導体デバイス特性を計算する。
前記回路行列生成部4は、入力記述解析部3により解析された回路構成と解析種類、および素子特性計算部5により計算された各半導体デバイスの半導体デバイス特性に応じて、静電破壊保護回路の行列方程式(関数)を作成する。
前記過渡解析手段9は、集積回路を構成する被試験回路への過電圧・過電流入力に対する該回路動作の過渡解析を行うための手段である。
前記シミュレーション実行部8は、過渡解析手段9を使用して回路行列生成部4により作成された回路行列方程式を解くことにより、静電破壊保護回路への過電圧・過電流入力に対する回路動作の過渡解析(動作解析)を行う回路シミュレーションを実行する。
前記シミュレーション実行部8は、過渡解析手段9を使用して回路行列生成部4により作成された回路行列方程式を解くことにより、静電破壊保護回路への過電圧・過電流入力に対する回路動作の過渡解析(動作解析)を行う回路シミュレーションを実行する。
前記解析結果出力部13は、シミュレーション実行部8により求められた回路の動作解析の結果を出力する。
上記構成により、回路シミュレーション装置では、入力記述解析部3により解析された回路構成と解析種類に応じて、回路行列生成部4において入力回路の行列方程式(関数)が作成され、この回路行列方程式をシミュレーション実行部8において解くことにより、回路の動作解析が行われる。
上記構成により、回路シミュレーション装置では、入力記述解析部3により解析された回路構成と解析種類に応じて、回路行列生成部4において入力回路の行列方程式(関数)が作成され、この回路行列方程式をシミュレーション実行部8において解くことにより、回路の動作解析が行われる。
前記回路行列方程式は、実際の半導体デバイス特性を記述した標準デバイスモデル6を使用して素子特性計算部5において予め、回路を構成する半導体デバイスの各端子電圧条件における半導体デバイス特性を計算することにより作成される。したがって、前記デバイスモデルが必要とする実際のデバイス特性を記述していないと、所望する回路特性のシミュレーションを実行することができない。
また一般的な回路シミュレーション装置では、回路図中の半導体デバイス毎に使用すべきデバイスモデル(標準デバイスモデルあるいはESDデバイスモデル)を、回路図入力部1にてシミュレーション実行前に記述設定しておき、設定されたデバイスモデルを使用して任意の端子電圧条件における各半導体デバイス特性を記述する構成となっている。
G. Bertrand et al.,「Analysis and Compact Modeling of a Vertical Grounded-Base NPN Bipolar Transistor used as an ESD Protection in a Smart Power Technology」 IEEE BCTM, pp. 28-31, Sept., 2000
G. Bertrand et al.,「Analysis and Compact Modeling of a Vertical Grounded-Base NPN Bipolar Transistor used as an ESD Protection in a Smart Power Technology」 IEEE BCTM, pp. 28-31, Sept., 2000
しかしながら、従来の一般的な回路シミュレーション装置では、回路シミュレーション結果の精度を確保しようとすると、必要とする実際のデバイス特性を記述したESDデバイスモデルの設定を予め設計者が指定し、回路シミュレーションを実行する必要がある。ESD電流の放電経路はESD試験内容(たとえば、サージ印加基準、サージ極性、ESD発生源のモデル)によって変わり、またESDに影響を受ける半導体デバイスは保護回路と被保護回路の形式によっても変わるために、ESDデバイスモデルの設定をESD試験内容や保護回路と被保護回路形式によって設計者がシミュレーション実行前に個別に設定するには多大な労力と経験を必要とし、且つESDに影響を受ける半導体デバイスの選定に要する知見を必要とする。したがって、誰もが回路シミュレーションを使って簡単にESD耐性の予測シミュレーションを実行することができない。また、回路シミュレーションする全半導体デバイスをESDデバイスモデルに置き換えた場合、ESDデバイスモデルの持つモデルの複雑性の増大と強い非線形特性のために回路シミュレーションの収束性の困難さが増大し、最悪、解析結果を得ることができないという問題を有する。
そこで、本発明は、ESDデバイスモデルの指定の能力を必要とせず、且つESD回路シミュレーション結果の精度を確保しつつ、収束性を向上させた半導体集積回路のESD耐性の回路シミュレーション装置を提供することを目的としたものである。
前述した目的を達成するために、本発明のうち請求項1に記載の回路シミュレーション装置は、静電破壊保護回路の半導体デバイスの接続情報を記述した回路接続情報を備え、前記半導体デバイスのデバイスモデルとして、通常のデバイス動作を記述した標準デバイスモデルが設定され、まずデバイスモデルとして標準デバイスモデルを使用して、前記静電破壊保護回路への過電圧・過電流入力に対する回路動作の過渡解析を行う回路シミュレーションを実行する回路シミュレーション装置であって、前記標準デバイスモデルに過電圧・過電流特性を追加記述したESDデバイスモデルと、前記標準デバイスモデルを前記ESDデバイスモデルに置き換えるための条件を記したESD動作適合判定条件とが設定され、前記回路動作の過渡解析中に前記半導体デバイスの各端子電圧を抽出する端子電圧抽出手段と、前記端子電圧抽出手段により抽出された半導体デバイスの各端子電圧と、前記ESD動作適合判定条件とを比較して、該ESD動作適合判定条件に適合した半導体デバイスのデバイスモデルとして前記ESDデバイスモデルを選択するモデル選択手段とを備え、前記モデル選択手段により選択されたESDデバイスモデルを使用して、前記回路シミュレーションを実行することを特徴とするものである。
上記構成によれば、回路動作の過渡解析中に抽出される半導体デバイスの各端子電圧とESD動作適合判定条件とが比較され、適合すると、デバイスモデルが標準デバイスモデルよりESDデバイスモデルへ変換され(ESDデバイスモデルが選択して割り当てられ)、選択して割り当てられたESDデバイスモデルを使用して、回路シミュレーションが実行される。よって、設計者がESDデバイスモデルを指定する必要がなく、回路シミュレーション解析過程で、ESDに影響を受ける半導体デバイスに必要なESDデバイスモデルを割り当てシミュレーションすることが可能になる。
また、請求項2に記載の回路シミュレーション装置は、上記請求項1に記載の回路シミュレーション装置であって、前記モデル選択手段において前記ESD動作適合判定条件に適合する新たな半導体デバイスが見つかると、前記ESDデバイスモデルを選択して回路シミュレーションを繰り返し実行することを特徴とするものである。
上記構成によれば、回路シミュレーション解析過程で、ESDに影響を受ける必要最低限のデバイスについて、必要なESDデバイスモデルが自動的に順次選択して割り当てられ、回路シミュレーションが実行される。よって、ESD耐性のシミュレーションの解析精度と収束性の両立を図ることが可能となる。
また、請求項3に記載の回路シミュレーション装置は、請求項1または請求項2に記載の回路シミュレーション装置であって、前記ESD動作適合判定条件がデバイス種類毎に各々複数条件が用意され、各条件に対応した過電圧・過電流特性のみを追加記述したESDデバイスモデルを備えることを特徴とするものである。
上記構成によれば、回路シミュレーション解析過程で、必要な特性のみを追加記述したESDデバイスモデルを選択して割り当てられ、回路シミュレーションが実行される。よって、ESDデバイスモデルの持つ複雑性を軽減し、ESD耐性のシミュレーションの収束性をより高めることが可能となる。
本発明のESD回路シミュレーション装置は、回路シミュレーション解析過程で、ESDに影響を受ける必要最低限のデバイスについてのみ、必要なESDデバイスモデルを自動的に選択して割り当てることができ、ESD耐性のシミュレーションの解析精度と収束性を両立させることが可能になる、という効果を有している。
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、従来例の図5に示す回路シミュレーション装置の構成と同一の構成には同一の符号を付して説明を省略する。
図1は本発明の実施の形態における回路シミュレーション装置の構成を示すブロック図である。
本発明の回路シミュレーション装置は、図1に示すように、新たに、素子特性計算部5にESDデバイスモデル7を設定し、標準デバイスモデル6をESDデバイスモデル7に置き換えるための条件を記したESD動作適合判定条件12を設定し、端子電圧抽出部(端子電圧抽出手段の一例)10とデバイスモデル選択部(モデル選択手段の一例)11を備えている。
本発明の回路シミュレーション装置は、図1に示すように、新たに、素子特性計算部5にESDデバイスモデル7を設定し、標準デバイスモデル6をESDデバイスモデル7に置き換えるための条件を記したESD動作適合判定条件12を設定し、端子電圧抽出部(端子電圧抽出手段の一例)10とデバイスモデル選択部(モデル選択手段の一例)11を備えている。
前記端子電圧抽出手段10は、過渡解析手段9による過渡解析中に得られる、各解析時間での過渡解析結果から各半導体デバイスの各端子に印加された電圧(デバイス端子電圧)を抽出する。
前記デバイスモデル選択部11は、ESD動作適合判定条件12と、端子電圧抽出手段10で抽出されたデバイス端子電圧とを比較し、ESD動作適合判定条件12に適合する半導体デバイスを見つけると、デバイスモデルとしてESDデバイスモデル7を選択し(端子電圧抽出手段10により抽出されたデバイスの端子電圧を、ESD動作適合判定条件12に照らしてESDデバイスモデル7を選択し)、素子特性計算部5へ出力する。このとき、素子特性計算部5は、デバイスモデルを標準デバイスモデル6より、選択して割り当てられたESDデバイスモデル7へ置き換え、ESDデバイスモデル7を使用して、回路を構成する半導体デバイスの各端子電圧条件における半導体デバイス特性を計算して回路行列生成部4へ出力する。
図2(a)に、素子特性計算部5に予め設定され、ESDデバイスモデル7の一例として使用される、バイポーラトランジスタのESD信号に対する動作を全て記述したESDデバイスモデルの等価回路を示す。
図2に示すESDデバイスモデルの等価回路110は、標準的な動作を記述するGummel−Poonモデル104と、高電流密度における抵抗値変調を表現する端子抵抗101と、PN接合の順方向高電流密度特性を記述するダイオード102と、PN接合の逆電圧時のブレークダウン電流を記述するアバランシェ電流源103で構成されている。
このようなESDデバイスモデル7を、素子特性計算部5に予め準備しておく。
上記構成の回路シミュレーション装置の作用を説明する。
回路図入力装置1から入力された回路図は回路接続情報部2において、回路シミュレーション実行のための入力データである回路接続情報に変換され、この回路接続情報2から入力記述解析部3において回路構成と解析種類が解析され、この解析された回路構成と解析種類に応じて回路行列生成部4において静電破壊保護回路の行列方程式が作成される。このとき、半導体デバイスの特性を計算する素子特性計算部5で使用するデバイスモデルは、各解析時間での過渡解析結果から端子電圧抽出手段10で抽出された半導体デバイスの各端子に印加される電圧と、ESD動作適合判定条件12とを逐次比較した結果に基づいて選択され、ESD動作適合判定条件12に適合した半導体デバイスのデバイスモデルの指定を、標準デバイスモデル6よりESDデバイスモデル7に置き換え、回路行列を再度作成し、選択されたデバイスモデルを使用してデバイス特性を計算する。この処理をESD動作適合判定条件12に適合する半導体デバイスが新たに見つかった場合に繰り返し適用する。すなわち、ESD動作適合判定条件12に応じてESD信号に応答すべき半導体デバイスを判定し、ESD信号に最適なデバイスモデルを割り当て、回路シミュレーションを繰り返し実行する。
上記構成の回路シミュレーション装置の作用を説明する。
回路図入力装置1から入力された回路図は回路接続情報部2において、回路シミュレーション実行のための入力データである回路接続情報に変換され、この回路接続情報2から入力記述解析部3において回路構成と解析種類が解析され、この解析された回路構成と解析種類に応じて回路行列生成部4において静電破壊保護回路の行列方程式が作成される。このとき、半導体デバイスの特性を計算する素子特性計算部5で使用するデバイスモデルは、各解析時間での過渡解析結果から端子電圧抽出手段10で抽出された半導体デバイスの各端子に印加される電圧と、ESD動作適合判定条件12とを逐次比較した結果に基づいて選択され、ESD動作適合判定条件12に適合した半導体デバイスのデバイスモデルの指定を、標準デバイスモデル6よりESDデバイスモデル7に置き換え、回路行列を再度作成し、選択されたデバイスモデルを使用してデバイス特性を計算する。この処理をESD動作適合判定条件12に適合する半導体デバイスが新たに見つかった場合に繰り返し適用する。すなわち、ESD動作適合判定条件12に応じてESD信号に応答すべき半導体デバイスを判定し、ESD信号に最適なデバイスモデルを割り当て、回路シミュレーションを繰り返し実行する。
以上のように、本実施の形態によれば、半導体デバイスに印加される端子電圧条件によりESD信号に影響を受ける半導体デバイスにのみ、自動的にESDデバイスモデル7を選択し割り当てて半導体デバイス特性を計算することが可能となり、従来の技術に比べてESD試験内容や回路形式によって設計者がESDデバイスモデルの適用の指定をする必要をなくすことができる。
また本実施の形態によれば、回路シミュレーション解析過程で、ESDに影響を受ける必要最低限の半導体デバイスについて、必要なESDデバイスモデルを自動的に順次割り当てることができ、すなわちESDデバイスモデル7の適用数を必要最低限に抑えることが可能となり、よって、高精度のESD耐性のシミュレーションの解析と収束性の両立を図ることができる。
なお、上記実施の形態においては、素子特性計算部5に、使用されるESDデバイスモデル7の一例として、バイポーラトランジスタのESD信号に対する動作を全て記述したESDデバイスモデルの等価回路を設定しているが、素子特性計算部5に、ESD動作適合判定条件の1つにのみ適合したときの特性を記述したモデル(簡略化ESDデバイスモデル)を設定することもできる。図2(b),(c)にこの簡略化ESDデバイスモデルの一例を示す。
図2(b)に示す111は、コレクタ・ベース端子間の逆接合電圧がブレークダウン電圧値(BVCBO)を超えた条件時に使用される簡略化ESDデバイスモデル、図2(c)に示す112は、ベース・エミッタ間の順方向電圧が閾値(たとえば、1.5V)を超えた条件時に使用される簡略化ESDデバイスモデルであり、ESD動作適合条件下においてはESD信号に対する動作を全て記述したESDデバイスモデルと同じ特性表現能力を持っている。
これら各ESD動作適合判定条件に対応した簡略化ESDデバイスモデル111,112を、使用されるESDデバイスモデル7の一例として、素子特性計算部5に予め設定しておき、ESDデバイスモデル選択時に適用する。
このようにESD動作適合判定条件の1つにのみ適合したときの特性を記述した、簡略化されたモデル111,112を使用することにより、デバイスのESD信号に対する動作を全て記述したESDデバイスモデルに比較して、明らかにシミュレーション負荷の軽減を図ることが可能となり、よって、収束課題を抑えつつ、ESD動作解析が行えることになる。
本発明にかかるESD回路シミュレーション装置は、高精度のESD耐性のシミュレーションの解析と収束性の両立を図ることができる優れた効果を有し、集積回路の静電破壊の幅広い検証に有用である。
1 回路図入力装置
2 回路接続情報部
3 入力記述解析部
4 回路行列生成部
5 素子特性計算部
6 標準デバイスモデル
7 ESDデバイスモデル
8 シミュレーション実行部
9 過渡解析手段
10 端子電圧抽出手段
11 デバイスモデル選択部
12 ESD動作適合判定条件
13 解析結果出力部
101 変調端子抵抗
102 高電流密度特性ダイオード
103 アバランシェ電流源
104 Gummel−Poonモデル
110,111,112 ESDデバイスモデル等価回路
2 回路接続情報部
3 入力記述解析部
4 回路行列生成部
5 素子特性計算部
6 標準デバイスモデル
7 ESDデバイスモデル
8 シミュレーション実行部
9 過渡解析手段
10 端子電圧抽出手段
11 デバイスモデル選択部
12 ESD動作適合判定条件
13 解析結果出力部
101 変調端子抵抗
102 高電流密度特性ダイオード
103 アバランシェ電流源
104 Gummel−Poonモデル
110,111,112 ESDデバイスモデル等価回路
Claims (3)
- 静電破壊保護回路の半導体デバイスの接続情報を記述した回路接続情報を備え、前記半導体デバイスのデバイスモデルとして、通常のデバイス動作を記述した標準デバイスモデルが設定され、まずデバイスモデルとして標準デバイスモデルを使用して、前記静電破壊保護回路への過電圧・過電流入力に対する回路動作の過渡解析を行う回路シミュレーションを実行する回路シミュレーション装置であって、
前記標準デバイスモデルに過電圧・過電流特性を追加記述したESDデバイスモデルと、
前記標準デバイスモデルを前記ESDデバイスモデルに置き換えるための条件を記したESD動作適合判定条件と
が設定され、
前記回路動作の過渡解析中に前記半導体デバイスの各端子電圧を抽出する端子電圧抽出手段と、
前記端子電圧抽出手段により抽出された半導体デバイスの各端子電圧と、前記ESD動作適合判定条件とを比較して、該ESD動作適合判定条件に適合した半導体デバイスのデバイスモデルとして前記ESDデバイスモデルを選択するモデル選択手段と
を備え、
前記モデル選択手段により選択されたESDデバイスモデルを使用して、前記回路シミュレーションを実行すること
を特徴とする回路シミュレーション装置。 - 前記モデル選択手段において前記ESD動作適合判定条件に適合する新たな半導体デバイスが見つかると、前記ESDデバイスモデルを選択して回路シミュレーションを繰り返し実行すること
を特徴とする請求項1に記載の回路シミュレーション装置。 - 前記ESD動作適合判定条件がデバイス種類毎に各々複数条件が用意され、各条件に対応した過電圧・過電流特性のみを追加記述したESDデバイスモデルを備えること
を特徴とする請求項1または請求項2に記載の回路シミュレーション装置。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2010040670A (ja) * | 2008-08-01 | 2010-02-18 | Nec Electronics Corp | Esd耐性シミュレーション装置及びそれに用いられるesdデバイスモデル |
US9235666B2 (en) | 2011-09-22 | 2016-01-12 | Kabushiki Kaisha Toshiba | Simulation device and simulation method |
WO2024016485A1 (zh) * | 2022-07-22 | 2024-01-25 | 长鑫存储技术有限公司 | 电路仿真方法与电子设备 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010040670A (ja) * | 2008-08-01 | 2010-02-18 | Nec Electronics Corp | Esd耐性シミュレーション装置及びそれに用いられるesdデバイスモデル |
US9235666B2 (en) | 2011-09-22 | 2016-01-12 | Kabushiki Kaisha Toshiba | Simulation device and simulation method |
WO2024016485A1 (zh) * | 2022-07-22 | 2024-01-25 | 长鑫存储技术有限公司 | 电路仿真方法与电子设备 |
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