JP2019037120A - 電源装置及び画像形成装置 - Google Patents

Abstract

【課題】アクティブクランプ方式の電源装置における電力効率を改善すること。【解決手段】共振コンデンサ部は、共振コンデンサＣ１１と共振コンデンサＣ１２と、共振コンデンサＣ１２に直列に接続されたＦＥＴ１２と、を有し、共振コンデンサＣ１２及びＦＥＴ１２は、共振コンデンサＣ１１と並列に接続され、制御部１０１は、連続動作時にはＦＥＴ１２をオンし、間欠動作時にはＦＥＴ１２をオフする。【選択図】図５

Description

本発明は、フライバックトランスを用いた絶縁型コンバータに、アクティブクランプ方式を用いたスイッチング電源装置及び画像形成装置に関する。

軽負荷、重負荷ともに高い電力効率を有する電源装置の構成の一つとして、フライバックトランスを用いたアクティブクランプ方式の電源装置が知られている。更に高い電力効率を求めて、例えば、特許文献１では、電力供給される負荷の大きさに応じて、スイッチング素子に並列に接続された共振コンデンサの容量を切り替えることで、軽負荷時と重負荷時の高い電力効率を両立させる構成の電源装置が提案されている。なお、電力効率（電力変換効率ともいう）とは、電源装置に供給された電力と、電源装置が出力する電力との比率で表される。

特開２００９−１００５５４号公報

上述したように、電源装置では、電力供給される負荷に応じて共振コンデンサの容量を切り替える。特にフライバックトランスを用いたアクティブクランプ方式の電源装置のような部分共振型の電源装置では、安定したスイッチング動作と、更なる電力効率の改善を達成するために、共振コンデンサの容量を切り替えるタイミングは重要な課題となっている。

本発明は、このような状況のもとでなされたもので、アクティブクランプ方式の電源装置における電力効率を改善することを目的とする。

上述した課題を解決するために、本発明では、以下の構成を備える。

（１）一次巻線及び二次巻線を有するトランスと、前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、前記第一のスイッチング素子と並列に接続された共振コンデンサ部と、前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、前記トランスの前記二次巻線に誘起された電圧を整流平滑した出力電圧に応じた情報を出力するフィードバック手段と、前記フィードバック手段から入力された前記情報に基づいて、第一の制御信号により前記第一のスイッチング素子のオン又はオフを制御し、第二の制御信号により前記第二のスイッチング素子のオン又はオフを制御する制御手段と、を備え、前記制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う期間を繰り返す連続動作と、前記スイッチング動作を行う期間と前記スイッチング動作を停止させる期間とを交互に繰り返す間欠動作と、を行うことが可能である電源装置であって、前記共振コンデンサ部は、第一の共振コンデンサと、第二の共振コンデンサと、前記第二の共振コンデンサに直列に接続された第三のスイッチング素子と、を有し、前記第二の共振コンデンサ及び前記第三のスイッチング素子は、前記第一の共振コンデンサと並列に接続され、前記制御手段は、前記連続動作時には前記第三のスイッチング素子をオンし、前記間欠動作時には前記第三のスイッチング素子をオフすることを特徴とする電源装置。

（２）記録材に画像形成を行う画像形成手段と、前記（１）項に記載の電源装置と、を備えることを特徴とする画像形成装置。

本発明によれば、アクティブクランプ方式の電源装置における電力効率を改善することができる。

実施例１の電源回路の概略図 実施例１、２の制御方法を説明する図、及び制御方法を説明する簡易回路図 実施例１の共振コンデンサの容量の違いによる回路動作を説明する図 実施例１の出力電力と電力変換効率の関係を示すグラフ 実施例１の共振コンデンサの切替タイミングを説明する図 実施例２の電源回路の概略図 実施例２の出力電力と電源変換効率の関係を示すグラフ 実施例２の共振コンデンサの切替タイミングを説明する図 実施例３のＦＥＴのドレイン端子とソース端子間に印加される電圧を説明する図 実施例３の目標電圧を５Ｖから２４Ｖに切り替える際に共振コンデンサの切替タイミングを説明する図 実施例３の目標電圧を２４Ｖから５Ｖに切り替える際に共振コンデンサの切替タイミングを説明する図 実施例４の画像形成装置を示す図

以下に、図面を参照して本発明の実施の形態について詳細に説明する。

［電源装置の構成］
実施例１のアクティブクランプ方式を用いたフライバック電源装置について、図面を参照して説明する。図１は、実施例１のアクティブクランプ方式を用いたスイッチング電源回路の概略を示す回路図である。本実施例のフライバック電源装置は、商用電源等の交流電源１０から交流電圧が入力され、全波整流手段であるブリッジダイオードＢＤ１で整流された電圧はスイッチング電源回路１００に入力される。スイッチング電源回路１００では、平滑用コンデンサＣ３はブリッジダイオードＢＤ１で整流された電圧の平滑手段として用いられ、平滑用コンデンサＣ３の低い側の電位をＤＣＬ、高い側の電位をＤＣＨとする。スイッチング電源回路１００は、平滑用コンデンサＣ３に充電された入力電圧Ｖｉｎから、トランスＴ１の絶縁された二次側へ電源電圧Ｖｏｕｔを出力する。

スイッチング電源回路１００は、一次側に一次巻線Ｐ１、補助巻線Ｐ２、二次側に二次巻線Ｓ１を備えた絶縁型のトランスＴ１を有している。トランスＴ１の一次巻線Ｐ１から二次巻線Ｓ１には、後述する図２で説明するスイッチング動作によってエネルギーが供給されている。トランスＴ１の補助巻線Ｐ２は、一次巻線Ｐ１に印加された入力電圧Ｖｉｎのフォワード電圧を、ダイオードＤ４及びコンデンサＣ４で整流平滑し、電源電圧Ｖ１を供給するために用いられる。

スイッチング電源回路１００の一次側には、トランスＴ１の一次巻線Ｐ１に第一のスイッチング素子である電界効果トランジスタ（以下、ＦＥＴとする）１が直列に接続されている。また、電圧クランプ用のコンデンサＣ２と第二のスイッチング素子であるＦＥＴ２とが直列に接続され、直列に接続された電圧クランプ用のコンデンサＣ２及びＦＥＴ２は、トランスＴ１の一次巻線Ｐ１と並列に接続されている。更に、スイッチング電源回路１００の一次側には、ＦＥＴ１及びＦＥＴ２の駆動を制御する制御部１０１が設けられている。

制御手段である制御部１０１は、ハイレベルの制御信号ＤＲＶ−Ｌを出力することでＦＥＴ１を駆動し、ハイレベルの制御信号ＤＲＶ−Ｈを出力することでＦＥＴ２を駆動する。制御部１０１のＶＣ端子とＧ端子間には、電源電圧Ｖ１が供給される。なお、ＦＥＴ２を駆動するため、コンデンサＣ５及びダイオードＤ５から構成されるチャージポンプ回路によって、制御部１０１のＶＨ端子とＧＨ端子の間に電源電圧Ｖ１が供給されている。

ＦＥＴ１には、第一の共振コンデンサである共振コンデンサＣ１１と、第二の共振コンデンサである共振コンデンサＣ１２及び第三のスイッチング素子であるＦＥＴ１２が直列に接続された回路とが、並列に接続されている。なお、共振コンデンサＣ１１、Ｃ１２及びＦＥＴ１２は、共振コンデンサ部を構成し、共振コンデンサＣ１１は、共振コンデンサＣ１２に比べて静電容量が小さいものが選択される（Ｃ１１＜Ｃ１２）。また、ＦＥＴ１２は、制御部１０１から出力される制御信号ＤＲＶ−Ｃによって、オン・オフ制御が行われる。ＦＥＴ１２がオフ状態のときは、共振コンデンサＣ１１のみがＦＥＴ１に並列に接続され、このときの共振コンデンサの容量は、共振コンデンサＣ１１の容量である。一方、ＦＥＴ１２がオン状態のときは、共振コンデンサＣ１１と共振コンデンサＣ１２がＦＥＴ１に並列に接続され、このときの共振コンデンサの容量は、共振コンデンサＣ１１、Ｃ１２それぞれの容量を加えた容量である。なお、共振コンデンサＣ１１を設けずに、ＦＥＴ１のドレイン端子とソース端子間の容量を用いてもよい。

また、図１のＦＥＴ１に並列に接続されたダイオードＤ１は、ＦＥＴ１のボディーダイオードである。同様に、ＦＥＴ２に並列に接続されたダイオードＤ２も、ＦＥＴ２のボディーダイオードである。なお、制御部１０１は、例えばアナログ回路で構成されたＩＣを用いてもよいし、発振器などによって生成されたクロック信号で動作する演算制御素子（例えばＣＰＵ、ＡＳＩＣなど）を用いてもよい。

スイッチング電源回路１００の二次側には、トランスＴ１の二次巻線Ｓ１に生じるフライバック電圧の二次側の整流手段であるダイオードＤ２１及びコンデンサＣ２１から構成される整流平滑回路１１８が設けられている。トランスＴ１の二次巻線Ｓ１に誘起された電圧は、ダイオードＤ２１及びコンデンサＣ２１によって整流平滑され、電源電圧Ｖｏｕｔ（出力電圧Ｖｏｕｔともいう）として出力される。また、スイッチング電源回路１００の二次側には、二次側に出力される電源電圧Ｖｏｕｔに応じた情報を一次側にフィードバックするフィードバック手段として、フィードバック部１１５が設けられている。

フィードバック部１１５は、電源電圧Ｖｏｕｔを所定の一定電圧（以下、目標電圧という）に制御するために用いている。電源電圧Ｖｏｕｔの電圧値は、シャントレギュレータＩＣ５のリファレンス端子ＲＥＦに入力される電圧である基準電圧によって設定される。すなわち、分圧抵抗Ｒ５２、Ｒ５３、Ｒ５４によって電源電圧Ｖｏｕｔが設定される。電源電圧Ｖｏｕｔの電圧が目標電圧より高くなると、シャントレギュレータＩＣ５のカソード端子Ｋから電流が流れ、プルアップ抵抗Ｒ５１を介してフォトカプラＰＣ５の二次側ダイオードが導通状態となる。これにより、フォトカプラＰＣ５の一次側フォトトランジスタが動作し、コンデンサＣ６から電荷が放電される。このため、制御部１０１のＦＢ端子の入力電圧が低下する。一方、電源電圧Ｖｏｕｔの電圧が目標電圧より低くなると、フォトカプラＰＣ５の二次側ダイオードが非導通状態となる。これにより、フォトカプラＰＣ５の一次側フォトトランジスタがオフ状態となり、電源電圧Ｖ１から抵抗Ｒ２を介してコンデンサＣ６を充電する電流が流れる。このため、制御部１０１のＦＢ端子の入力電圧（以下、ＦＢ端子電圧という）が上昇する。このように、フィードバック部１１５は、電源電圧Ｖｏｕｔの変動に応じて制御部１０１のＦＢ端子電圧を変化させる。

制御部１０１は、フィードバック部１１５から入力されたＦＢ端子電圧を検知することで、電源電圧Ｖｏｕｔを目標電圧に制御するためのフィードバック制御を行っている。このように、制御部１０１はＦＢ端子電圧を監視することによって、電源電圧Ｖｏｕｔを間接的にフィードバック制御できる。また、フィードバック部１１５の代わりに、制御部１０１を二次側に設けて、電源電圧Ｖｏｕｔを監視することで、電源電圧Ｖｏｕｔを直接フィードバック制御してもよい。制御部１０１はＦＢ端子電圧を監視することにより負荷の状態を把握できるため、負荷の状態に応じた適切な制御を行うことができる。負荷の状態を、より正確に判断するためには、ＦＥＴ１や、スイッチング電源回路１００の負荷に電力を供給する経路に、電流検出手段を設けてもよい。本実施例における軽負荷状態を判断する手段は、制御部１０１のＦＢ端子電圧を利用するものとして説明する。

起動回路１０３は、３端子レギュレータ又は降圧型スイッチング電源回路であり、ＶＣ端子とＧ端子間に入力された入力電圧Ｖｉｎを変換して、ＯＵＴ端子から電源電圧Ｖ１を出力している。起動回路１０３は、補助巻線Ｐ２から供給される電源電圧Ｖ１が所定の電圧値以下の場合のみ動作する回路であり、スイッチング電源回路１００の起動時に電源電圧Ｖ１を供給するために用いられる。

［スイッチング電源回路の制御方法］
図２は、制御部１０１によるアクティブクランプ方式を用いたスイッチング電源回路１００の制御方法を説明する図である。図２においては、制御信号ＤＲＶ−Ｃをローレベル状態とし、ＦＥＴ１２をオフした状態での動作波形を示している。スイッチング電源回路１００は、制御部１０１がＦＥＴ１及びＦＥＴ２をともにオフさせるデッドタイムを挟んでＦＥＴ１とＦＥＴ２を交互にオン／オフすることで、二次側に電力を供給している。なお、制御部１０１がＦＥＴ１及びＦＥＴ２をともにオフさせるデッドタイムを挟んでＦＥＴ１とＦＥＴ２を交互にオン／オフさせて繰り返し制御する期間をスイッチング期間（第一の期間）という。図２（Ａ）は、ＦＥＴ１及びＦＥＴ２の各端子の電圧波形及び電流波形を、後述する複数の期間［１］〜［４］に分けて示した図である。図２（Ａ）において、（ａ）はＦＥＴ１のゲート端子への入力信号である制御信号ＤＲＶ−Ｌの状態を示すＦＥＴ１のゲート端子とソース端子間の電圧を示す図である。（ｂ）はＦＥＴ２のゲート端子への入力信号である制御信号ＤＲＶ−Ｈの状態を示すＦＥＴ２のゲート端子とソース端子間の電圧を示す図であり、（ｃ）はＦＥＴ１のドレイン端子とソース端子間の電圧を示す図である。（ｄ）はＦＥＴ１のドレイン電流を示す図であり、この場合のドレイン電流にはダイオードＤ１に流れる電流を含んでいる。（ｅ）はＦＥＴ２のドレイン電流を示す図であり、この場合のドレイン電流にはダイオードＤ２に流れる電流を含んでいる。（ｆ）は、トランスＴ１の二次側のダイオードＤ２１に流れる電流波形を示す図である。なお、横軸は、いずれも時間を示す。

また、図２（Ｂ）は、複数の期間［１］〜［４］のそれぞれの期間における電流の流れを簡易回路図に分けて示した図である、なお、トランスＴ１をリーケージインダクタンスＬｒ、励磁インダクタンスＬｓ、理想トランスＴＩに分割して示してある。また、図２（Ｂ）の回路中に、それぞれの期間で流れる電流を濃い実線矢印で示している。

（スイッチング期間）
まず、［１］の期間は、ＦＥＴ１がオン状態で、ＦＥＴ２がオフ状態の期間である（図２（Ａ）（ａ）、（ｂ））。平滑用コンデンサＣ３からトランスＴ１の一次巻線Ｐ１に電流が流れることで、トランスＴ１のリーケージインダクタンスＬｒ及び励磁インダクタンスＬｓにエネルギーが蓄えられる。このとき、ＦＥＴ１のドレイン端子−ソース端子間の電圧はほぼゼロであり（図２（Ａ）（ｃ））、ＦＥＴ１に流れるドレイン電流は直線的に増加する（図２（Ａ）（ｄ））。

次に、［２］の期間は、ＦＥＴ１及びＦＥＴ２がともにオフ状態の期間、即ちデッドタイムの期間である（図２（Ａ）（ａ）、（ｂ））。ＦＥＴ１をオフすると、トランスＴ１の一次巻線Ｐ１に流れていた電流は、共振コンデンサＣ１１を充電するように流れる。そして、共振コンデンサＣ１１が充電されるにつれて、ＦＥＴ１のドレイン端子−ソース端子間の電圧は上昇する（図２（Ａ）（ｃ））。ＦＥＴ１のドレイン端子−ソース端子間の電圧が電圧クランプ用のコンデンサＣ２の＋端子の電圧を上回ると、トランスＴ１の一次巻線Ｐ１に流れていた電流は、ダイオードＤ２を介して電圧クランプ用のコンデンサＣ２を充電するように流れ始める。これにより、リーケージインダクタンスＬｒによるキックバック電圧は、電圧クランプ用のコンデンサＣ２によって吸収されるため、ＦＥＴ１のドレイン端子−ソース端子間に印加されるサージ電圧を抑制できる。また、ＦＥＴ２のドレイン端子−ソース端子間の電圧はほぼゼロとなるため、この状態で［３］の期間に移行してＦＥＴ２をオンすると、ＦＥＴ２のゼロ電圧スイッチングを実現することができる。

ここで、［２］の期間は、ＦＥＴ１をオフしてから、ＦＥＴ２のドレイン端子−ソース端子間の電圧がほぼゼロになるまでの時間とほぼ同等、又はやや長めに設定するとよい。［２］の期間が長いと、ダイオードＤ２に流れる期間が長くなるため、その分無駄な電力が消費される。一方、［２］の期間が短いと、ＦＥＴ２のドレイン端子−ソース端子間の電圧がゼロになる前にＦＥＴ２をオンすることになるため、ゼロ電圧スイッチングができず、やはり無駄な電力が消費される。したがって、［２］の期間を適切な値に設定することで、消費電力を抑制することができる。

続いて、［３］の期間は、ＦＥＴ２がオン状態で、ＦＥＴ１がオフ状態の期間である（図２（Ａ）（ａ）、（ｂ））。ＦＥＴ２がオンすると、ダイオードＤ２を介して電圧クランプ用のコンデンサＣ２を充電していた電流が、ＦＥＴ２を介して流れるようになる。電圧クランプ用のコンデンサＣ２の電圧が上昇すると、二次側のダイオードＤ２１がオン状態となり、トランスＴ１の二次巻線Ｓ１を介して、スイッチング電源回路１００の二次側に電力が供給される状態になる。

ここで、図２（Ａ）（ｅ）に示すＦＥＴ２のドレイン電流において、点線で示した波形は、トランスＴ１の励磁インダクタンスＬｓを流れる励磁電流を示しており、直線的に減少している。なお、この励磁インダクタンスＬｓを流れる励磁電流と理想トランスＴＩを流れる電流の和が、ＦＥＴ２のドレイン電流となる。また、理想トランスＴＩを流れる電流は、ダイオードＤ２１に流れる電流（図２（Ａ）（ｆ））と相似形となる。

また、［３］の期間は、二次側に電力が供給されていない［３］ＯＦＦの期間と、二次側に電力が供給されている［３］ＯＮの期間から構成されている。［３］ＯＦＦの期間では、主に電圧クランプ用のコンデンサＣ２とトランスＴ１のリーケージインダクタンスＬｒ及び励磁インダクタンスＬｓとの共振動作によって、ＦＥＴ２に電流が流れる。一方、［３］ＯＮの期間では、主に電圧クランプ用のコンデンサＣ２とトランスＴ１のリーケージインダクタンスＬｒとの共振動作によって、ＦＥＴ２に電流が流れる。リーケージインダクタンスＬｒのインダクタンス値は励磁インダクタンスＬｓに比べて小さい。そのため、［３］ＯＮの期間における共振周波数は、［３］ＯＦＦの期間における共振周波数に比べて高くなる。

トランスＴ１の励磁インダクタンスＬｓを流れる励磁電流がゼロになることは、励磁インダクタンスＬｓに蓄積されたエネルギーは全て解放された状態であることを意味する。その後も、ＦＥＴ２をオンし続けると、それまでとは逆に、電圧クランプ用のコンデンサＣ２から励磁インダクタンスＬｓに向かって電流が流れ始め、励磁インダクタンスＬｓには逆相のエネルギーが蓄積されることになる。

続いて、［４］の期間は、再びＦＥＴ１及びＦＥＴ２がともにオフの状態の期間、即ちデッドタイムの期間である。ＦＥＴ２をオフすると、トランスＴ１の一次巻線Ｐ１に流れていた電流は、共振コンデンサＣ１１に充電された電荷を放電するように流れる。共振コンデンサＣ１１が放電されるにつれて、ＦＥＴ１のドレイン端子−ソース端子間の電圧は減少する（図２（Ａ）（ｃ））。ＦＥＴ１のドレイン端子−ソース端子間の電圧がゼロを下回ると、トランスＴ１の一次巻線Ｐ１に流れていた電流は、ダイオードＤ１を介して平滑用コンデンサＣ３に回生される。この状態で［１］の期間に戻り、ＦＥＴ１をオンすると、ＦＥＴ１のゼロ電圧スイッチングを実現することができる。［４］の期間においても、前述した［２］の期間と同様に、ＦＥＴ２をオフしてからＦＥＴ１のドレイン−ソース電圧がほぼゼロになるまでの時間とほぼ同等、又はやや長めに設定することで、消費電力を抑制することができる。

以上説明したように、本実施例におけるスイッチング電源であるアクティブクランプ方式を用いたフライバック電源装置は、［１］の期間から［４］の期間における制御を繰り返す。これにより、リーケージインダクタンスＬｒによるサージ電圧を抑制しつつ、ＦＥＴ１及びＦＥＴ２のゼロ電圧スイッチングを行って、二次側に電力供給を行うことができる。ところで、上述したスイッチング電源回路１００は、［１］の期間から［４］の期間を繰り返す連続動作状態で動作している。一般的なスイッチング電源回路では、ＦＥＴ１及びＦＥＴ２が交互にスイッチング動作するスイッチング期間と、ＦＥＴ１及びＦＥＴ２両方のスイッチングを停止する期間であるスイッチング停止期間（第二の期間）とを設けた間欠動作が行われる。すなわち、スイッチング電源回路を間欠動作させることで、連続動作時よりも電力変換効率を向上させることができる。しかしながら、間欠動作状態では、電源電圧Ｖｏｕｔにリップルが生じるため、出力電力が小さいときに限り間欠動作状態とするのが一般的である。本実施例のアクティブクランプ方式を用いたフライバック電源装置においても、間欠動作状態を設定することで電力変換効率を向上させることは可能である。

［２つの共振コンデンサを並列に接続した場合の効果］
図２では、図１のＦＥＴ１２をオフ状態に設定し、ＦＥＴ１に共振コンデンサＣ１１だけを並列に接続した場合の回路動作波形について説明した。次に、ＦＥＴ１２をオン状態に設定して、ＦＥＴ１に２つの共振コンデンサＣ１１、Ｃ１２が並列に接続されたときの効果について説明する。図３（Ａ）は、ＦＥＴ１及びＦＥＴ２の各端子の電圧波形及び電流波形、及びＦＥＴ１２をオンした場合とオフした場合のスイッチング損失を示した図であり、前述した複数の期間［１］〜［４］に分けて示している。図３（Ａ）において、（ａ）はＦＥＴ１のゲート端子への入力信号である制御信号ＤＲＶ−Ｌの状態を示すＦＥＴ１のゲート端子とソース端子間の電圧を示す図である。（ｂ）はＦＥＴ２のゲート端子への入力信号である制御信号ＤＲＶ−Ｈの状態を示すＦＥＴ２のゲート端子とソース端子間の電圧を示す図であり、（ｃ）はＦＥＴ１のドレイン電流を示す図である。

（ｄ）はＦＥＴ１のドレイン端子とソース端子間の電圧を示す図であり、（ｅ）はＦＥＴ１でのスイッチング損失を示す図であり、（ｆ）はＦＥＴ２でのスイッチング損失を示す図である。なお、（ｄ）〜（ｆ）は、ＦＥＴ１２がオフの場合、すなわちＦＥＴ１に共振コンデンサＣ１１だけが並列に接続されている場合の波形を示している。（ｇ）はＦＥＴ１のドレイン端子とソース端子間の電圧を示す図であり、（ｈ）はＦＥＴ１でのスイッチング損失を示す図であり、（ｉ）はＦＥＴ２でのスイッチング損失を示す図である。（ｇ）〜（ｉ）は、ＦＥＴ１２がオンの場合、すなわちＦＥＴ１に共振コンデンサＣ１１、Ｃ１２が並列に接続されている場合の波形を示している。なお、横軸は、いずれも時間を示す。また、期間［１］〜［４］における動作波形については、上述した動作波形と同様であり、ここでの説明は省略する。

ＦＥＴ１２がオンされると、ＦＥＴ１に並列に接続される共振コンデンサの容量は、ＦＥＴ１２がオフの場合に比べて増加する。そのため、ＦＥＴ１をオン状態からオフ状態へ移行する際の、ＦＥＴ１２がオン状態の場合のＦＥＴ１のドレイン端子−ソース端子間の電圧の上昇速度（図３（Ａ）（ｇ））は、ＦＥＴ１２がオフ状態の場合の上昇速度（図３（Ａ）（ｄ））と比べて遅くなる。これにより、ＦＥＴ１の電圧×電流の積分値である損失エネルギー、すなわちスイッチング損失は、ＦＥＴ１２がオン状態のときの方（図３（Ａ）（ｈ））がオフ状態のとき（図３（Ａ）（ｅ））よりも小さくなる。同様に、ＦＥＴ２をオン状態からオフ状態へ移行する際の、ＦＥＴ１２がオン状態の場合のＦＥＴ２のドレイン端子−ソース端子間の電圧の下降速度（図３（Ａ）（ｇ））は、ＦＥＴ１２がオフ状態の場合の下降速度（図３（Ａ）（ｄ））と比べて遅くなる。これにより、ＦＥＴ２のスイッチング損失は、ＦＥＴ１２がオン状態のときの方（図３（Ａ）（ｉ））がオフ状態のとき（図３（Ａ）（ｆ））よりも小さくなる。このスイッチング損失は、スイッチング周期毎に発生するものであるため、間欠動作時よりも連続動作時の方がスイッチング損失は大きいことになる。

一方、スイッチング電源回路１００がスイッチング動作を開始したときは、共振コンデンサＣ１１に電荷が蓄電されている。そのため、ＦＥＴ１をオンさせたときには、充電電荷に相当するエネルギー、すなわち（１／２×共振コンデンサＣ１１の容量×Ｖｉｎ×Ｖｉｎ）により算出されるエネルギーが全てスイッチング損失となる。図３（Ｂ）は、スイッチング電源回路１００のスイッチング動作を開始したときの回路波形を示した図である。図３（Ｂ）において、（ａ）は制御信号ＤＲＶ−Ｌの状態を示すＦＥＴ１のゲート端子とソース端子間の電圧を示す図であり、（ｂ）は制御信号ＤＲＶ−Ｈの状態を示すＦＥＴ２のゲート端子とソース端子間の電圧を示す図である。また、（ｃ）はＦＥＴ１のドレイン端子とソース端子間の電圧を示す図である。上述したスイッチング電源回路１００がスイッチング動作を開始したときのタイミングとは、図３（Ｂ）の［０］のタイミングをいう。このとき、ＦＥＴ１２がオン状態であると、更に共振コンデンサＣ１２に充電されている電荷分のエネルギー、すなわち（１／２×共振コンデンサＣ１２の容量×Ｖｉｎ×Ｖｉｎ）もスイッチング損失となる。しかしながら、このスイッチング損失はスイッチング動作開始時にのみ発生する損失であるため、スイッチング電源回路１００が連続動作状態の場合には、ほぼ無視できる損失である。そのため、本実施例では、スイッチング電源回路１００では、連続動作状態時にはＦＥＴ１２をオンし、間欠動作状態時にはＦＥＴ１２をオフするように、制御部１０１はＦＥＴ１２を制御することとする。

［出力電力と電力変換効率との関係］
図４は、ＦＥＴ１２がオン状態の場合とオフ状態の場合のそれぞれについて、スイッチング電源回路１００から負荷に供給される出力電力と電力変換効率との関係を表したグラフである。図４において、縦軸は電力変換効率［％］を示し、横軸はスイッチング電源回路１００の出力電力［Ｗ］を示す。また、太い実線はＦＥＴ１２がオン状態の場合の出力電力と電力変換効率との関係を表すグラフであり、細い実線はＦＥＴ１２がオフ状態の場合の出力電力と電力変換効率との関係を表すグラフである。また、スイッチング電源回路１００は、図４に示す破線よりも出力電力が大きい場合には連続動作状態とし、破線よりも出力電力が小さい場合には間欠動作状態としている。図４より、連続動作状態時にはＦＥＴ１２をオン状態に設定し、間欠動作状態時にはＦＥＴ１２をオフ状態に設定することで、連続動作状態時、間欠動作状態時ともに低損失のスイッチング電源回路を実現することができる。

［共振コンデンサの切替タイミング］
次に、共振コンデンサＣ１１、Ｃ１２とＦＥＴ１との接続を切り替えるＦＥＴ１２による切替タイミングについて、図５を用いて説明する。図５は、ＦＥＴ１、ＦＥＴ２及びＦＥＴ１２における電圧波形、共振コンデンサの容量、スイッチング電源回路１００の動作状態を示した図であり、横軸は時間を示す。図５において、（ａ）は制御信号ＤＲＶ−Ｌの状態を示すＦＥＴ１のゲート端子とソース端子間の電圧を示す図であり、（ｂ）は制御信号ＤＲＶ−Ｈの状態を示すＦＥＴ２のゲート端子とソース端子間の電圧を示す図である。（ｃ）はＦＥＴ１のドレイン端子とソース端子間の電圧を示す図であり、（ｄ）は、ＦＥＴ１２のゲート端子への入力信号である制御信号ＤＲＶ−Ｃの状態を示すＦＥＴ１２のゲート端子とソース端子間の電圧を示す図である。（ｅ）はＦＥＴ１に並列に接続された共振コンデンサの容量状態（共振コン小、共振コン大）を示す図であり、（ｆ）はスイッチング電源回路１００の動作状態（連続動作、間欠動作）を示す図である。

まず、スイッチング電源回路１００が間欠動作状態のとき（図５（ｆ））には、出力電力が小さいため、スイッチング損失を小さくするため、制御部１０１からＦＥＴ１２に出力される制御信号ＤＲＶ−Ｃはローレベル状態（図５（ｄ））である。その後、動作状態が間欠動作から連続動作に遷移すると（図５（ｆ））、ＦＥＴ１をオン後のＦＥＴ１のドレイン端子−ソース端子間の電圧がゼロの期間中に、制御部１０１は、制御信号ＤＲＶ−Ｃの状態をハイレベルに切り替える（図５（ｄ））。ＦＥＴ１のドレイン端子−ソース端子間の電圧がゼロでないときに制御信号ＤＲＶ−Ｃの状態をローレベルからハイレベルに切り替えると、共振コンデンサＣ１２に急激な突入電流が流れ込む。その結果、ノイズが発生してスイッチング電源回路１００が誤動作を引き起こしたり、共振コンデンサＣ１１の充電電圧が低下してスイッチング動作が不安定になったりする。そのため、ＦＥＴ１２のオン・オフの切替は、ＦＥＴ１のドレイン端子−ソース端子間の電圧がゼロのときに行うことが望ましい。

続いて、制御部１０１は、スイッチング電源回路１００を連続動作から再び間欠動作に遷移させる（図５（ｆ））。そして、制御部１０１は、ＦＥＴ１とＦＥＴ２両方のスイッチング動作が停止した後に（図５（ａ）、（ｂ））、制御信号ＤＲＶ−Ｃをハイレベル状態からローレベル状態に切り替える（図５（ｄ））。制御信号ＤＲＶ−Ｃをハイレベルからローレベルに切り替えるタイミングは、ＦＥＴ１のドレイン端子−ソース端子間の電圧が安定しているときが望ましい。また、制御信号ＤＲＶ−Ｃの切替が常にＦＥＴ１のドレイン端子−ソース端子間の電圧がゼロになるタイミングとなるような簡易的な制御を優先するならば、次のようなタイミングで切り替えてもよい。すなわち、スイッチング電源回路１００が連続動作から間欠動作に遷移する直前の、ＦＥＴ１がオン状態でＦＥＴ１のドレイン端子−ソース端子間の電圧がゼロの期間に、制御信号ＤＲＶ−Ｃをハイレベルからローレベルに切り替えてもよい。ところで、この切替制御は、スイッチング電源回路１００が連続動作状態から間欠動作状態へ遷移する直前に、１回だけ共振コンデンサ容量が小さい状態でスイッチングしてしまう。そのため、スイッチング損失が、その分若干生じる点に注意する必要がある。

以上のように、スイッチング電源回路は、動作状態が連続動作状態と間欠動作状態とに応じて、共振コンデンサの容量を適切なタイミングで切り替える。これにより、スイッチング電源回路は、安定したスイッチング動作を維持しつつ、出力電力が小さいときから大きいときまで、高い電力変換効率を実現することができる。
以上説明したように、本実施例によれば、アクティブクランプ方式の電源装置における電力効率を改善することができる。

実施例１では、スイッチング動作が間欠動作状態、又は連続動作状態に応じて、ＦＥＴ１２を制御して、共振コンデンサの容量の切替を行った。実施例２では、スイッチング電源回路が負荷に供給する目標電圧がＤＣ（直流）２４ＶかＤＣ５Ｖかに応じて、ＦＥＴ１２のオン・オフを制御する実施例について説明する。

［電源装置の構成］
図６は、実施例２のアクティブクランプ方式を用いたスイッチング電源回路２００の概略を示す回路図である。実施例１の図１のスイッチング電源回路１００と比べて、図６のスイッチング電源回路２００では、負荷に供給する電源電圧Ｖｏｕｔである目標電圧を切り替える目標電圧切替部１１７が追加されている。

指示手段である目標電圧切替部１１７は、外部から入力される２４ＶＳＬ信号の状態に応じて、電源電圧Ｖｏｕｔを切り替えるための切替指示信号として、制御部１０１の２４ＳＬ端子にハイレベル又はローレベルを入力する。スイッチング電源回路２００が電源電圧Ｖｏｕｔとして、第二の電圧であるＤＣ２４Ｖ電圧を出力する場合には、ハイレベルの２４ＶＳＬ信号が入力される。一方、電源電圧Ｖｏｕｔとして第一の電圧であるＤＣ５Ｖ電圧を出力する場合には、ローレベルの２４ＶＳＬ信号が入力される。２４ＶＳＬ信号がハイレベル状態の場合には、ＦＥＴ７１がオン状態となり、抵抗Ｒ７１を介してフォトカプラＰＣ７の二次側ダイオードに電流が流れる。その結果、フォトカプラＰＣ７の一次側フォトトランジスタがオンし、コンデンサＣ７に充電された電荷が放電され、制御部１０１の２４ＳＬ端子の入力電圧はローレベルの状態になる。一方、２４ＶＳＬ信号がローレベル状態の場合には、ＦＥＴ７１はオフ状態となり、フォトカプラＰＣ７の二次側ダイオードは非導通状態となり、電流は流れなくなる。その結果、フォトカプラＰＣ７の一次側フォトトランジスタはオフ状態となり、電源電圧Ｖ１から、抵抗Ｒ１を介してコンデンサＣ７には電荷が充電され、制御部１０１の２４ＳＬ端子の入力電圧はハイレベルの状態になる。そして、制御部１０１は２４ＳＬ端子の入力電圧に応じて、目標電圧がＤＣ２４ＶかＤＣ５Ｖかを検知する。なお、抵抗Ｒ７２は電流制限抵抗である。

また、図６では、フィードバック部１１５の分圧抵抗Ｒ５４に並列に接続されたＦＥＴ５１が追加され、ＦＥＴ５１のゲート端子とドレイン端子との間には抵抗Ｒ５５が接続されている。２４ＶＳＬ信号は、フィードバック部１１５のＦＥＴ５１のゲート端子にも入力されている。２４ＶＳＬ信号がハイレベルの場合には、ＦＥＴ５１がオン状態になり、分圧抵抗Ｒ５４はショート（短絡）された状態となる。そのため、シャントレギュレータＩＣ５のＲＥＦ端子に入力される電圧は、出力電圧Ｖｏｕｔを分圧抵抗Ｒ５２、Ｒ５３により分圧された電圧となる。その結果、シャントレギュレータＩＣ５の基準電圧の電源電圧Ｖｏｕｔに対する分圧比が下がり、電源電圧ＶｏｕｔにはＤＣ２４Ｖが出力されるように、フィードバック部１１５が動作する状態となる。一方、２４ＶＳＬ信号がローレベルの場合には、ＦＥＴ５１がオフ状態になり、分圧抵抗Ｒ５３と分圧抵抗Ｒ５４が直列に接続される。そのため、シャントレギュレータＩＣ５のＲＥＦ端子に入力される電圧は、出力電圧Ｖｏｕｔを分圧抵抗Ｒ５２、Ｒ５３、Ｒ５４により分圧された電圧となる。その結果、シャントレギュレータＩＣ５の基準電圧の電源電圧Ｖｏｕｔに対する分圧比が上がり、電源電圧ＶｏｕｔにはＤＣ５Ｖが出力されるように、フィードバック部１１５が動作する状態となる。このように、フィードバック部１１５では、電源電圧Ｖｏｕｔが切り替えられると、分圧抵抗の組合せを変えることにより、分圧抵抗値を電源電圧Ｖｏｕｔに応じた抵抗値に切り替える。これにより、フィードバック部１１５からは、スイッチング電源回路２００から電力が供給される負荷の状態が、制御部１０１のＦＢ端子電圧として通知されることになる。

上述したように、間欠動作状態の場合には、連続動作状態に比べて電力変換効率が高いが、出力電力の変動による電源電圧Ｖｏｕｔの変動が大きいため、間欠動作状態は、出力電力の変動が大きい場合には向いていない。そのため、スイッチング電源回路２００は、出力電力変動が大きい目標電圧がＤＣ２４Ｖのときは常に連続動作状態とする。一方、出力電力変動が小さくかつ求められる電力変換効率が高い目標電圧がＤＣ５Ｖのときは、スイッチング電源回路２００は、出力電力に応じて、連続動作状態と間欠動作状態を切り替えるようにする。

［共振コンデンサの切替］
図７は、ＦＥＴ１２がオン状態の場合とオフ状態の場合のそれぞれについて、スイッチング電源回路２００が負荷に供給する出力電力と電力変換効率との関係を表したグラフである。図７（Ａ）は目標電圧がＤＣ２４Ｖの場合、図７（Ｂ）は目標電圧がＤＣ５Ｖの場合を示している。図７（Ａ）、（Ｂ）において、縦軸は電力変換効率［％］を示し、横軸はスイッチング電源回路２００の出力電力［Ｗ］を示す。また、図７（Ａ）、（Ｂ）において、太い実線はＦＥＴ１２がオン状態の場合の出力電力と電力変換効率との関係を表すグラフであり、細い実線はＦＥＴ１２がオフ状態の場合の出力電力と電力変換効率との関係を表すグラフである。目標電圧がＤＣ２４Ｖの場合には、スイッチング電源回路２００は、連続動作状態となる。一方、目標電圧がＤＣ５Ｖの場合には、スイッチング電源回路２００は、図７（Ｂ）に示す破線よりも出力電力が大きい場合には連続動作状態となり、破線よりも出力電力が小さい場合には間欠動作状態となる。

図７（Ａ）では、ＦＥＴ１２がオン状態の場合には、オフ状態の場合に比べて、出力電力の全範囲において、出力電力に対する電力変換効率が高いことを示している。そのため、目標電圧がＤＣ２４Ｖのときは、常に連続動作状態のため、ＦＥＴ１２は常にオン状態に設定した方がよい。一方、目標電圧がＤＣ５Ｖのときは、間欠動作状態のときはＦＥＴ１２をオフし、連続動作状態のときはＦＥＴ１２をオンするべきである。しかしながら、間欠動作状態と連続動作状態が頻繁に切り替わる場合は、ＦＥＴ１２の制御が複雑になる。そのため、目標電圧がＤＣ５Ｖで、出力電圧が大きいときに要求される電力変換効率がそれほど高くない場合は、連続動作状態であってもＦＥＴ１２をオフしておく方が、簡易な制御で済むことになる。そこで、本実施例では、目標電圧がＤＣ２４Ｖの場合にはＦＥＴ１２をオンし、目標電圧が５Ｖの場合にはＦＥＴ１２をオフするように、制御部１０１はＦＥＴ１２を制御する。

続いて、ＦＥＴ１２のオン・オフの切替タイミングについて、図８を用いて説明する。図８は、ＦＥＴ１、ＦＥＴ２及びＦＥＴ１２における電圧波形、２４ＶＳＬ信号の状態、共振コンデンサの容量、スイッチング電源回路２００の動作状態を示した図であり、横軸は時間を示す。図８において、（ａ）は制御信号ＤＲＶ−Ｌの状態を示すＦＥＴ１のゲート端子とソース端子間の電圧を示す図であり、（ｂ）は制御信号ＤＲＶ−Ｈの状態を示すＦＥＴ２のゲート端子とソース端子間の電圧を示す図である。（ｃ）はＦＥＴ１のドレイン端子とソース端子間の電圧を示す図であり、（ｄ）は、ＦＥＴ１２のゲート端子への入力信号である制御信号ＤＲＶ−Ｃの状態を示すＦＥＴ１２のゲート端子とソース端子間の電圧を示す図である。（ｅ）は、２４ＶＳＬ信号の状態（ハイレベル、ローレベル）を示す図であり、（ｆ）はＦＥＴ１に並列に接続された共振コンデンサの容量状態を示す図であり、（ｇ）はスイッチング電源回路２００の目標電圧（５Ｖ、２４Ｖ）を示す図である。

本実施例においても、実施例１と同様に、ＦＥＴ１のドレイン端子−ソース端子間の電圧がゼロのときに、ＦＥＴ１２のオン・オフ状態を切り替えることが望ましい。まず、目標電圧がＤＣ５Ｖの状態で動作しているとき（図８（ｇ））には、制御信号ＤＲＶ−Ｃはローレベル（図８（ｄ））、２４ＶＳＬ信号もローレベル（図８（ｅ））となっている。そして、２４ＶＳＬ信号がローレベルからハイレベルに切り替わると（図８（ｅ））、制御部１０１は、目標電圧をＤＣ５ＶからＤＣ２４Ｖに切り替える（図８（ｇ））。その後、ＦＥＴ１をオンし、ＦＥＴ１のドレイン端子−ソース端子間の電圧がゼロの期間中に、制御部１０１はＦＥＴ１２に出力する制御信号ＤＲＶ−Ｃをローレベルからハイレベルに切り替える（図８（ｄ））。一方、２４ＶＳＬ信号がハイレベルからローレベルに切り替わる（図８（ｅ））と、制御部１０１は、目標電圧をＤＣ２４ＶからＤＣ５Ｖに切り替える（図８（ｇ））。その後、ＦＥＴ１をオンし、ＦＥＴ１のドレイン端子−ソース端子間の電圧がゼロである期間中に、制御部１０１はＦＥＴ１２に出力する制御信号ＤＲＶ−Ｃをハイレベルからローレベルに切り替える（図８（ｄ））。

以上のように、目標電圧に応じて共振コンデンサの容量を切り替えることで、スイッチング電源回路２００は、簡易な制御で安定したスイッチング動作を維持しつつ、出力電力が小さいときから大きいときまで高い電力変換効率を有することができる。
以上説明したように、本実施例によれば、アクティブクランプ方式の電源装置における電力効率を改善することができる。

実施例２では、スイッチング電源回路が負荷に供給する目標電圧がＤＣ（直流）２４ＶかＤＣ５Ｖかに応じて、ＦＥＴ１２のオン・オフを制御して、共振コンデンサの容量の切替を行った。実施例３では、実施例２の構成におけるＦＥＴ１２のオン・オフするタイミングが特徴的な実施例について説明する。

まず、共振コンデンサの容量の違いによる、ＦＥＴ１のドレイン端子とソース端子間の電圧波形の違いについて、図９を用いて説明する。図９（ａ）は共振コンデンサ容量小（ＦＥＴ１２がオフ状態）且つ電源電圧Ｖｏｕｔが５Ｖのとき、図９（ｂ）は共振コンデンサ容量小且つ電源電圧Ｖｏｕｔが２４Ｖのときの波形である。また、図９（ｃ）は共振コンデンサ容量大（ＦＥＴ１２がオン状態）且つ電源電圧Ｖｏｕｔが５Ｖのとき、図９（ｄ）は共振コンデンサ容量大且つ電源電圧Ｖｏｕｔが２４Ｖのときの波形である。ＦＥＴ１がオフすると、ＦＥＴ１のドレイン端子とソース端子間の電圧はクランプコンデンサＣ２に充電されている電圧まで上昇しクランプされる。しかしながら、実際は、パターンの抵抗成分やインダクタンス成分の影響によるサージ電圧（図９の破線内部）が発生し、これがクランプコンデンサＣ２に充電されている電圧（図９の太線部）に重畳される。サージ電圧は、ＦＥＴ１のドレイン端子とソース端子間の電圧が上昇する速度＝ＤＶ／ＤＴの大きさに依存する。ＤＶ／ＤＴが大きいとサージ電圧は大きくなり、逆にＤＶ／ＤＴが小さいとサージ電圧は小さくなる。ＤＶ／ＤＴは共振コンデンサの容量に依存する。共振コンデンサの容量が小さいと、ＦＥＴ１がオフした時に共振コンデンサに速く充電されるため、ＤＶ／ＤＴが大きくなり、図９（ａ）（ｂ）のようにサージ電圧も大きくなる。逆に共振コンデンサの容量が大きいと、ＤＶ／ＤＴが小さくなり、図９（ｃ）（ｄ）のようにサージ電圧も小さくなる。

ところで、クランプコンデンサＣ２に充電されている電圧ＶＣ２は、入力電圧Ｖｉｎと電源電圧Ｖｏｕｔを使って、次の（式１）で表される。

ここで、ＮｒはトランスＴ１の１次巻線Ｐ１の巻数ＮＰ１と２次巻線Ｓ１の巻数ＮＳ１の比（ＮＰ１／ＮＳ１）である。（式１）より、クランプコンデンサＣ２に充電されている電圧ＶＣ２は、電源電圧Ｖｏｕｔに比例する。即ち、目標電圧が５Ｖのときより２４Ｖのときの方が、クランプコンデンサＣ２に充電されている電圧ＶＣ２は大きくなる。

ＦＥＴ１のドレイン端子とソース端子間に印加される電圧は、上述した通り、クランプコンデンサＣ２に充電されている電圧にサージ電圧を加えた電圧である。従って、ＦＥＴ１のドレイン端子とソース端子間に印加される電圧は、共振コンデンサ容量大且つ電源電圧Ｖｏｕｔが５Ｖのとき（図９（ｃ））が最も小さく、共振コンデンサ容量小且つ電源電圧Ｖｏｕｔが２４Ｖのとき（図９（ｂ））が最も大きい。

本実施例においては、電源電圧Ｖｏｕｔが５Ｖのときは共振コンデンサ容量小（図９（ａ））、電源電圧Ｖｏｕｔが２４Ｖのときは共振コンデンサ容量大（図９（ｄ））となるよう制御される。

目標電圧を切り替えるときのＦＥＴ１２のオン・オフの切替タイミングについて、図１０及び図１１を用いて説明する。

図１０、図１１において、（ａ）はＦＥＴ１のドレイン端子とソース端子間の電圧を示す図であり、（ｂ）は、ＦＥＴ１２のゲート端子への入力信号である制御信号ＤＲＶ−Ｃの状態を示すＦＥＴ１２のゲート端子とソース端子間の電圧を示す図である。（ｃ）は、２４ＶＳＬ信号の状態（ハイレベル、ローレベル）を示す図であり、（ｄ）は電源電圧Ｖｏｕｔを示す図である。（ｅ）はＦＥＴ１に並列に接続された共振コンデンサの容量状態を示す図であり、（ｆ）はスイッチング電源回路２００の目標電圧（５Ｖ、２４Ｖ）を示す図である。（ｇ）は電源電圧Ｖｏｕｔの制御状態、即ち、電源電圧Ｖｏｕｔが安定して目標電圧に制御されている制御状態（通常制御）、若しくは、電源電圧Ｖｏｕｔが目標電圧に達しておらず目標電圧に近づいている制御状態（切替制御）を示す図である。なお、本実施例における通常制御とは、これまで説明した通り、ＦＢ端子電圧を検知することで電源電圧Ｖｏｕｔを目標電圧に制御している状態を示している。一方切替制御とは、ＦＢ端子電圧に関係なく、電源電圧Ｖｏｕｔを徐々に変化させる制御をしている状態を示している。

図１０は電源電圧Ｖｏｕｔを５Ｖから２４Ｖに切り替える際の各動作を、図１１は電源電圧Ｖｏｕｔを２４Ｖから５Ｖに切り替える際の各動作を示した図である。

まず、目標電圧がＤＣ５Ｖの状態で動作しているとき（図１０（ｆ））には、制御信号ＤＲＶ−Ｃはローレベル（図１０（ｂ））、２４ＶＳＬ信号もローレベル（図１０（ｃ））となっている。このときのＦＥＴ１のドレイン端子とソース端子間には、大きなサージ電圧が印加されている（図１０（ａ））。２４ＶＳＬ信号がローレベルからハイレベルに切り替わると（図１０（ｃ））、制御部１０１は、目標電圧をＤＣ５ＶからＤＣ２４Ｖに切り替える（図１０（ｆ））。電源電圧Ｖｏｕｔの制御状態は通常制御から切替制御に切り替わり（図１０（ｇ））、電源電圧Ｖｏｕｔは上昇を開始する（図１０（ｄ））。その後、ＦＥＴ１のドレイン端子とソース端子間の電圧がゼロの期間中に、制御部１０１はＦＥＴ１２に出力する制御信号ＤＲＶ−Ｃをローレベルからハイレベルに切り替える（図１０（ｂ））。これにより、共振コンデンサ容量は小から大に切り替わり（図１０（ｅ））、ＦＥＴ１のドレイン端子とソース端子間に印加されるサージ電圧は小さくなる（図１０（ａ））。やがて電源電圧Ｖｏｕｔが目標電圧であるＤＣ２４Ｖに到達すると（図１０（ｄ））、電源電圧Ｖｏｕｔの制御状態は通常制御に戻る（図１０（ｇ））。ここで、電源電圧Ｖｏｕｔの制御状態が切替制御に移行後できるだけ早いタイミングで、ＦＥＴ１２に出力する制御信号ＤＲＶ−Ｃを切り替えると、ＦＥＴ１のドレイン端子とソース端子間に印加される電圧を低く抑えられる。

一方、２４ＶＳＬ信号がハイレベルからローレベルに切り替わる（図１１（ｃ））と、制御部１０１は、目標電圧をＤＣ２４ＶからＤＣ５Ｖに切り替える（図１１（ｆ））。電源電圧Ｖｏｕｔの制御状態は再び切替制御に切り替わり（図１１（ｇ））、電源電圧Ｖｏｕｔは下降を開始する（図１１（ｄ））。やがて電源電圧Ｖｏｕｔが目標電圧であるＤＣ５Ｖに到達すると（図１１（ｄ））、電源電圧Ｖｏｕｔの制御状態は通常制御に戻る（図１１（ｇ））。ここまで、ＦＥＴ１のドレイン端子とソース端子間に印加されるサージ電圧は小さい状態が継続される（図１１（ａ））。その後、ＦＥＴ１のドレイン端子とソース端子間の電圧がゼロである期間中に、制御部１０１はＦＥＴ１２に出力する制御信号ＤＲＶ−Ｃをハイレベルからローレベルに切り替える（図１１（ｂ））。これにより、共振コンデンサ容量は大から小に切り替わり（図１１（ｅ））、ＦＥＴ１のドレイン端子とソース端子間に印加されるサージ電圧は大きくなる（図１１（ａ））。ここで、電源電圧Ｖｏｕｔの制御状態が通常制御に戻った後に、ＦＥＴ１２に出力する制御信号ＤＲＶ−Ｃを切り替えると、ＦＥＴ１のドレイン端子とソース端子間に印加される電圧を低く抑えられる。

以上のように、目標電圧をＤＣ５ＶからＤＣ２４Ｖに切り替える際に電源電圧Ｖｏｕｔの制御状態が切替制御に移行後なるべく早く共振コンデンサの容量を小から大に切り替え、目標電圧をＤＣ２４ＶからＤＣ５Ｖに切り替える際に電源電圧Ｖｏｕｔの制御状態が切替制御から通常制御に移行後に共振コンデンサの容量を大から小に切り替えることで、ＦＥＴ１のドレイン端子とソース端子間に印加される電圧を最小に抑えられる。即ち、ＦＥＴ１に低耐電圧のＦＥＴを使用することが可能となる。

スイッチング電源回路２００は、簡易な制御で安定したスイッチング動作を維持しつつ、出力電力が小さいときから大きいときまで高い電力変換効率を有し、且つ、ＦＥＴ１のコストダウンが可能となる。
以上説明したように、本実施例によれば、アクティブクランプ方式の電源装置における電力効率を改善することができる。

実施例１、２、３で説明した電源装置であるスイッチング電源回路は、例えば画像形成装置の低圧電源、すなわちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１、２、３の電源装置が適用される画像形成装置の構成を説明する。

［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図１２に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ３００は、実施例１、２、３で説明した電源装置５００を備えている。なお、実施例１、２、３の電源装置５００を適用可能な画像形成装置は、図１２に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。

レーザビームプリンタ３００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ３２０を備えており、実施例１、２、３に記載の電源装置５００は、例えばコントローラ３２０に電力を供給する。また、実施例１、２、３に記載の電源装置５００は、感光ドラム３１１を回転するため、又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。本実施例の電源装置５００が実施例１のスイッチング電源回路１００である場合、制御部１０１は、ＦＢ端子電圧に基づいて、負荷へ供給する出力電力の状態を検知し、間欠動作状態又は連続動作状態に切り替える。この場合、実施例１で説明したように、制御部１０１は、動作状態が連続動作状態又は間欠動作状態に応じて、共振コンデンサの容量を適切なタイミングで切り替える。これにより、スイッチング電源回路１００は、安定したスイッチング動作を維持しつつ、出力電力が小さいときから大きいときまで、高い電力変換効率を実現することができる。

また、本実施例の画像形成装置は、通常動作モード、スタンバイモード又はスリープモードで動作することが可能となっている。スタンバイモードは、画像形成動作を行う通常動作モードよりも消費する電力を低減させつつ、印刷指示を受信したらすぐに画像形成動作を実施できる状態となるモードである。スリープモードは、スタンバイモードより更に消費する電力を低減させた状態となるモードである。電源装置５００が実施例２、３のスイッチング電源回路２００である場合、コントローラ３２０は、スイッチング電源回路２００に２４ＶＳＬ信号を出力する。スイッチング電源回路２００では、実施例２、３で説明したように、制御部１０１は、２４ＳＬ端子の入力電圧及びＦＢ端子電圧に基づいて、目標電圧をＤＣ２４Ｖ又はＤＣ５Ｖに切り替えるとともに、間欠動作状態又は連続動作状態に切り替える。この場合、実施例２、３で説明したように、制御部１０１は、目標電圧に応じて、共振コンデンサの容量を適切なタイミングで切り替える。これにより、スイッチング電源回路２００は、簡易な制御で安定したスイッチング動作を維持しつつ、出力電力が小さいときから大きいときまで高い電力変換効率を実現することができる。

以上説明したように、本実施例によれば、アクティブクランプ方式の電源装置における電力効率を改善することができる。

Ｃ１１ 共振コンデンサ
Ｃ１２ 共振コンデンサ
Ｔ トランス
１ ＦＥＴ
２ ＦＥＴ
１２ ＦＥＴ
１０１ 制御部
１１５ フィードバック部

Claims (16)

1. 一次巻線及び二次巻線を有するトランスと、
   前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、
   前記第一のスイッチング素子と並列に接続された共振コンデンサ部と、
   前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、
   前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、
   前記トランスの前記二次巻線に誘起された電圧を整流平滑した出力電圧に応じた情報を出力するフィードバック手段と、
   前記フィードバック手段から入力された前記情報に基づいて、第一の制御信号により前記第一のスイッチング素子のオン又はオフを制御し、第二の制御信号により前記第二のスイッチング素子のオン又はオフを制御する制御手段と、
   を備え、
   前記制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う期間を繰り返す連続動作と、前記スイッチング動作を行う期間と前記スイッチング動作を停止させる期間とを交互に繰り返す間欠動作と、を行うことが可能である電源装置であって、
   前記共振コンデンサ部は、第一の共振コンデンサと、第二の共振コンデンサと、前記第二の共振コンデンサに直列に接続された第三のスイッチング素子と、を有し、
   前記第二の共振コンデンサ及び前記第三のスイッチング素子は、前記第一の共振コンデンサと並列に接続され、
   前記制御手段は、前記連続動作時には前記第三のスイッチング素子をオンし、前記間欠動作時には前記第三のスイッチング素子をオフすることを特徴とする電源装置。
2. 前記制御手段は、前記フィードバック手段から出力された前記情報に基づいて、前記連続動作又は前記間欠動作を行うことを特徴とする請求項１に記載の電源装置。
3. 前記制御手段は、前記間欠動作から前記連続動作に移行した後に前記第一のスイッチング素子をオンしている状態のときに前記第三のスイッチング素子をオフからオンに切り替えることを特徴とする請求項１又は請求項２に記載の電源装置。
4. 前記制御手段は、前記連続動作から前記間欠動作に移行した後の、前記第一のスイッチング素子をオンしている状態若しくはオフしている状態のときに前記第三のスイッチング素子をオンからオフに切り替えることを特徴とする請求項１から請求項３のいずれか１項に記載の電源装置。
5. 一次巻線及び二次巻線を有するトランスと、
   前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、
   前記第一のスイッチング素子と並列に接続された共振コンデンサ部と、
   前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、
   前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、
   前記トランスの前記二次巻線に誘起された電圧を整流平滑した出力電圧に応じた情報を出力するフィードバック手段と、
   前記フィードバック手段から入力された前記情報に基づいて、第一の制御信号により前記第一のスイッチング素子のオン又はオフを制御し、第二の制御信号により前記第二のスイッチング素子のオン又はオフを制御する制御手段と、
   外部からの信号に応じて、前記出力電圧の目標電圧を第一の電圧、又は前記第一の電圧よりも高い第二の電圧に切り替えるように指示する指示手段と、
   を備え、
   前記制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う期間を繰り返す連続動作と、前記スイッチング動作を行う期間と前記スイッチング動作を停止させる期間とを交互に繰り返す間欠動作と、を行うことが可能であり、
   前記制御手段は、前記目標電圧を前記指示手段からの指示に応じて切り替えることが可能である電源装置であって、
   前記共振コンデンサ部は、第一の共振コンデンサと、第二の共振コンデンサと、前記第二の共振コンデンサに直列に接続された第三のスイッチング素子と、を有し、
   前記第二の共振コンデンサ及び前記第三のスイッチング素子は、前記第一の共振コンデンサと並列に接続され、
   前記制御手段は、前記目標電圧が前記第二の電圧の場合には前記第三のスイッチング素子をオンし、前記目標電圧が前記第一の電圧の場合には前記第三のスイッチング素子をオフすることを特徴とする電源装置。
6. 前記制御手段は、前記目標電圧が前記第二の電圧の場合には前記連続動作を行い、前記目標電圧が前記第一の電圧の場合には、前記フィードバック手段から出力される前記情報に基づいて前記連続動作又は前記間欠動作を行うことを特徴とする請求項５に記載の電源装置。
7. 前記フィードバック手段は、前記出力電圧を分圧する、複数の分圧抵抗を有し、
   前記分圧抵抗の抵抗値は、前記目標電圧に応じて切り替えられることを特徴とする請求項５又は請求項６に記載の電源装置。
8. 前記制御手段は、前記目標電圧を前記第一の電圧から前記第二の電圧に切り替えた後に、前記第一のスイッチング素子をオンしている状態のときに、前記第三のスイッチング素子をオフからオンに切り替えることを特徴とする請求項５から請求項７のいずれか１項に記載の電源装置。
9. 前記制御手段は、前記指示手段が前記目標電圧を前記第一の電圧から前記第二の電圧に切り替えてから、前記出力電圧が前記第二の電圧に達するまでの間に、前記第三のスイッチング素子をオフからオンに切り替えることを特徴とする請求項８に記載の電源装置。
10. 前記制御手段は、前記目標電圧を前記第二の電圧から前記第一の電圧に切り替えた後に前記第一のスイッチング素子をオンしている状態のときに、前記第三のスイッチング素子をオンからオフに切り替えることを特徴とする請求項５から請求項９のいずれか１項に記載の電源装置。
11. 前記制御手段は、前記指示手段が前記目標電圧を前記第二の電圧から前記第一の電圧に切り替えてから、前記出力電圧が前記第一の電圧に達するまでの間に、前記第三のスイッチング素子をオンすることを特徴とする請求項１０に記載の電源装置。
12. 前記第一のスイッチング素子は、電界効果トランジスタであることを特徴とする、請求項１から請求項１１のいずれか１項に記載の電源装置。
13. 記録材に画像形成を行う画像形成手段と、
    請求項１から請求項１２のいずれか１項に記載の電源装置と、
    を備えることを特徴とする画像形成装置。
14. 記録材に画像形成を行う画像形成手段と、
    請求項５から請求項１２のいずれか１項に記載の電源装置と、
    を備えることを特徴とする画像形成装置。
15. 前記第一の電圧又は前記第二の電圧を出力するように前記電源装置を制御する制御部を備え、
    前記制御手段は、
    前記制御部からの前記信号により前記第二の電圧を出力するように制御された場合には、前記連続動作を行うように制御し、
    前記制御部からの前記信号により前記第一の電圧を出力するように制御された場合には、前記電源装置が電力を供給する負荷の状態に応じて前記連続動作又は前記間欠動作を行うように制御することを特徴とする請求項１４に記載の画像形成装置。
16. 前記制御手段は、前記フィードバック手段から入力された前記情報に基づいて、前記電源装置が電力を供給する負荷の状態を判断することを特徴とする請求項１５に記載の画像形成装置。

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