JP2019036631A - リードフレームおよび半導体装置 - Google Patents

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  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】ダイシング時にスミアリングの発生を抑制し、スミアリングによりリード部同士が短絡してしまうことを抑制することが可能な、リードフレームおよび半導体装置を提供する。【解決手段】リードフレーム10は、半導体素子が搭載されるダイパッド11と、ダイパッド11の周囲に設けられた、複数のリード部12と、複数のリード部12が連結されたコネクティングバー13と、ダイパッド11とコネクティングバー13とを連結するタイバー14とを備えている。コネクティングバー13およびタイバー14は、それぞれ裏面側から薄肉化され、コネクティングバー13の厚みt1は、タイバー14の厚みt2よりも薄くなっている。【選択図】図4

Description

本発明は、リードフレームおよび半導体装置に関する。
従来、半導体装置用のリードフレームとして、例えば特許文献1に記載されたものが知られている。このようなリードフレームは、ダイパッドと、ダイパッドの周囲に設けられたリード部とを有している。ダイパッドには半導体素子が搭載され、半導体素子は、ダイボンディングペースト等の接着剤によってダイパッドに接着されている。
特開2001−326316号公報
一般にリードフレームを作製する際には、銅系の金属材料により形成される金属基板が用いられる。このような銅系の金属材料は、柔らかく延性に優れているため、ダイシング時に金属材料がダイシングの方向に沿って部分的に延びる、いわゆるスミアリングや、バリが発生する可能性がある。リードフレームにスミアリングやバリが発生した場合、スミアリングやバリにより、リード部同士が短絡してしまうおそれがある。また、半導体装置を製造する際、リード部同士の間を流れる封止樹脂の液流が阻害され、封止樹脂が十分に充填できないおそれもある。
本発明はこのような点を考慮してなされたものであり、ダイシング時にスミアリングの発生を抑制し、スミアリングによりリード部同士が短絡してしまうことを抑制することが可能な、リードフレームおよび半導体装置を提供することを目的とする。
本発明は、リードフレームにおいて、半導体素子が搭載されるダイパッドと、前記ダイパッドの周囲に設けられた、複数のリード部と、前記複数のリード部が連結されたコネクティングバーと、前記ダイパッドと前記コネクティングバーとを連結するタイバーとを備え、前記コネクティングバーおよび前記タイバーは、それぞれ裏面側から薄肉化され、前記コネクティングバーの厚みは、前記タイバーの厚みよりも薄い、リードフレームである。
本発明は、リードフレームにおいて、半導体素子が搭載されるダイパッドと、前記ダイパッドの周囲に設けられた、複数のリード部と、前記複数のリード部が連結されたコネクティングバーと、前記ダイパッドから延在するタイバーと、前記タイバーと前記コネクティングバーとを連結する連結部材とを備え、前記連結部材の幅は、前記タイバーの幅よりも広い、リードフレームである。
本発明は、前記コネクティングバーおよび前記タイバーは、それぞれ裏面側から薄肉化され、前記コネクティングバーの厚みは、前記タイバーの厚みよりも薄い、リードフレームである。
本発明は、前記連結部材は、裏面側から薄肉化されている、リードフレームである。
本発明は、前記連結部材の幅は、150μm以上350μm以下であり、前記タイバーの幅は、100μm以上250μm以下である、リードフレームである。
本発明は、前記コネクティングバーの厚みは、60μm以上120μm以下であり、前記タイバーの厚みは、70μm以上130μm以下である、リードフレームである。
本発明は、半導体装置において、ダイパッドと、前記ダイパッドの周囲に設けられた、複数のリード部と、前記ダイパッドから延在するタイバーと、前記タイバーに連結された連結部材と、前記ダイパッド上に搭載された半導体素子と、前記半導体素子と前記リード部とを電気的に接続する接続部材と、前記ダイパッドと、前記リード部と、前記タイバーと、前記連結部材と、前記半導体素子と、前記接続部材とを封止する封止樹脂とを備え、前記連結部材の幅は、前記タイバーの幅よりも広い、半導体装置である。
本発明は、前記連結部材の幅は、150μm以上350μm以下であり、前記タイバーの幅は、100μm以上250μm以下である、半導体装置である。
本発明によれば、ダイシング時にスミアリングの発生を抑制し、スミアリングによりリード部同士が短絡してしまうことを抑制することができる。
図1は、本発明の一実施の形態によるリードフレームを示す平面図。 図2は、本発明の一実施の形態によるリードフレームを示す底面図。 図3は、本発明の一実施の形態によるリードフレームを示す断面図(図1のIII−III線断面図)。 図4は、本発明の一実施の形態によるリードフレームを示す断面図(図1のIV−IV線断面図)。 図5は、本発明の一実施の形態によるリードフレームを示す部分拡大平面図。 図6は、本発明の一実施の形態による半導体装置を示す平面図。 図7は、本発明の一実施の形態による半導体装置を示す断面図(図6のVII−VII線断面図)。 図8(a)−(e)は、本発明の一実施の形態によるリードフレームの製造方法を示す断面図。 図9(a)−(c)は、本発明の一実施の形態によるリードフレームの製造方法を示す断面図。 図10(a)−(e)は、本発明の一実施の形態による半導体装置の製造方法を示す断面図。
以下、本発明の一実施の形態について、図1乃至図10を参照して説明する。なお、以下の各図において、同一部分には同一の符号を付しており、一部詳細な説明を省略する場合がある。
リードフレームの構成
まず、図1乃至図5により、本実施の形態によるリードフレームの概略について説明する。図1乃至図5は、本実施の形態によるリードフレームを示す図である。
図1乃至図3に示すように、リードフレーム10は、1つ又は複数の単位リードフレーム10aを含んでいる。各単位リードフレーム10aは、半導体素子21(後述)を搭載する平面矩形状のダイパッド11と、ダイパッド11周囲に設けられ、半導体素子21と外部回路(図示せず)とを接続する複数の細長いリード部12とを備えている。なお、単位リードフレーム10aは、それぞれ半導体装置20(後述)に対応する領域であり、図1および図2において仮想線の内側に位置する領域である。また、図1および図2の仮想線は半導体装置20の外周縁に対応している。
なお、本明細書中、「内側」とは、各単位リードフレーム10aにおいてダイパッド11の中心方向を向く側をいい、「外側」とは、各単位リードフレーム10aにおいてダイパッド11の中心から離れる側(コネクティングバー13側)をいう。また、「表面」とは、半導体素子21が搭載される側の面をいい、「裏面」とは、「表面」の反対側の面であって外部の図示しない実装基板に接続される側の面をいう。
複数の単位リードフレーム10aは、コネクティングバー(支持部材)13を介して互いに連結されている。このコネクティングバー13は、ダイパッド11と、リード部12とを支持するものであり、X方向およびY方向に沿ってそれぞれ延びている。ここで、X方向、Y方向とは、リードフレーム10の面内において、ダイパッド11の各辺に平行な二方向であり、X方向とY方向とは互いに直交している。また、Z方向は、X方向及びY方向の両方に対して垂直な方向である。
ダイパッド11は、平面略正方形形状を有しており、その表面には、後述する半導体素子21が搭載される。ダイパッド11の平面形状は、正方形に限らず、長方形等の多角形としても良い。また、ダイパッド11の四つのコーナー部にはそれぞれタイバー14が連結されており、ダイパッド11は、この4本のタイバー14を介してコネクティングバー13に連結支持されている。各タイバー14は、その全域にわたりハーフエッチングにより裏面側から薄肉に形成されている。
ここでハーフエッチングとは、被エッチング材料をその厚み方向に途中までエッチングすることをいう。ハーフエッチング後の被エッチング材料の厚みは、ハーフエッチング前の被エッチング材料の厚みの例えば30%以上70%以下、好ましくは40%以上60%以下となる。なお、図2および図5において、ハーフエッチングされた領域を網掛けで示している。
各コネクティングバー13は、細長い棒形状を有しており、その端部13aには、それぞれ正方形状の環状連結部(連結部材)19が連結されている。環状連結部19の内側には、平面正方形状の貫通開口19aが形成されている。また、環状連結部19には、タイバー14の外側端部が連結されている。すなわち、各環状連結部19には、それぞれ4本のタイバー14と、X方向に延びる2本のコネクティングバー13と、Y方向に延びる2本のコネクティングバー13とが連結される。また、環状連結部19は、その全域にわたりハーフエッチングにより裏面側から薄肉に形成されている。これにより、後述する半導体装置20の製造工程において、後述する封止樹脂23を形成する際に、樹脂が通過する流路を広く確保することができる。このため、各単位リードフレーム10aのコーナー部近傍の特定の箇所に応力が集中しにくくなり、封止樹脂23を各単位リードフレーム10aの内側に確実に充填することができる。このような環状連結部19の厚みは、製造する半導体装置20の構成にもよるが、例えば、60μm以上120μm以下とすることができる。
コネクティングバー13は、リード部12が長手方向に沿って連結されるリード連結部41と、互いに隣り合うリード連結部41間、またはリード連結部41と環状連結部19との間に位置する中間部43とを有している。なお、リード連結部41とは、リード部12の長手方向における両側縁の延長線と、コネクティングバー13の長手方向における両側縁とによって取り囲まれた領域をいう。リード連結部41および中間部43は、それぞれ平面視矩形形状であり、その全域にわたり裏面側からハーフエッチングにより薄肉化されている(図3および図4参照)。
ダイパッド11は、中央に位置するダイパッド厚肉部11aと、ダイパッド厚肉部11aの周縁全周にわたって形成されたダイパッド薄肉部11bとを有している(図3参照)。このうちダイパッド厚肉部11aは、ハーフエッチングされておらず、加工前の金属基板(後述する金属基板31)と同一の厚みを有している。具体的には、ダイパッド厚肉部11aの厚みは、半導体装置20の構成にもよるが、80μm以上200μm以下とすることができる。一方、ダイパッド薄肉部11bは、ハーフエッチングにより裏面側から薄肉に形成されている。このようにダイパッド薄肉部11bを設けたことにより、ダイパッド11が封止樹脂23(後述)から離脱しにくくすることができる。
各リード部12は、後述するようにボンディングワイヤ22を介して半導体素子21に接続されるものであり、ダイパッド11との間に空間を介して配置されている。隣り合うリード部12同士は、半導体装置20(後述)の製造後に互いに電気的に絶縁される形状となっている。また、リード部12は、半導体装置20の製造後にダイパッド11と電気的に絶縁される形状となっている。このリード部12の裏面には、それぞれ外部の実装基板(図示せず)に電気的に接続される外部端子17が形成されている。各外部端子17は、半導体装置20(後述)の製造後に、それぞれ半導体装置20から外方に露出するようになっている。この場合、外部端子17は、平面視で1列に配置されている。
図1に示すように、リード部12は、平面から見て略矩形形状を有しており、その基端部はコネクティングバー13のリード連結部41に連結されている。また、図1乃至図3に示すように、リード部12の表面には内部端子15が形成され、リード部12の裏面には、上述した外部端子17が形成されている。内部端子15は、後述するようにボンディングワイヤ22を介して半導体素子21に電気的に接続される領域となっている。このため、内部端子15上には、ボンディングワイヤ22との密着性を向上させるめっき部が設けられていても良い。
図3に示すように、リード部12は、ハーフエッチングされることなく、ダイパッド11のダイパッド厚肉部11a(加工前の金属基板31)と同一の厚みを有している。なお、図1、図2および図4において、リード部12の幅は、例えば60μm以上180μm以下であり、互いに隣接するリード部12間の距離は、例えば85μm以上200μm以下である。
次に、図4および図5を参照して、コネクティングバー13及びタイバー14の構成について更に説明する。図4は、コネクティングバー13の長手方向に垂直な方向の断面図である。
コネクティングバー13及びタイバー14は、上述したように、裏面側からハーフエッチングにより薄肉化されている。図4に示すように、コネクティングバー13の厚みt1は、タイバー14の厚みt2よりも薄くなっている。コネクティングバー13の厚みt1は、製造する半導体装置20の構成にもよるが、60μm以上120μm以下とすることができ、タイバー14の厚みt2は、70μm以上130μm以下とすることができる。
ところで、一般にリードフレーム10を各半導体装置20毎に分離する際、リードフレーム10とブレード(図示せず)との摩擦により、リードフレーム10が単位リードフレーム10a毎に振動する。単位リードフレーム10aに振動が発生すると、全体としてリードフレーム10が振動する。これにより、リードフレーム10のリード部12とブレードとの間の摩擦が増大し、リード部12にスミアリングが発生する可能性がある。リード部12にスミアリングが発生した場合、スミアリングにより、リード部12同士が短絡してしまうおそれがある。ここで本明細書中、スミアリングとは、リードフレーム10を各半導体装置20毎に分離するブレードとの摩擦により、リード部12を構成する金属材料が、ダイシングの方向に沿って部分的に延びたもの(バリ)をいう。
これに対して、本実施の形態においては、コネクティングバー13の厚みt1が、タイバー14の厚みt2よりも薄くなっている。これにより、コネクティングバー13がブレードと接触する面積を小さくすることができ、ダイシング時に振動が発生することを抑制できる。このため、リードフレーム10が単位リードフレーム10a毎に振動することを抑制することができ、全体としてリードフレーム10が振動することを抑制することができる。この結果、ダイシング時に、リード部12とブレードとの間の摩擦を低減することができ、スミアリングの発生を抑制することができる。なお、このようなコネクティングバー13の厚みt1およびタイバー14の厚みt2は、後述するように、エッチング用レジスト層32、33の形状およびエッチング条件を適宜調整することにより、得ることができる。また、図示はしないが、コネクティングバー13のうち、リード連結部41の厚みと中間部43の厚みとが異なっていても良い。この場合、例えば、リード連結部41の厚みは、製造する半導体装置20の構成にもよるが、70μm以上130μm以下とすることができ、中間部43の厚みは、60μm以上120μm以下とすることができる。
また、図5に示すように、環状連結部19の幅W1は、タイバー14の幅W2よりも広くなっている。これにより、環状連結部19が、ダイシング時にコネクティングバー13に発生する振動を吸収することができる。このため、ダイシング時に発生する振動がコネクティングバー13からタイバー14に伝わることを抑制することができる。この結果、ダイシング時にリードフレーム10が振動することにより発生するスミアリングを抑制することができる。このような環状連結部19の幅W1は、製造する半導体装置20の構成にもよるが、150μm以上350μm以下とすることができ、タイバー14の幅W2は、100μm以上250μm以下とすることができる。なお、本明細書中、環状連結部19の幅W1とは、環状連結部19のうち、X方向に延びる部分においては、当該部分のY方向の長さをいい、環状連結部19のうち、Y方向に延びる部分においては、当該部分のX方向の長さをいう。
以上説明したリードフレーム10は、全体として銅、銅合金、42合金(Ni42%のFe合金)等の金属から構成されている。また、リードフレーム10の厚みは、製造する半導体装置20の構成にもよるが、80μm以上200μm以下とすることができる。
なお、本実施の形態において、リード部12は、ダイパッド11の4辺全てに沿って配置されているが、これに限られるものではなく、例えばダイパッド11の対向する2辺のみに沿って配置されていても良い。
また、本実施の形態では、外部端子17が、平面視で1列に配置されている場合を例にとって説明したが、これに限らず、リード部12が長リード部と短リード部とを含み、長リード部の第1外部端子と短リード部の第2外部端子とが千鳥状に2列に配置されていても良く、外部端子が3列以上に配置されていても良い。
半導体装置の構成
次に、図6および図7により、本実施の形態による半導体装置について説明する。図6および図7は、本実施の形態による半導体装置を示す図である。
図6および図7に示すように、半導体装置(半導体パッケージ)20は、ダイパッド11と、ダイパッド11の周囲に配置された複数のリード部12と、ダイパッド11上に搭載された半導体素子21と、リード部12と半導体素子21とを電気的に接続する複数のボンディングワイヤ(接続部材)22とを備えている。また、ダイパッド11、リード部12、半導体素子21およびボンディングワイヤ22は、封止樹脂23によって樹脂封止されている。
ダイパッド11、リード部12は、上述したリードフレーム10から作製されたものである。このほか、ダイパッド11、リード部12の構成は、半導体装置20に含まれない領域を除き、上述した図1乃至図5に示すものと同様であるため、ここでは詳細な説明を省略する。
半導体素子21としては、従来一般に用いられている各種半導体素子を使用することが可能であり、特に限定されないが、例えば集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子21は、各々ボンディングワイヤ22が取り付けられる複数の電極21aを有している。また、半導体素子21は、例えばダイボンディングペースト等の接着剤24により、ダイパッド11の表面に固定されている。
各ボンディングワイヤ22は、例えば金、銅等の導電性の良い材料からなっている。各ボンディングワイヤ22は、それぞれその一端が半導体素子21の電極21aに接続されるとともに、その他端が各リード部12の内部端子15にそれぞれ接続されている。なお、内部端子15には、ボンディングワイヤ22と密着性を向上させるめっき部が設けられていても良い。
封止樹脂23としては、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂、あるいはPPS樹脂等の熱可塑性樹脂を用いることができる。封止樹脂23全体の厚みは、300μm以上1200μm以下程度とすることができる。また、封止樹脂23の一辺(半導体装置20の一辺)は、例えば6mm以上16mm以下することができる。なお、図6において、封止樹脂23のうち、ダイパッド11、リード部12よりも表面側に位置する部分の表示を省略している。
リードフレームの製造方法
次に、図1乃至図5に示すリードフレーム10の製造方法について、図8(a)−(e)及び図9(a)−(c)を用いて説明する。なお、図8(a)−(e)は、リードフレーム10の製造方法を示す断面図(図3に対応する図)であり、図9(a)−(c)は、リードフレーム10の製造方法を示す断面図(図4に対応する図)である。
まず図8(a)に示すように、平板状の金属基板31を準備する。この金属基板31としては、銅、銅合金、42合金(Ni42%のFe合金)等の金属からなる基板を使用することができる。なお金属基板31は、その両面に対して脱脂等を行い、洗浄処理を施したものを使用することが好ましい。
次に、金属基板31の表裏全体にそれぞれ感光性レジスト32a、33aを塗布し、これを乾燥する(図8(b))。なお感光性レジスト32a、33aとしては、従来公知のものを使用することができる。
続いて、この金属基板31に対してフォトマスクを介して露光し、現像することにより、所望の開口部32b、33bを有するエッチング用レジスト層32、33を形成する(図8(c))。
次に、エッチング用レジスト層32、33を耐腐蝕膜として金属基板31に腐蝕液でエッチングを施す(図8(d))。これにより、ダイパッド11、リード部12の外形が形成される。なお、腐蝕液は、使用する金属基板31の材質に応じて適宜選択することができ、例えば、金属基板31として銅を用いる場合、通常、塩化第二鉄水溶液を使用し、金属基板31の両面からスプレーエッチングを行うことができる。
その後、エッチング用レジスト層32、33を剥離して除去することにより、図1乃至図5に示すリードフレーム10が得られる。(図8(e))。
ところで、リードフレーム10を作製する際、コネクティングバー13及びタイバー14は、上述したように、裏面側からハーフエッチングにより薄肉化される。コネクティングバー13及びタイバー14を裏面側から薄肉化する場合、図8(a)−(c)を用いて説明したように、感光性レジスト32a、33aを塗布し、乾燥させた後に金属基板31に対して、フォトマスクを介して露光し、現像することにより、エッチング用レジスト層32、33に所望の開口部32b、33bを形成する(図9(a))。この際、例えば、コネクティングバー13およびタイバー14に対応する部分に、開口部33bまたは島状の感光性レジスト33aを複数点在させる。このとき、例えば、コネクティングバー13に対応する部分における開口部33bまたは島状の感光性レジスト33aの面積と、タイバー14に対応する部分における開口部33bまたは島状の感光性レジスト33aの面積とを適宜調整することにより、コネクティングバー13の厚みt1をタイバー14の厚みt2よりも薄くすることができる。
次に、図8(d)を用いて説明したように、エッチング用レジスト層32、33を耐腐蝕膜として金属基板31に腐蝕液でエッチングを施す。これにより、コネクティングバー13及びタイバー14の外形が形成される(図9(b))。
その後、図8(e)を用いて説明したように、エッチング用レジスト層32、33を剥離して除去する(図9(c))。
なお、上記においては、金属基板31の両面側からスプレーエッチングを行う場合を例にとって説明したが、これに限られるものではない。例えば、金属基板31の片面ずつ2段階のスプレーエッチングを行っても良い。具体的には、まず金属基板31の表面側の全体に第1エッチング用レジスト層を設けるとともに、裏面側に所定のパターンをもつ第2エッチング用レジスト層を形成し、金属基板31の裏面側のみエッチングを施す。次に、第1及び第2エッチング用レジスト層を除去するとともに、金属基板31の裏面側に耐エッチング性のある樹脂からなる封止層を設ける。続いて、金属基板31の表面側に所定のパターンをもつ第3エッチング用レジスト層を形成し、この状態で金属基板31の表面側のみエッチングを施す。その後、裏面側の封止層を剥離することにより、リードフレーム10の外形が形成される。このように金属基板31の片面ずつスプレーエッチングを行うことにより、リード部12の変形を回避しやすいという効果が得られる。
半導体装置の製造方法
次に、図6および図7に示す半導体装置20の製造方法について、図10(a)−(e)を用いて説明する。
まず、例えば図8(a)−(e)および図9(a)−(c)に示す方法により、リードフレーム10を作製する(図10(a))。
次に、リードフレーム10のダイパッド11上に、半導体素子21を搭載する。この場合、例えばダイボンディングペースト等の接着剤24を用いて、半導体素子21をダイパッド11上に載置して固定する(ダイアタッチ工程)(図10(b))。
次に、半導体素子21の各電極21aと、各リード部12の内部端子15とを、それぞれボンディングワイヤ(接続部材)22によって互いに電気的に接続する(ワイヤボンディング工程)(図10(c))。
次に、リードフレーム10に対して熱硬化性樹脂または熱可塑性樹脂を射出成形またはトランスファ成形することにより、封止樹脂23を形成する(樹脂封止工程)(図10(d))。このようにして、ダイパッド11、リード部12、半導体素子21およびボンディングワイヤ22を封止する。
この間、コネクティングバー13側から各単位リードフレーム10aの内側に向けて、樹脂が回り込む。本実施の形態において、環状連結部19、タイバー14及びコネクティングバー13の端部13aは、それぞれ裏面側から薄肉化されている。このため、樹脂が通過する流路が広く確保され、溶融した樹脂は、各単位リードフレーム10aのコーナー部の周囲をスムーズに流れる。これにより、各単位リードフレーム10aのコーナー部近傍の特定の箇所に応力が集中しにくくなり、封止樹脂23を各単位リードフレーム10aの内側に確実に充填することができる。また、封止樹脂23の圧力によって、リード部12が変形するおそれも少ない。
次に、各半導体素子21間の封止樹脂23をダイシングすることにより、リードフレーム10を各半導体装置20毎に分離する。この際、例えばダイヤモンド砥石からなるブレード(図示せず)を回転させながら、各半導体装置20間のリードフレーム10および封止樹脂23を切断しても良い。
この場合、コネクティングバー13の厚みt1が、タイバー14の厚みt2よりも薄くなっている。このように、ダイシング時にブレードと接触するコネクティングバー13の厚みt1をタイバー14の厚みt2よりも薄くすることにより、コネクティングバー13がブレードと接触する面積を小さくすることができる。これにより、ダイシング時に振動が発生することを抑制でき、リードフレーム10が単位リードフレーム10a毎に振動することを抑制することができる。このため、全体としてリードフレーム10が振動することを抑制することができる。この結果、ダイシング時に、リード部12とブレードとの間の摩擦を低減することができ、スミアリングの発生を抑制することができる。
また、この場合、環状連結部19の幅W1が、タイバー14の幅W2よりも広くなっている。このように、コネクティングバー13とタイバー14とを連結する環状連結部19の幅W1をタイバー14の幅W2よりも広くすることにより、環状連結部19が、ダイシング時にコネクティングバー13に発生するダイシングの振動を吸収することができる。これにより、ダイシング時に発生する振動がコネクティングバー13からタイバー14に伝わることを抑制することができる。このため、ダイシング時にリードフレーム10が振動することにより発生するスミアリングを抑制することができる。
このようにして、図6および図7に示す半導体装置20が得られる(図10(e))。
以上説明したように、本実施の形態によれば、コネクティングバー13およびタイバー14は、それぞれ裏面側から薄肉化され、コネクティングバー13の厚みt1が、タイバー14の厚みt2よりも薄くなっている。これにより、ダイシング時にコネクティングバー13がブレードと接触する面積を小さくすることができる。これにより、ダイシング時に振動が発生することを抑制でき、リードフレーム10が振動することを抑制することができる。このため、ダイシング時に、リード部12とブレードとの間の摩擦を低減することができ、スミアリングの発生を抑制することができる。このため、リードフレーム10が振動することを抑制することができる。この結果、ダイシング時に、リード部12とブレードとの間の摩擦が増大することを抑制することができ、スミアリングの発生を抑制することができる。なお、このようにコネクティングバー13の厚みt1とタイバー14の厚みt2との違いにより、スミアリングの発生を抑制することができることは、後述する実施例によって説明する。
また、本実施の形態によれば、環状連結部19の幅W1は、タイバー14の幅W2よりも広くなっている。これにより、環状連結部19が、ダイシング時にコネクティングバー13に発生する振動を吸収することができる。このため、ダイシング時に発生する振動がコネクティングバー13からタイバー14に伝わることを抑制することができる。この結果、ダイシング時にリードフレーム10が振動することにより発生するスミアリングを抑制することができる。
次に、上述した本実施の形態の作用について、具体的に説明する。
(実施例)
図8(a)−(e)及び図9(a)−(c)に示す方法により、本実施の形態によるリードフレーム10を作製した。次に、図10(a)−(e)に示す方法により、本実施の形態による半導体装置20(実施例)を作製した。その後、得られた半導体装置20において、互いに隣接するリード部12同士が短絡しているか否かを確認した。この場合、リードフレーム10において、コネクティングバー13のリード連結部41の厚みは105μmであり、中間部43の厚みは100μmであった。また、リードフレーム10および半導体装置20において、タイバー14の厚みは115μmであり、環状連結部19の厚みは115μmであった。この結果を表1に示す。
(比較例)
タイバーの厚みが90μmであり、環状連結部の厚みが90μmであること、以外は、実施例と同様にして、得られた半導体装置において、互いに隣接するリード部同士が短絡しているか否かを調査した。この結果を表1に示す。
Figure 2019036631
この結果、コネクティングバーの厚みがタイバーの厚みよりも厚くなっている比較例においては、ダイシングによりリード部にスミアリングが発生し、互いに隣接するリード部同士が短絡していた。これに対してコネクティングバー13の厚みt1がタイバー14の厚みt2よりも薄くなっている実施例においては、リード部12に、ダイシングによるスミアリングが発生することを抑制することができ、互いに隣接するリード部同士が短絡していなかった。
このように、本実施の形態によれば、リードフレーム10を各半導体装置20毎に分離する際に、リード部12にスミアリングが発生することを抑制することができる。これにより、互いに隣接するリード部12間の距離が短くなることを抑制することができ、互いに隣接するリード部12が短絡する不具合を抑制できる。
上記実施の形態に開示されている複数の構成要素を必要に応じて適宜組合せることも可能である。あるいは、上記実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。
10 リードフレーム
11 ダイパッド
12 リード部
13 コネクティングバー
14 タイバー
19 環状連結部
20 半導体装置
21 半導体素子
22 ボンディングワイヤ
23 封止樹脂

Claims (8)

  1. リードフレームにおいて、
    半導体素子が搭載されるダイパッドと、
    前記ダイパッドの周囲に設けられた、複数のリード部と、
    前記複数のリード部が連結されたコネクティングバーと、
    前記ダイパッドと前記コネクティングバーとを連結するタイバーとを備え、
    前記コネクティングバーおよび前記タイバーは、それぞれ裏面側から薄肉化され、
    前記コネクティングバーの厚みは、前記タイバーの厚みよりも薄い、リードフレーム。
  2. リードフレームにおいて、
    半導体素子が搭載されるダイパッドと、
    前記ダイパッドの周囲に設けられた、複数のリード部と、
    前記複数のリード部が連結されたコネクティングバーと、
    前記ダイパッドから延在するタイバーと、
    前記タイバーと前記コネクティングバーとを連結する連結部材とを備え、
    前記連結部材の幅は、前記タイバーの幅よりも広い、リードフレーム。
  3. 前記コネクティングバーおよび前記タイバーは、それぞれ裏面側から薄肉化され、
    前記コネクティングバーの厚みは、前記タイバーの厚みよりも薄い、請求項2に記載のリードフレーム。
  4. 前記連結部材は、裏面側から薄肉化されている、請求項2または3に記載のリードフレーム。
  5. 前記連結部材の幅は、150μm以上350μm以下であり、前記タイバーの幅は、100μm以上250μm以下である、請求項2乃至4のいずれか一項に記載のリードフレーム。
  6. 前記コネクティングバーの厚みは、60μm以上120μm以下であり、前記タイバーの厚みは、70μm以上130μm以下である、請求項1乃至5のいずれか一項に記載のリードフレーム。
  7. 半導体装置において、
    ダイパッドと、
    前記ダイパッドの周囲に設けられた、複数のリード部と、
    前記ダイパッドから延在するタイバーと、
    前記タイバーに連結された連結部材と、
    前記ダイパッド上に搭載された半導体素子と、
    前記半導体素子と前記リード部とを電気的に接続する接続部材と、
    前記ダイパッドと、前記リード部と、前記タイバーと、前記連結部材と、前記半導体素子と、前記接続部材とを封止する封止樹脂とを備え、
    前記連結部材の幅は、前記タイバーの幅よりも広い、半導体装置。
  8. 前記連結部材の幅は、150μm以上350μm以下であり、前記タイバーの幅は、100μm以上250μm以下である、請求項7に記載の半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182175A (ja) * 2006-12-27 2008-08-07 Denso Corp モールドパッケージの製造方法
JP2012109459A (ja) * 2010-11-18 2012-06-07 Dainippon Printing Co Ltd リードフレームおよびリードフレームの製造方法
JP2014160855A (ja) * 2014-04-22 2014-09-04 Dainippon Printing Co Ltd 樹脂封止型半導体装置及びその製造方法
WO2015145651A1 (ja) * 2014-03-27 2015-10-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2016082222A (ja) * 2014-10-09 2016-05-16 大日本印刷株式会社 リードフレームおよびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182175A (ja) * 2006-12-27 2008-08-07 Denso Corp モールドパッケージの製造方法
JP2012109459A (ja) * 2010-11-18 2012-06-07 Dainippon Printing Co Ltd リードフレームおよびリードフレームの製造方法
WO2015145651A1 (ja) * 2014-03-27 2015-10-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2014160855A (ja) * 2014-04-22 2014-09-04 Dainippon Printing Co Ltd 樹脂封止型半導体装置及びその製造方法
JP2016082222A (ja) * 2014-10-09 2016-05-16 大日本印刷株式会社 リードフレームおよびその製造方法

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