JP2019012877A - 分配器および合成器 - Google Patents

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Abstract

【課題】小型化および低損失を実現することができる。
【解決手段】基板に形成される分配／合成器において、分配線路は、入力側の外部伝送線路と接続される入力分岐部からの経路をｎ分配する。出力分岐部は、分配線路の出力側と接続され、ｎ分配された経路を、内部側と出力側の外部伝送線路とに分ける。内部側において、位相調整部は、出力分岐部と、ｎ分配された経路を結合する結合端子との間に、抵抗と直列接続で配置され、位相を調整する。その際、ｎ分配された経路それぞれの入力分岐部から出力分岐部までの位相回転量は、π/2 [rad]であり、出力分岐部から結合端子までの位相回転量は、π[rad]またはπ[rad]の実数倍である。本開示は、例えば、信号処理装置のFEMに適用することができる。
【選択図】図２

Description

本技術は、分配器および合成器に関し、特に、小型化および低損失を実現することができる分配器および合成器に関する。
基板上で多分配のウィルキンソン分配器を構成するには、従来、２分配器をトーナメント状に接続する手法が取られていた。しかしながら、分配数が多いとトータルの伝送線路長が長くなり、サイズの大型化と損失の増加に繋がっていた。
そこで、特許文献１においては、積層基板上にVIAを使った配線で基本的なウィルキンソン多分配器を構成する提案がなされた。この提案により、４分割を３層、６分割を５層で実現できるため、基板上に２分配回路をトーナメント方式に接続して実現する分配器よりも配線長を短くすることができた。
特開平１１−９７９５２号公報
ところで、第５世代移動通信（5G）においては、20GHz以上の高い周波数帯が想定されている。このような高い周波数帯の場合、特許文献１に記載の技術では、分配数を増やすほど積層数が増え、アイソレーション抵抗間を接続する配線となるVIAの長さが長くなってしまう。その結果、5Gで想定される高い周波数で波長に対して無視できなくなり、必要なアイソレーション特性を満たせなくなってしまう恐れがある。
本技術は、このような状況に鑑みてなされたものであり、小型化および低損失を実現することができるものである。
本技術の一側面の分配器は、基板に形成され、入力側の外部伝送線路と接続される入力分岐部と、前記入力分岐部からの経路をｎ分配する分配線路と、前記分配線路の出力側と接続され、ｎ分配された経路を、内部側と出力側の外部伝送線路とに分ける出力分岐部と、前記内部側において、前記ｎ分配された経路を結合する結合端子と、前記出力分岐部と前記結合端子との間に、抵抗と直列接続で配置され、位相を調整する位相調整部とを備え、前記ｎ分配された経路それぞれの前記入力分岐部から前記出力分岐部までの位相回転量は、π/2 [rad]であり、前記出力分岐部から前記結合端子までの位相回転量は、π[rad]またはπ[rad]の実数倍である。
前記位相調整部は、前記出力分岐部と前記抵抗との間に配置される。
前記位相調整部は、前記抵抗と前記結合端子との間に配置される。
前記位相調整部は、前記出力分岐部と接続される第１の位相調整部と、前記結合端子と接続される第２の位相調整部とで構成され、前記抵抗は、前記第１の位相調整部と前記第２の位相調整部との間に配置される。
入力インピーダンスZin、出力インピーダンスZout、分配数ｎのとき、前記分配線路の特性インピーダンスZ1が、√(n Zin Zout)、前記抵抗の抵抗値Rが、Zoutで設計されている。
前記位相調整部の特性インピーダンスZ2が、Zout/2 ≦ Z2 ≦ 2*Zoutの範囲になるように設計されている。
前記位相調整部が、前記入力分岐部から前記出力分岐部までの長さがλ/2またはλ/2の整数倍となる位相調整線路によって実現されている。
前記分配線路および前記位相調整部の少なくとも一方に、異なる平面間を接続する構造を１ヶ所以上含み、前記入力分岐部と前記結合端子とが異なる平面上に位置するように構成される。
前記入力分岐部と前記結合端子が同一鉛直線上にあり、前記鉛直線を軸として、前記分配線路、前記位相調整部、前記アイソレーション抵抗がｎ回対称に配置されている。
本技術の他の側面の合成器は、基板に形成され、入力側の外部伝送線路と接続され、ｎ本の経路毎に内部側と合成線路とに分ける入力分岐部と、前記ｎ本の経路毎に分けられた合成線路を合成し、出力側の外部伝送線路と接続される出力合成部と、前記内部側において、前記ｎ本の経路を結合する結合端子と、前記入力分岐部と前記結合端子との間に抵抗と直列接続で配置され、位相を調整する位相調整部とを備え、前記ｎ本のそれぞれについて、前記入力分岐部から出力合成部までの位相回転量は、π/2 [rad]であり、前記入力分岐部から前記結合端子までの位相回転量は、π[rad]またはπ[rad]の実数倍である。
前記位相調整部は、前記入力分岐部と前記抵抗との間に配置される。
前記位相調整部は、前記抵抗と前記結合端子との間に配置される。
前記位相調整部は、前記入力分岐部と接続される第１の位相調整部と、前記結合端子と接続される第２の位相調整部とで構成され、前記抵抗は、前記第１の位相調整部と前記第２の位相調整部との間に配置される。
入力インピーダンスZin、出力インピーダンスZout、分配数ｎのとき、前記合成線路の特性インピーダンスZ1が、√(n Zin Zout)、前記抵抗の抵抗値Rが、Zoutで設計されている。
前記位相調整部の特性インピーダンスZ2が、Zout/2 ≦ Z2 ≦ 2*Zoutの範囲になるように設計されている。
前記位相調整部が、前記入力分岐部から前記出力合成部までの長さがλ/2またはλ/2の整数倍となる位相調整線路によって実現されている。
前記合成線路および前記位相調整部の少なくとも一方に、異なる平面間を接続する構造を１ヶ所以上含み、前記出力合成部と前記結合端子とが異なる平面上に位置するように構成される。
前記出力合成部と前記結合端子が同一鉛直線上にあり、前記鉛直線を軸として、前記合成線路、前記位相調整部、前記抵抗がｎ回対称に配置されている。
本技術の一側面においては、基板に形成され、入力側の外部伝送線路と接続される入力分岐部と、前記入力分岐部からの経路をｎ分配する分配線路と、前記分配線路の出力側と接続され、ｎ分配された経路を、内部側と出力側の外部伝送線路とに分ける出力分岐部と、前記内部側において、前記ｎ分配された経路を結合する結合端子と、前記出力分岐部と前記結合端子との間に、抵抗と直列接続で配置され、位相を調整する位相調整部とが備えられる。その際、前記ｎ分配された経路それぞれの前記入力分岐部から前記出力分岐部までの位相回転量が、π/2 [rad]であり、前記出力分岐部から前記結合端子までの位相回転量が、π[rad]またはπ[rad]の実数倍である。
本技術の他の側面においては、基板上に形成され、入力側の外部伝送線路と接続され、ｎ本の経路毎に内部側と合成線路とに分ける入力分岐部と、前記ｎ本の経路毎に分けられた合成線路を合成し、出力側の外部伝送線路と接続される出力合成部と、前記内部側において、前記ｎ本の経路を結合する結合端子と、前記入力分岐部と前記結合端子との間に抵抗と直列接続で配置され、位相を調整する位相調整部とが備えられる。その際、前記ｎ本のそれぞれについて、前記入力分岐部から出力合成部までの位相回転量が、π/2 [rad]であり、前記入力分岐部から前記結合端子までの位相回転量が、π[rad]またはπ[rad]の実数倍である。
本技術によれば、特に、小型化および低損失を実現することができる。
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
本技術を適用した信号処理装置の送受信部の構成例を示すブロック図である。 分配／合成器の第１の構成例を示す等価回路図である。 分配／合成器の第２の構成例を示す等価回路図である。 分配／合成器の第３の構成例を示す等価回路図である。 分配／合成器の第１の構造例を示す平面図である。 分配／合成器の第１の構造例を示す断面図である。 図５の分配／合成器の構成例を示す等価回路図である。 シミュレーション結果を表す図である。 シミュレーション結果を表す図である。 従来の４等分配器の例を示す図である。 分配／合成器の第２の構造例を示す平面図である。 分配／合成器の第２の構造例を示す断面図である。 分配／合成器の第３の構造例を示す平面図である。 分配／合成器の第３の構造例を示す断面図である。 分配／合成器の第４の構造例を示す平面図である。 分配／合成器の第４の構造例を示す断面図である。 位相調整部の構成例を示すブロック図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。説明は以下の順序で行う。
１．信号処理装置の一部の構成例
２．分配／合成器の構成例
３．分配／合成器の第１の構造例
４．シミュレーション結果
５．分配／合成器の第２の構造例
６．分配／合成器の第３の構造例
７．分配／合成器の第４の構造例
８．位相調整部の構成例
＜信号処理装置の一部の構成例＞
図１は、本技術を適用した信号処理装置の送受信部の構成例を示している。
図１には、信号処理装置のうち、Front End Module(FEM)である送受信部１１の構成例が示されている。送受信部１１は、アンプ２１−１および２１−２、フィルタ２２−１および２２−２、スイッチ２３、分配／合成器２４、位相シフト器２５−１乃至２５−４、並びに、アンテナ２６−１乃至２６−４から構成されている。
アンプ２１−１は、信号処理部からの信号を増幅して、フィルタ２２−１に出力する。アンプ２１−２は、フィルタ２２−２からの信号を増幅して、図示せぬ信号処理部に出力する。
フィルタ２２−１は、アンプ２１−１からの信号に対して、フィルタ処理を施し、フィルタ処理が施された信号をスイッチ２３に出力する。フィルタ２２−２は、スイッチ２３を介して入力される、分配／合成器２４からの信号に対してフィルタ処理を施し、フィルタ処理が施された信号をアンプ２１−２に出力する。
スイッチ２３は、信号の送信時、フィルタ２２−１側の端子を選び、フィルタ２２−１側の端子からの信号を分配／合成器２４に出力する。また、スイッチ２３は、信号の受信時、フィルタ２２−２側の端子を選び、分配／合成器２４からの信号をフィルタ２２−２側の端子に出力する。
分配／合成器２４は、位相シフト器２５−１乃至２５−４からの信号を合成して、スイッチ２３に出力する。また、分配／合成器２４は、スイッチ２３からの信号を分配して、位相シフト器２５−１乃至２５−４に出力する。
位相シフト器２５−１乃至２５−４は、それぞれアンテナ２６−１乃至２６−４からの信号の位相を合わせる位相シフトを行い、位相シフトを行った信号を分配／合成器２４に出力する。位相シフト器２５−１乃至２５−４は、それぞれ、分配／合成器２４からの信号の位相を少しずつずらす位相シフトを行い、位相シフトを行った信号をアンテナ２６−１乃至２６−４に出力する。
アンテナ２６−１乃至２６−４は、無指向性アンテナであり、４素子のアンテナアレーを構成している。アンテナ２６−１乃至２６−４は、それぞれ、例えば、無線電波の基地局からの信号を受信し、受信された信号を、位相シフト器２５−１乃至２５−４に出力する。また、アンテナ２６−１乃至２６−４は、それぞれ、位相シフト器２５−１乃至２５−４からの信号を、無線電波の基地局に送信する。
なお、図１の例においては、４素子の例を示したが、８素子など、他の素子数であってもよい。また、図１の例においては、フィルタ２２−１および２２−２がアンプ２１−１および２１−２とスイッチ２３との間に配置されているが、分配／合成器２４と位相シフト器２５−１乃至２５−４の間に配置されるようにしてもよい。
以下、特に区別する必要がない場合、アンプ２１−１および２１−２をアンプ２１と総称し、フィルタ２２−１および２２−２をフィルタ２２と総称する。また、位相シフト器２５−１乃至２５−４を位相シフト器２５と総称し、アンテナ２６−１乃至２６−４をアンテナ２６と総称する。
＜分配／合成器の第１の構成例＞
図２は、分配／合成器２４の第１の構成例を示す等価回路図である。
以下、信号の分配の例について説明する。なお、合成の場合、信号の流れは逆となり、入力側、出力側が、分配の場合と反対となる。
分配／合成器２４は、基板に形成される。分配／合成器２４は、入出力端子５１、入力分岐部５２、分配線路５３−１乃至５３−４、出力分岐部５４、位相調整部５５−１乃至５５−４、アイソレーション抵抗５６−１乃至５６−４、結合端子５７、および入出力端子５８−１乃至５８−４を含むように構成されている。
以下、適宜、特に区別する必要がない場合、分配線路５３−１乃至５３−４を分配線路５３と総称し、位相調整部５５−１乃至５５−８を位相調整部５５と総称する。入出力端子５８−１乃至５８−８を入出力端子５８と総称する。
入出力端子５１は、スイッチ２３に接続される入力側の外部伝送線路からの信号を入力分岐部５２に入力する。入出力端子５１における特性インピーダンスを入力インピーダンスZinとする。
入力分岐部５２は、入力側の外部伝送線路と分配線路５３−１乃至５３−４とを接続する。
分配線路５３−１乃至５３−４は、入力分岐部５２からの経路を４分配する。図２の分配線路５３−１乃至５３−４のブロックに示されている「Z1，π／２」は、それぞれ、分配線路５３−１乃至５３−４の特性インピーダンスZ1と位相回転量π／２[rad]である。実際には、分配線路５３−１乃至５３−４の位相回転量は、入力分岐部５２から出力分岐部５４までの経路上の位相回転量を表す。
出力分岐部５４は、分配線路５３−１乃至５３−４の出力側に接続され、４分配された経路を、内部側の経路と出力側の外部伝送線路とに分ける。内部側の経路とは、位相調整部５５−１乃至５５−４、アイソレーション抵抗５６−１乃至５６−４、および結合端子５７に接続される経路を表す。
内部側の経路において、位相調整部５５−１乃至５５−４は、それぞれ、アイソレーション抵抗５６−１乃至５６−４の前段に配置されており、アイソレーション抵抗５６−１乃至５６−４と直列に接続されている。
図２の位相調整部５５−１乃至５５−４のブロックに示されている「Z2，π」は、それぞれ、位相調整部５５−１乃至５５−４の特性インピーダンスZ2と位相回転量π [rad]（またはπ [rad]の実数倍）である。実際には、位相調整部５５−１乃至５５−４の位相回転量は、出力分岐部５４から結合端子５７までの経路上の位相回転量を表す。
アイソレーション抵抗５６−１乃至５６−４は、端子間アイソレーション特性を得るための抵抗器である。なお、アイソレーション抵抗の種類は、チップ抵抗、薄膜抵抗などの、いずれの種類でもよい。
アイソレーション抵抗５６−１乃至５６−４の一方の端子は、位相調整部５５−１乃至５５−４にそれぞれ接続され、他方の端子は、共通の結合端子５７に接続されている。
結合端子５７は、アイソレーション抵抗５６−１乃至５６−４に接続された各内部側の経路を結合する。
入出力端子５８−１乃至５８−４は、出力分岐部５４からの信号を、それぞれ、アンテナ２６−１乃至２６−４に接続される外部伝送線路に出力する。入出力端子５８−１乃至５８−４における特性インピーダンスを、出力インピーダンスZoutとする。
なお、上記説明においては、位相調整部５５−１乃至５５−４の位相回転量がそれぞれπ [rad] またはπ[rad]の実数倍であるものとして説明したが、詳細には、１つの位相調整部と、１つのアイソレーション抵抗と、（上面から見た）結合端子５７のサイズの半分とを合計した部分、つまり、黒点で示される出力分岐部５４の分岐点から結合素子５７までの経路上の位相回転量が、それぞれ、π[rad]またはπ[rad]の実数倍である。
また、入出力端子５１、入力分岐部５２、分配線路５３−１乃至５３−４、出力分岐部５４、アイソレーション抵抗５６−１乃至５６−４、結合端子５７、および入出力端子５８から構成される分配器は、ウィルキンソン分配器である。
すなわち、分配／合成器２４は、ウィルキンソン分配器のアイソレーション抵抗５６−１乃至５６−４に直列に、位相をπ[rad]またはπ[rad]の実数倍だけ回転する位相調整部５５−１乃至５５−４を追加したものである。
ここで、入力インピーダンスZin、出力インピーダンスZout、分配数ｎのとき、分配線路５３の特性インピーダンスZ1は、√（n Zin Zout）になるように設計される。また、アイソレーション抵抗５６の抵抗値Rは、Zoutになるように設計される。
なお、位相調整部５５−１乃至５５−４の特性インピーダンスZ2は、それぞれどのような値であってもよいが、周波数帯域や配線面積に影響するため、入出力インピーダンスや分配数に応じて調整が必要である。位相調整部５５−１乃至５５−４の特性インピーダンスZ2を、Zout/2 ≦ Z2 ≦ 2*Zoutの条件を満たす値になるように設定することで、比帯域幅10％程度（-20dB幅）の帯域幅を確保することができる。比帯域幅とは、周波数資源のことであり、帯域幅と中心周波数との比である。
なお、上述したように、合成の場合は、信号の流れが逆となり、入力側、出力側が、分配の場合と反対となる。すなわち、入出力端子５１は、出力側の端子となり、入出力端子５８−１乃至５８−４は、入力側の端子となる。
出力分岐部５４は入力分岐部となり、分配線路５３は合成線路となり、入力分岐部５２は出力合成部となる。
すなわち、合成の場合の役割を括弧内に示して合成の場合の構成について説明すると、出力分岐部（入力分岐部）５４は、入出力端子５８を介して、入力側の外部伝送線路と接続される。出力分岐部（入力分岐部）５４は、ｎ本の経路毎に、内部側の経路と分配線路（合成線路）５３とに分ける。
入力分岐部（出力合成部）５２は、ｎ本の経路毎に分けられた分配線路（合成線路）５３の出力側に接続され、入出力端子５１を介して、出力側の外部伝送線路と接続される。
内部側の経路において、結合端子５７は、ｎ本の経路を結合する。位相調整部５５は、出力分岐部（入力分岐部）５４と結合端子５７との間に、アイソレーション抵抗５６と直列に接続されるように配置され、位相を調整する。
その他の構成は、分配の場合と同様である。合成の場合も、ｎ本の経路のそれぞれについて、出力分岐部（入力分岐部）５４から入力分岐部（出力合成部）５２までの経路上の位相回転量は、π/2 [rad]となる。また、出力分岐部（入力分岐部）５４から結合端子５７までの経路上の位相回転量は、π[rad]またはπ[rad]の実数倍である。
なお、図２においては、入出力端子５１側を前、結合端子５７側を後として、位相調整部５５が、アイソレーション抵抗５６の前段にそれぞれ配置される例を説明した。しかしながら、図２の配置では、アイソレーション抵抗５６の幅が広い場合などに、４つのアイソレーション抵抗５６を共通の結合端子５７に接続しにくいことがあった。
そこで、次の図３の例に示されるように、位相調整部５５を、アイソレーション抵抗５６の前段ではなく、アイソレーション抵抗５６の後段に配置するようにしてもよい。
図３は、分配／合成器２４の第２の構成例を示す等価回路図である。
図３の等価回路図は、位相調整部５５の位置と、アイソレーション抵抗５６の位置とが異なる点を除いて、図２の等価回路図と同じである。図３の等価回路図のその他の構成は、図２の等価回路の構成と同様であるので、異なる部分についてのみ説明する。
図３の例において、アイソレーション抵抗５６と直列に接続される位相調整部５５は、図２の場合と異なり、アイソレーション抵抗５６の後段に配置されている。
出力分岐部５４は、分配線路５３の出力側と接続され、４分配された経路を、内部側の経路と出力側の外部伝送線路とに分ける。内部側の経路とは、アイソレーション抵抗５６、位相調整部５５、および結合端子５７に接続される経路を表す。
内部側の経路において、アイソレーション抵抗５６は、位相調整部５５の前段に配置されており、位相調整部５５と直列に接続されている。
位相調整部５５の一方の端子は、アイソレーション抵抗５６に接続され、他方の端子は、共通の結合端子５７に接続されている。図３の位相調整部５５のブロックに示されている「Z2，π」は、位相調整部５５の特性インピーダンスZ2と位相回転量π [rad]（またはπ [rad]の実数倍）である。
図３のような構成にすることで、４つのアイソレーション抵抗５６を共通の結合端子５７に接続する必要がなくなり、実装しやすくなる。しかしながら、アイソレーション抵抗５６の幅が広い場合、図３の配置では、出力分岐部５４の幅が広くなり、これが、分配／合成器２４の特性に悪影響を与えてしまう場合があり得る。
そこで、次の図４の例に示されるように、アイソレーション抵抗５６を、位相調整部５５の途中に配置するようにしてもよい。
図４は、分配／合成器２４の第３の構成例を示す等価回路図である。
図４の等価回路図は、位相調整部５５−１乃至５５−４が、位相調整部５５ａ−１乃至５５ａ−４と位相調整部５５ｂ−１乃至５５ｂ−４で構成される点が、図２の等価回路図と異なる。また、図４の等価回路図は、アイソレーション抵抗５６−１乃至５６−４が、位相調整部５５ａ−１乃至５５ａ−４と位相調整部５５ｂ−１乃至５５ｂ−４の間に配置されている点が、図２の等価回路図と異なる。図４の等価回路図のその他の構成は、図２の等価回路の構成と同様であるので、異なる部分についてのみ説明する。
以下、特に区別する必要がない場合、位相調整部５５ａ−１乃至５５ａ−４を、位相調整部５５ａと総称し、位相調整部５５ｂ−１乃至５５ｂ−４を、位相調整部５５ｂと総称する。
出力分岐部５４は、分配線路５３の出力側に接続され、４分配された経路を、内部側の経路と出力側の外部伝送線路とに分ける。内部側の経路とは、位相調整部５５ａ、アイソレーション抵抗５６、位相調整部５５ｂ、および結合端子５７に接続される経路を表す。
内部側の経路において、位相調整部５５ａは、アイソレーション抵抗５６の前段に配置されている。位相調整部５５ｂは、アイソレーション抵抗５６の後段に配置されている。
位相調整部５５ａ、アイソレーション抵抗５６、および位相調整部５５ｂは、直列に接続されている。位相調整部５５ａおよび位相調整部５５ｂの特性インピーダンスは、それぞれ、特性インピーダンスZ2である。
図４の位相調整部５５ａのブロックに示されている「Z2，θ1」は、位相調整部５５ａの特性インピーダンスZ2と位相回転量θ1[rad]である。
図４の位相調整部５５ｂのブロックに示されている「Z2，θ2」は、位相調整部５５ｂの特性インピーダンスZ2と位相回転量θ2[rad]である。位相調整部５５ｂの一方の端子は、アイソレーション抵抗５６に接続され、他方の端子は、共通の結合端子５７に接続されている。アイソレーション抵抗５６の位置は、位相調整部５５ａおよび５５ｂの間であればよいため、位相回転量θ1、θ2のどちらが大きくてもよい。
なお、図４は、等価回路を示すものであるため、アイソレーション抵抗５６は、大きさを持たない集中定数端子として記載されている。図４の等価回路は、実際には、アイソレーション抵抗５６の抵抗値Rのサイズの位相回転量も含めて、π[rad]またはπ[rad]の実数倍になるように構成される。
図４のような構成にすることで、出力分岐部５４の幅が広いことにより生じる分配／合成器２４の特性を改善することができる。
以上のように、分配／合成器２４の構成として、アイソレーション抵抗５６のサイズまたは位相調整部５５の配置方法に応じて各種の構成を選択可能である。
＜分配／合成器の第１の構造例＞
次に、図５および図６を参照して、分配／合成器２４の第１の構造について説明する。
図５は、分配／合成器２４の構造例を模式的に示す平面図である。図６は、分配／合成器２４の層構造の例を模式的に示す面図である。図５および図６に示す構成のうち、上述した構成と同じ構成には同じ符号を付してある。後述する図１１以降においても同様である。
図５および図６は、分配／合成器２４を、下から順に第１層乃至第３層を構成する３層の配線層と１層のGND層８１とからなる多層基板構造を有する４等分配／合成器として構成した例を示している。GND層８１は第１層と第２層の間に設けられる。
図５および図６の例においては、位相調整部５５−１乃至５５−４が、位相調整線路６１−１乃至６１−４として構成されている。また、入出力端子５１に接続される外部伝送線路は、入力伝送線路６２として構成され、入出力端子５８−１乃至５８−４に接続される外部伝送線路は、出力伝送線路６３−１乃至６３−４として構成されている。
各配線は、例えばFR4（Flame Retardant Type 4）基板上の銅によるパターンで実現される。層間の配線接続にはVIAが用いられる。
以下、特に区別する必要がない場合、位相調整線路６１−１乃至６１−４を位相調整線路６１と総称し、出力伝送線路６３−１乃至６３−４を出力伝送線路６３と総称する。
図５の例において、入力分岐部５２と結合端子５７とは、層が異なる同じ位置に配置されている。位相調整線路６１は、入力分岐部５２から出力分岐部５４までの長さが、信号の波長をλとして、λ/2またはその整数倍となるように、入力分岐部５２から出力分岐部５４までを略放物線状の経路で接続するように構成される。
なお、分配／合成器２４においては、出力分岐部５４から、位相調整線路６１およびアイソレーション抵抗５６を含む結合端子５７までの、矢印＃１１に示される経路における位相回転量が、π[rad]またはπ[rad]の実数倍となるように形成されている。
図６の断面構造において、最下層である第１層目には、入力伝送線路６２の一部の経路が配置されている。第１層目に配置されている一部の経路と、VIA７１により入力伝送線路６２が構成される。入力伝送線路６２は、VIA７１を介して、入力分岐部５２で第２層目の分配線路５３に接続されている。
第２層目には、分配線路５３の一部の経路が配置されている。第２層目に配置されている一部の経路と、VIA７２により分配線路５３が構成される。分配線路５３は、VIA７２を介して、出力分岐部５４で第３層目の位相調整線路６１と出力伝送線路６３に接続されている。
最上層である第３層目には、出力伝送線路６３、位相調整線路６１、結合端子５７、アイソレーション抵抗５６が配置されている。
このように、分配線路５３と位相調整線路６１の少なくとも一方に、異なる平面（層）間を接続する構造(VIAなど)が1つ以上含まれている。また、入力分岐部５２と結合端子５７が異なる平面（層）上に位置している。
図６に示されるように、入力分岐部５２と結合端子５７は同一鉛直線上にある。また、その鉛直線を軸として、図５に示されるように、分配線路５３−１乃至５３−４、位相調整線路６１−１乃至６１−４、アイソレーション抵抗５６−１乃至５６−４が、４回対称に配置されている。なお、ｎ回対称とは、360/n°回転しても同じ形になる配置を表す。
図７は、図５および図６の構成を有するものとした場合の分配／合成器２４の等価回路図である。
ここで、図７に示されるように、入出力インピーダンスを50Ωとし、分配線路５３、位相調整線路６１としての位相調整部５５の特性インピーダンスを100Ωとする。また、アイソレーション抵抗５６の抵抗値を50Ωとする。この場合、信号の波長をλとして、入力分岐部５２から出力分岐部５４までの経路の長さはλ/4となり、出力分岐部５４から結合端子５７までの経路の長さはλ/2となる。
例えば、30GHz程度の高周波信号におけるλ/2は、FR4基板上で約2.5mmとなるので、アイソレーション抵抗５６として、0603サイズ（長さ0.6mm）の高周波チップ抵抗などが使用可能である。蒸着による薄膜抵抗やインク抵抗をアイソレーション抵抗５６として用いるようにしてもよい。
＜シミュレーション結果＞
図８および図９は、図７の等価回路の場合のシミュレーション結果を表す図である。
図８および図９において、Port1，Port2，Port3は、それぞれ、入出力端子５１、入出力端子５８−１、入出力端子５８−２に対応する。
図８の横軸は周波数を示し、縦軸は、各周波数の信号の通過特性を示す。図８の例においては、Port1である入出力端子５１からPort2である入出力端子５８−１までを通る経路の周波数における通過特性が破線で示され、Port2である入出力端子５８−１からPort1である入出力端子５１を通る経路の周波数における通過特性が実線で示されている。破線で示す前者の通過特性は、実線で示す後者の通過特性に重なっている。
図８に示すように、24GHzから36GHzの帯域においては通過特性がほぼ平坦になっており、分配時、合成時のいずれの通過特性も広い帯域で良好であることがわかる。
図９の横軸は周波数を示し、縦軸は、各周波数の信号の特性を示す。図９の例においては、Port2とPort3の間のアイソレーション特性が実線で示されている。また、Port1の反射特性が破線で示され、Port2の反射特性が一点鎖線で示されている。
図９に示すように、30GHzを中心として約4GHzの帯域幅ですべての特性が−20dB以下となることがわかる。
以上の、図８および図９のシミュレーション結果で示されるように、分配／合成器２４は、４等分配器として必要十分な特性を備えている。また、４等合成器としても必要十分な特性を備えている。
さらに、基板上に配置される、図１０に示される従来の４等分配器では入出力間の長さがλ/2であるのに対して、本技術によれば、入力分岐部５２から出力分岐部５４までの入出力間の長さがλ/４となるため、小型かつ低損失であるといえる。
分割数を増やし、例えば８分配とする場合、従来の基板上に配置される８等分配器においてはさらに経路が伸び、入出力間の長さが３λ/４となるが、本技術を用いることで、４分配の場合と同様にλ/４ですむ。
＜分配／合成器の第２の構造例＞
次に、図１１および図１２を参照して、分配／合成器２４の第２の構造について説明する。
図１１は、分配／合成器２４の構造例を模式的に示す平面図である。図１２は、分配／合成器２４の層構造の例を模式的に示す断面図である。
図１１および図１２は、分配／合成器２４を、下から順に第１層乃至第３層を構成する３層の配線層と２層のGND層８１およびGND層９１からなる多層基板構造を有する８等分配／合成器として構成した例を示している。GND層８１は第１層と第２層の間に設けられる。GND層９１は第２層と第３層の間に設けられる。
図１１および図１２の例においては、位相調整部５５−１乃至５５−８が、位相調整線路６１−１乃至６１−８として構成されている。また、入出力端子５１に接続される外部伝送線路は、入力伝送線路６２として構成されている。入出力端子５８−１乃至５８−８に接続される外部伝送線路は、出力伝送線路６３−１乃至６３−８として構成されている。
各配線は、例えば、FR4基板上の銅によるパターンで実現されている。また、層間の配線接続にはVIAが用いられている。
以下、特に区別する必要がない場合、位相調整部５５−１乃至５５−８は、位相調整部５５と総称し、入出力端子５８−１乃至５８−８は、入出力端子５８と総称する。位相調整線路６１−１乃至６１−８は、位相調整線路６１と総称し、出力伝送線路６３−１乃至６３−８は、出力伝送線路６３と総称する。
図１１において、入力分岐部５２と結合端子５７とは、層が異なる同じ位置に配置されている。位相調整線路６１は、入力分岐部５２から出力分岐部５４までの長さが、信号の波長をλとして、λ/2またはその整数倍となるように、入力分岐部５２から出力分岐部５４までを略放物線状の経路で接続するように構成される。
図１２の断面構造において、最下層である第１層目には、入力伝送線路６２の一部の経路が配置されている。第１層目に配置されている一部の経路と、VIA７１により入力伝送線路６２が構成される。入力伝送線路６２は、VIA７１を介して、入力分岐部５２で第２層目の分配線路５３に接続されている。
第２層目には、分配線路５３の一部の経路が配置されている。第２層目に配置されている一部の経路と、VIA７２により分配線路５３が構成される。分配線路５３は、VIA７２を介して、出力分岐部５４で第３層目の位相調整線路６１と出力伝送線路６３と接続されている。
最上層である第３層目には、出力伝送線路６３、位相調整線路６１、結合端子５７、アイソレーション抵抗５６が配置されている。
このように、分配線路５３と位相調整線路６１の少なくとも一方に、異なる平面（層）間を接続する構造(VIAなど)が1つ以上含まれており、入力分岐部５２と結合端子５７が異なる平面（層）上に位置している。
図１２に示されるように、入力分岐部５２と結合端子５７とが同一鉛直線上にある。また、その鉛直線を軸として、図１１に示されるように、分配線路５３−１乃至５３−８、位相調整線路６１−１乃至６１−８、アイソレーション抵抗５６−１乃至５６−８が、８回対称に配置されている。
図１１および図１２の場合、入出力インピーダンスが50Ωのとき、分配線路５３の特性インピーダンスは141.4Ω、アイソレーション抵抗の抵抗値は、50Ωで整合する。
以上のように、GND層９１を第２層と第３層の配線間に設けた構造にすることで、第２層と第３層の配線間の容量結合を除去できる。これにより、配線のインピーダンスが安定し、より良好な特性の分配／合成器を実現できる。
また、第２層と第３層の配線パターンが重なってもインピーダンス不整合がおきないため、４分割を超える分配数でも構成しやすくなる。
＜分配／合成器の第３の構造例＞
次に、図１３および図１４を参照して、分配／合成器２４の第３の構造について説明する。
図１３は、分配／合成器２４の構造例を模式的に示す平面図である。図１４は、分配／合成器２４の層構造の例を模式的に示す断面図である。
図１３および図１４は、図５および図６の分配／合成器２４の第１の構造において、第２層と第３層を繋ぐVIA付近に、GND層８１に接続されるGND VIA（GROUND VIA）を配置した例を示している。図１３および図１４の例において、GND VIAが配置される以外は、図５および図６の第１の構造と同じであるので、その説明は省略される。
図１３に示されるように、２つのGND VIA１０１−１は、VIA７２−１を中心として挟む位置に配置されている。２つのGND VIA１０１−２は、VIA７２−２を中心として挟む位置に配置されている。２つのGND VIA１０１−３は、VIA７２−３を中心として挟む位置に配置されている。２つのGND VIA１０１−４は、VIA７２−４を中心として挟む位置に配置されている。
以上のように構成することで、VIAによるインピーダンス不整合を緩和できるため、VIAでの反射を抑えられ、通過特性を改善することができる。
図１３および図１４の例においては、第２層と第３層を繋ぐVIA７２付近にGND VIA１０１を配置した例を説明したが、第１層と第２層を繋ぐVIA７１付近にGND VIA１０１を配置してもよい。
＜分配／合成器の第４の構造例＞
次に、図１５および図１６を参照して、分配／合成器２４の第４の構造について説明する。
図１５は、分配／合成器２４の構造例を模式的に示す平面図である。図１６は、分配／合成器２４の層構造の例を模式的に示す断面図である。
図１５および図１６は、図５および図６の分配／合成器２４の層構造を変更した例を示している。図１５および図１６の例において、層構造が変更された以外は、図５および図６の構造と同じであるので、その説明は省略される。
図１５および図１６の分配／合成器２４は、入力伝送線路６２−１乃至６２−４が入力伝送線路１２１−１乃至１２１−４に入れ替わり、出力伝送線路６３−１乃至６３−４が出力伝送線路１２２−１乃至１２２−４に入れ替わり、分配線路５３−１乃至５３−１が分配線路１２３−１乃至１２３−４に入れ替わった点が、図５および図６の分配／合成器２４と異なっている。図１５および図１６の分配／合成器２４は、その他の点は、図５および図６の分配／合成器２４と共通している。
以下、特に区別する必要がない場合、入力伝送線路１２１−１乃至１２１−４は、入力伝送線路１２１と総称し、出力伝送線路１２２−１乃至１２２−４は、出力伝送線路１２２と総称し、分配線路１２３−１乃至１２３−４は、分配線路１２３と総称する。
図１５および図１６の分配／合成器２４を、下から順に第１層乃至第３層を構成する３層の配線層と２層のGND層８１およびGND層９１からなる多層基板構造を有する４等分配／合成器として構成した例を示している。GND層８１は第１層と第２層の間に設けられる。GND層９１は第２層と第３層の間に設けられる。
図１５において、入力分岐部５２と結合端子５７とは、層が異なる同じ位置に配置されている。位相調整線路６１は、入力分岐部５２から出力分岐部５４までの長さが、信号の波長をλとして、λ/2またはその整数倍となるように、入力分岐部５２から出力分岐部５４までを略放物線状の経路で接続するように構成される。
図１６の断面構造において、最下層である第１層目には、結合端子５７、アイソレーション抵抗５６、位相調整線路６１の一部の経路が配置されている。位相調整線路６１は、一部の経路と、第２層目と第３層目を接続する経路とで構成される。位相調整線路６１は、第２層目と第３層目を接続する経路を介して、出力分岐部５４で、第２層目の出力伝送線路１２２と接続される。
第２層目には、入力伝送線路１２１の一部の経路と出力伝送線路１２２とがストリップラインで形成されている。入力伝送線路１２１は、一部の経路と、第３層目と第２層目を接続する経路とで構成される。入力伝送線路１２１は、第３層目と第２層目を接続する経路を介して、入力分岐部５２で第３層の分配線路１２３と接続される。
第３層目には、分配線路１２３の一部の経路がマイクロストリップラインで形成されている。分配線路１２３は、一部の経路と、第３層目と第２層目を接続するビアで構成される。分配線路１２３は、ビアを介して、出力分岐部５４で、第２層目の出力伝送線路１２２と接続される。
ここで、入力伝送線路１２１および出力伝送線路１２２は共に50Ωとなることが多い。一方、分配線路１２３は、４分配で100Ωとなるように、入力伝送線路１２１および出力伝送線路１２２よりも高い特性インピーダンスが必要となる。これらの伝送線路を同じ平面に実装すると、実現困難な線幅での設計となる場合がある。
そこで、図１５および図１６の分配／合成器２４においては、入力伝送線路１２１および出力伝送線路１２２が、比較的低インピーダンスになりやすいストリップラインで設計される。分配線路１２３は、同じ線幅で比べるとストリップラインよりも高いインピーダンスとなるマイクロストリップラインで設計できる。以上により、十分実現可能な線幅での設計が可能となる。
以上においては、位相調整部５５が、位相調整線路６１として構成される場合を説明してきたが、位相調整部５５は、次のように構成するようにしてもよい。
＜位相調整部の構成例＞
図１７は、位相調整部５５の構成例を示すブロック図である。
図１７の位相調整部５５は、任意の位相回転量θの伝送線路１５１および集中定数で構成された遅延回路により構成される。
図１７Ａには、集中定数が、キャパシタ１６１−１および１６１−２、並びにコイル１６２からなるHPF(High Pass Filter)１５２である例が示されている。
図１７Ｂには、集中定数が、コイル１７１−１および１７１−２、並びにコンデンサ１７２からなるLPF(Low Pass Filter)１５３である例が示されている。
位相調整部５５においては、伝送線路１５１におけるインピーダンス特性Z2は、何でもよく、任意のθに対して集中定数の値を選び、整合が可能である。
位相調整部５５の伝送線路１５１がπ[rad]またはπ[rad]の実数倍の位相回転量を持つ長さに調整できない場合にも、LC集中定数による遅延回路を追加することで、位相を、π[rad]またはπ[rad]の実数倍に調整することができる。
なお、位相調整部５５は、上記説明したものに限らず、位相を調整するものであれば、なんでもよく、位相器であってもよい。
以上のように、本技術においては、抵抗と直列接続する位相調整部を設けるようにしたので、VIAや抵抗のサイズが波長に対して十分小さくない場合でも、アイソレーション特性を損なわない設計が可能である。
また、本技術によれば、位相調整部がサイズを有することで、アイソレーション抵抗の実装の自由度が増すため、基板に無理のない構造で実装することができる。
また、分配数が３以上の分配／合成器においては、図１０に示される従来のウィルキンソン２分配器をトーナメント接続した多分配／合成器よりも小型化、低損失を実現することができる。
本技術は、分配／合成器、分配器、および合成器、並びに、これらを含む携帯電話機、スマートフォン、タブレット端末、パーソナルコンピュータ、および携帯端末などにも適用される。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
なお、本技術は以下のような構成も取ることができる。
（１）
基板に形成され、
入力側の外部伝送線路と接続される入力分岐部と、
前記入力分岐部からの経路をｎ分配する分配線路と、
前記分配線路の出力側と接続され、ｎ分配された経路を、内部側と出力側の外部伝送線路とに分ける出力分岐部と、
前記内部側において、前記ｎ分配された経路を結合する結合端子と、
前記出力分岐部と前記結合端子との間に、抵抗と直列接続で配置され、位相を調整する位相調整部と
を備え、
前記ｎ分配された経路それぞれの前記入力分岐部から前記出力分岐部までの位相回転量は、π/2 [rad]であり、
前記出力分岐部から前記結合端子までの位相回転量は、前記抵抗の大きさを含めて、π[rad]またはπ[rad]の実数倍である
分配器。
（２）
前記位相調整部は、前記出力分岐部と前記抵抗との間に配置される
前記（１）に記載の分配器。
（３）
前記位相調整部は、前記抵抗と前記結合端子との間に配置される
前記（１）に記載の分配器。
（４）
前記位相調整部は、前記出力分岐部と接続される第１の位相調整部と、前記結合端子と接続される第２の位相調整部とで構成され、
前記抵抗は、前記第１の位相調整部と前記第２の位相調整部との間に配置される
前記（１）に記載の分配器。
（５）
入力インピーダンスZin、出力インピーダンスZout、分配数ｎのとき、
前記分配線路の特性インピーダンスZ1が、√(n Zin Zout)、
前記抵抗の抵抗値Rが、Zoutで設計されている
前記（１）乃至（４）のいずれかに記載の分配器。
（６）
前記位相調整部の特性インピーダンスZ2が、
Zout/2 ≦ Z2 ≦ 2*Zoutの範囲になるように設計されている
前記（５）に記載の分配器。
（７）
前記位相調整部が、前記入力分岐部から前記出力分岐部までの長さがλ/2またはλ/2の整数倍となる位相調整線路によって実現されている
前記（１）乃至（６）のいずれかに記載の分配器。
（８）
前記分配線路および前記位相調整部の少なくとも一方に、異なる平面間を接続する構造を１ヶ所以上含み、
前記入力分岐部と前記結合端子とが異なる平面上に位置するように構成される
前記（１）乃至（７）のいずれかに記載の分配器。
（９）
前記入力分岐部と前記結合端子が同一鉛直線上にあり、
前記鉛直線を軸として、前記分配線路、前記位相調整部、前記アイソレーション抵抗がｎ回対称に配置されている
前記（８）に記載の分配器。
（１０）
基板に形成され、
入力側の外部伝送線路と接続され、ｎ本の経路毎に内部側と合成線路とに分ける入力分岐部と、
前記ｎ本の経路毎に分けられた合成線路を合成し、出力側の外部伝送線路と接続される出力合成部と、
前記内部側において、前記ｎ本の経路を結合する結合端子と、
前記入力分岐部と前記結合端子との間に抵抗と直列接続で配置され、位相を調整する位相調整部と
を備え、
前記ｎ本のそれぞれについて、前記入力分岐部から出力合成部までの位相回転量は、π/2 [rad]であり、
前記入力分岐部から前記結合端子までの位相回転量は、π[rad]またはπ[rad]の実数倍である
合成器。
（１１）
前記位相調整部は、前記入力分岐部と前記抵抗との間に配置される
前記（１０）に記載の合成器。
（１２）
前記位相調整部は、前記抵抗と前記結合端子との間に配置される
前記（１０）に記載の合成器。
（１３）
前記位相調整部は、前記入力分岐部と接続される第１の位相調整部と、前記結合端子と接続される第２の位相調整部とで構成され、
前記抵抗は、前記第１の位相調整部と前記第２の位相調整部との間に配置される
前記（１０）に記載の合成器。
（１４）
入力インピーダンスZin、出力インピーダンスZout、分配数ｎのとき、
前記合成線路の特性インピーダンスZ1が、√(n Zin Zout)、
前記抵抗の抵抗値Rが、Zoutで設計されている
前記（１０）乃至（１３）のいずれかに記載の合成器。
（１５）
前記位相調整部の特性インピーダンスZ2が、
Zout/2 ≦ Z2 ≦ 2*Zoutの範囲になるように設計されている
前記（１４）に記載の合成器。
（１６）
前記位相調整部が、前記入力分岐部から前記出力合成部までの長さがλ/2またはλ/2の整数倍となる位相調整線路によって実現されている
前記（１０）乃至（１５）のいずれかに記載の合成器。
（１７）
前記合成線路および前記位相調整部の少なくとも一方に、異なる平面間を接続する構造を１ヶ所以上含み、
前記出力合成部と前記結合端子とが異なる平面上に位置するように構成される
前記（１０）乃至（１６）のいずれかに記載の合成器。
（１８）
前記出力合成部と前記結合端子が同一鉛直線上にあり、
前記鉛直線を軸として、前記合成線路、前記位相調整部、前記抵抗がｎ回対称に配置されている
前記（１７）に記載の合成器。
１１ 送受信部， ２１−１、２１−２ アンプ， ２２−１、２２−２ フィルタ， ２３ スイッチ， ２４ 分配／合成器， ２５−１乃至２５−４ 位相シフト器， ２６−１乃至２６−４ アンテナ， ５１ 入出力端子， ５２ 入力分岐部， ５３，５３−１乃至５３−８ 分配線路， ５４ 出力分岐部， ５５、５５−１乃至５５−８ 位相調整部， ５６，５６−１乃至５６−８ アイソレーション抵抗， ５７ 結合端子， ５８、５８−１乃至５８−８ 入出力端子，６１ ６１−１乃至６１−４ 位相調整線路， ６２ 入力伝送線路， ６３，６３−１乃至６３−４ 出力伝送線路， ７１，７２ VIA， ８１ GND層， ９１ GND層， １０１，１０１−１乃至１０１−４ GND VIA ， １２１ 入力伝送線路， １２２ 出力伝送線路， １２３，１２３−１乃至１２３−３ 分配線路， １５１ 伝送線路， １５２ HPF，１５３ LPF， １６１−１および１６１−２ コンデンサ， １６２ コイル，１７１−１および１７１−２ コイル， １７２ コンデンサ

Claims (18)

  1. 基板に形成され、
    入力側の外部伝送線路と接続される入力分岐部と、
    前記入力分岐部からの経路をｎ分配する分配線路と、
    前記分配線路の出力側と接続され、ｎ分配された経路を、内部側と出力側の外部伝送線路とに分ける出力分岐部と、
    前記内部側において、前記ｎ分配された経路を結合する結合端子と、
    前記出力分岐部と前記結合端子との間に、抵抗と直列接続で配置され、位相を調整する位相調整部と
    を備え、
    前記ｎ分配された経路それぞれの前記入力分岐部から前記出力分岐部までの位相回転量は、π/2 [rad]であり、
    前記出力分岐部から前記結合端子までの位相回転量は、前記抵抗の大きさを含めて、π[rad]またはπ[rad]の実数倍である
    分配器。
  2. 前記位相調整部は、前記出力分岐部と前記抵抗との間に配置される
    請求項１に記載の分配器。
  3. 前記位相調整部は、前記抵抗と前記結合端子との間に配置される
    請求項１に記載の分配器。
  4. 前記位相調整部は、前記出力分岐部と接続される第１の位相調整部と、前記結合端子と接続される第２の位相調整部とで構成され、
    前記抵抗は、前記第１の位相調整部と前記第２の位相調整部との間に配置される
    請求項１に記載の分配器。
  5. 入力インピーダンスZin、出力インピーダンスZout、分配数ｎのとき、
    前記分配線路の特性インピーダンスZ1が、√(n Zin Zout)、
    前記抵抗の抵抗値Rが、Zoutで設計されている
    請求項１に記載の分配器。
  6. 前記位相調整部の特性インピーダンスZ2が、
    Zout/2 ≦ Z2 ≦ 2*Zoutの範囲になるように設計されている
    請求項５に記載の分配器。
  7. 前記位相調整部が、前記入力分岐部から前記出力分岐部までの長さがλ/2またはλ/2の整数倍となる位相調整線路によって実現されている
    請求項１に記載の分配器。
  8. 前記分配線路および前記位相調整部の少なくとも一方に、異なる平面間を接続する構造を１ヶ所以上含み、
    前記入力分岐部と前記結合端子とが異なる平面上に位置するように構成される
    請求項１に記載の分配器。
  9. 前記入力分岐部と前記結合端子が同一鉛直線上にあり、
    前記鉛直線を軸として、前記分配線路、前記位相調整部、前記抵抗がｎ回対称に配置されている
    請求項８に記載の分配器。
  10. 基板に形成され、
    入力側の外部伝送線路と接続され、ｎ本の経路毎に内部側と合成線路とに分ける入力分岐部と、
    前記ｎ本の経路毎に分けられた合成線路を合成し、出力側の外部伝送線路と接続される出力合成部と、
    前記内部側において、前記ｎ本の経路を結合する結合端子と、
    前記入力分岐部と前記結合端子との間に抵抗と直列接続で配置され、位相を調整する位相調整部と
    を備え、
    前記ｎ本のそれぞれについて、前記入力分岐部から出力合成部までの位相回転量は、π/2 [rad]であり、
    前記入力分岐部から前記結合端子までの位相回転量は、π[rad]またはπ[rad]の実数倍である
    合成器。
  11. 前記位相調整部は、前記入力分岐部と前記抵抗との間に配置される
    請求項１０に記載の合成器。
  12. 前記位相調整部は、前記抵抗と前記結合端子との間に配置される
    請求項１０に記載の合成器。
  13. 前記位相調整部は、前記入力分岐部と接続される第１の位相調整部と、前記結合端子と接続される第２の位相調整部とで構成され、
    前記抵抗は、前記第１の位相調整部と前記第２の位相調整部との間に配置される
    請求項１０に記載の合成器。
  14. 入力インピーダンスZin、出力インピーダンスZout、分配数ｎのとき、
    前記合成線路の特性インピーダンスZ1が、√(n Zin Zout)、
    前記抵抗の抵抗値Rが、Zoutで設計されている
    請求項１０に記載の合成器。
  15. 前記位相調整部の特性インピーダンスZ2が、
    Zout/2 ≦ Z2 ≦ 2*Zoutの範囲になるように設計されている
    請求項１４に記載の合成器。
  16. 前記位相調整部が、前記入力分岐部から前記出力合成部までの長さがλ/2またはλ/2の整数倍となる位相調整線路によって実現されている
    請求項１０に記載の合成器。
  17. 前記合成線路および前記位相調整部の少なくとも一方に、異なる平面間を接続する構造を１ヶ所以上含み、
    前記出力合成部と前記結合端子とが異なる平面上に位置するように構成される
    請求項１０に記載の合成器。
  18. 前記出力合成部と前記結合端子が同一鉛直線上にあり、
    前記鉛直線を軸として、前記合成線路、前記位相調整部、前記抵抗がｎ回対称に配置されている
    請求項１７に記載の合成器。
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