JP2018536946A5 - - Google Patents

Claims (15)

1. 集積回路であって、
   Ｒ−２Ｒ抵抗器ラダーを通じて複数の周辺デバイスに結合可能な前記集積回路の信号端子において受け取られた電圧を、複数の周辺デバイスに対応する複数の割り込みビットへとデジタル化するように構成されるアナログデジタルコンバータを備え、ここにおいて、各割り込みビットが、対応する周辺デバイスの割り込み状態を示すバイナリ値を有する点を特徴とし、
   前記周辺デバイスのうちの少なくとも１つが前記割り込み状態にあるかどうかを識別するために、前記複数の割り込みビットを処理するように構成される論理回路と、
   前記割り込み状態にある前記少なくとも１つの周辺デバイスのアイデンティフィケーションに応答して、プロセッサに割り込むように構成される割り込みインタフェースと、
   前記Ｒ−２Ｒラダーの接地端部の接地端部電圧をモニタするように構成された接地端子と、
   内部ノードの電圧を基準電圧と比較するように構成される差動増幅器と、
   前記内部ノードの前記電圧が前記基準電圧に等しいデフォルト状態の間、前記接地端子を前記内部ノードに結合するように構成される３端子スイッチと、
   前記内部ノードの前記電圧が前記基準電圧より小さいことに応答して、前記接地端子を接地に結合させるように前記３端子スイッチを駆動するように構成されるコントローラと、
   によって特徴付けられる、集積回路。
2. 前記プロセッサが前記集積回路内に統合された、請求項１に記載の集積回路。
3. 前記プロセッサが前記集積回路の外部にあり、
   電力管理集積回路をさらに備える、請求項１に記載の集積回路。
4. 前記複数の割り込みビットを記憶するように構成されたレジスタをさらに備える、請求項１に記載の集積回路。
5. 前記論理回路がＡＮＤゲートを備える、請求項１に記載の集積回路。
6. 前記コントローラが、前記内部ノードの前記電圧が前記基準電圧より小さいことに応答して、前記アナログデジタルコンバータをイネーブルするようにさらに構成される、請求項１に記載の集積回路。
7. 前記基準電圧が電源電圧である、請求項１に記載の集積回路。
8. 信号端子と、
   前記電圧信号を提供するために、前記信号端子において受け取られる各周辺デバイスからのデジタル寄与を合計するように構成される加算増幅器と、
   をさらに備える、請求項１に記載の集積回路。
9. 前記加算増幅器が、可変フィードバック抵抗を有する可変フィードバック抵抗器を含み、ここにおいて、前記コントローラは前記可変フィードバック抵抗を変えるようにさらに構成される、請求項８に記載の集積回路。
10. 方法であって、
    請求項１に記載のホスト集積回路において、Ｒ−２Ｒ抵抗器ラダーを通して複数の周辺デバイスに結合された信号端子において、電圧信号を受け取ることと、ここにおいて、前記電圧信号は、各周辺デバイスが割り込みする状態であるかまたはデフォルト状態にあるかに応じたバイナリの重み付けされたデジタル値を有する、
    前記受け取られた電圧信号を前記デジタル値に比例するアナログ電圧信号に変換することと、
    前記アナログ電圧信号を前記複数の周辺デバイスに対応する複数の割り込みビットへとデジタル化することと、
    前記周辺デバイスのうちの少なくとも１つが前記割り込みする状態にあるかどうかを識別するために、前記割り込みビットを処理することと、
    接地端部電圧が基準電圧より小さいかどうかを決定するために、前記Ｒ−２Ｒラダーの接地端部の前記接地端部電圧をモニタすることと、
    前記接地端部電圧が前記基準電圧より小さいという決定に応答して、前記Ｒ−２Ｒラダーの前記接地端部を接地することと、
    を備える、方法。
11. 前記少なくとも１つの割り込みしている周辺デバイスのアイデンティティを用いてプロセッサに割り込みすること
    をさらに備える、請求項１０に記載の方法。
12. 前記受け取られた電圧信号をアナログ電圧信号に変換することは、加算増幅器において前記受け取られた電圧信号を増幅することを備える、請求項１０に記載の方法。
13. 前記接地端部電圧をモニタすることは、差動増幅器を通して前記接地端部電圧をモニタすることを備える、請求項１０に記載の方法。
14. 前記割り込みビットを処理することは、論理ＡＮＤ演算を備える、請求項１０に記載の方法。
15. 前記プロセッサに割り込みすることは、前記ホスト集積回路内の前記プロセッサに割り込みすることを備える、または、
    前記プロセッサに割り込みすることは、前記ホスト集積回路の外部にある前記プロセッサに割り込みすることを備える、請求項１１に記載の方法。