KR20220098174A

KR20220098174A - 전류 동작 가능한 아날로그-디지털 컨버터(ａｄｃ)

Info

Publication number: KR20220098174A
Application number: KR1020227018885A
Authority: KR
Inventors: 푸옹 후인
Original assignee: 시그마센스, 엘엘씨.
Priority date: 2019-11-08
Filing date: 2020-11-04
Publication date: 2022-07-11
Also published as: WO2021091947A8; CN115023899A; US20220038109A1; US11863197B2; US11569828B2; US20230179213A1; US20240113719A1; US10862492B1; WO2021091947A1; US11152948B2; US20210143829A1

Abstract

아날로그 디지털 컨버터(ADC)는 아날로그 신호(예를 들어, 부하 전류)를 감지하여 디지털 신호를 생성한다. ADC는 부하 전류 및 (예를 들어, N-비트 DAC로부터의) 디지털-아날로그 컨버터(DAC) 출력 전류에 의한 엘리먼트(예를 들어, 커패시터)의 충전에 기초하여 생성되는 부하 전압에 기초하여 동작한다. ADC는 부하 전압과 기준 전압 사이의 차이를 나타내는 디지털 출력 신호를 생성한다. 이 디지털 출력 신호는 직접 또는 디지털 신호 처리 후에, 부하 전류를 추적하는 DAC 출력 전류를 생성하기 위해 N-비트 DAC를 동작시키는 데 사용된다. N-비트 DAC에 제공되는 디지털 출력 신호는 부하 전류의 역함수이다. ADC는 매우 낮은 전류들(예를 들어, 1s의 pico-amps 만큼 낮은 전류들)을 감지하고, 매우 적은 전력(예를 들어, 2 μW 미만)을 소비하도록 동작한다.

Description

전류 동작 가능한 아날로그-디지털 컨버터(ＡＤＣ)

연방 후원 연구 또는 개발에 관한 성명

해당 없음

컴팩트 디스크에 제출된 자료를 참조로 통합

해당 없음

기술 분야

본 발명은 전반적으로 아날로그-디지털 변환에 관한 것이고, 보다 구체적으로는 아날로그-디지털 컨버터(ADC) 및 관련 회로 및 아키텍처에 관한 것이다.

많은 전기 및 전자 시스템들 내에서, 아날로그 도메인과 디지털 도메인 사이에서, 그리고 그 반대로, 신호들의 변환이 수행된다. 예를 들어, 센서들은 환경 상태들, 동작 상태들, 디바이스 상태들 등과 같은 하나 이상의 상태들을 검출하도록 구현될 수 있다. 센서들은 가정 내 자동화, 산업 시스템들, 헬스 케어, 수송 등에 이르는 광범위한 애플리케이션들에서 사용된다. 예를 들어, 센서는 다양한 애플리케이션을 위해 신체, 자동차, 비행기, 보트, 선박, 트럭, 오토바이, 휴대폰, 텔레비전, 터치 스크린, 산업 공장, 기기(appliance), 모터, 계산대 등에 배치된다.

일반적으로 센서는 물리량을 전기적 또는 광학적 신호로 변환한다. 예를 들어, 센서는 생물학적 상태, 화학적 상태, 전기적 상태, 전자기 상태, 온도, 자기 상태, 기계적 모션(위치, 속도, 가속도, 힘, 압력), 광학적 상태, 및/또는 방사능 상태 등의 물리적 현상을 전기적 신호로 변환한다.

센서는 일 형태의 에너지(예를 들어, 힘)를 다른 형태의 에너지(예를 들어, 전기 신호)로 변환하도록 기능하는 트랜스듀서(transducer)를 포함한다. 센서의 다양한 애플리케이션을 지원하기 위한 다양한 트랜스듀서가 있다. 예를 들어, 트랜스듀서는 커패시터, 압전 트랜스듀서, 압전 저항 트랜스듀서, 열 트랜스듀서, 열-커플(thermal-couple), 포토레지스터, 포토다이오드, 및/또는 포토트랜지스터와 같은 광전도 트랜스듀서이다.

센서 회로는 센서에 전력을 제공하고 센서로부터 물리적 현상을 나타내는 신호를 수신하기 위해 센서에 결합된다. 센서 회로는 센서에 대한 적어도 3개의 전기 연결부(connection)를 포함한다: 하나는 파워 서플라이용; 다른 것은 공통 전압 기준용(예를 들어, 접지); 및 세 번째는 물리적 현상을 나타내는 신호를 수신용. 물리적 현상을 나타내는 신호는 물리적 현상이 한 극단(extreme)에서 다른 극단으로 변화함에 따라 전원 전압에서 접지로 변화할 것이다(물리적 현상을 감지하는 범위).

센서 회로들은 수신된 센서 신호들을 처리를 위해 하나 이상의 컴퓨팅 디바이스들에 제공한다. 컴퓨팅 디바이스는 데이터를 통신하고, 데이터를 처리하고, 및/또는 데이터를 저장하는 것으로 알려져 있다. 컴퓨팅 디바이스는 매 시간마다 수백만의 웹 검색, 주식 거래, 또는 온라인 구매를 지원하는 셀룰러 폰, 랩탑, 태블릿, 개인용 컴퓨터(PC), 워크 스테이션, 비디오 게임 디바이스, 서버, 및/또는 데이터 센터일 수 있다.

컴퓨팅 디바이스는 다양한 애플리케이션들에 대한 센서 신호들을 처리한다. 예를 들어, 컴퓨팅 디바이스는 수송 동안 냉장된 트럭 내의 다양한 아이템들의 온도들을 결정하기 위해 센서 신호들을 처리한다. 다른 예로서, 컴퓨팅 디바이스는 터치스크린 상의 터치를 결정하기 위해 센서 신호들을 처리한다. 또 다른 예로서, 컴퓨팅 디바이스는 제품의 생산 라인에서 다양한 데이터 지점들을 결정하기 위해 센서 신호들을 처리한다.

또한, 많은 디바이스들 및 시스템들의 동작 내에서, 아날로그 도메인과 디지털 도메인 사이의 변환, 및 그 역도 이러한 디바이스들 및 시스템들의 동작에 따라 수행된다. 예를 들어, 많은 디바이스들 및 시스템들은 디지털 도메인 내에서 동작하는 하나 이상의 디지털 신호 프로세서들(DSPs), 마이크로컨트롤러들, 프로세서들 등을 사용하여 동작한다. 그러나, 특정 디바이스들 및 시스템들 내에서, 하나 이상의 신호들이 아날로그 또는 연속-시간 포맷으로 수신된다. 이러한 하나 이상의 신호를 활용하기 위해서, 그것들은 디지털 또는 이산 시간 포맷으로 변환되어야 한다. 종래의 아날로그 디지털 컨버터(ADC)는 소비 전력이 높고, 상대적으로 낮은 분해능(resolution)을 제공하는 등 많은 결함이 있다. 종래 기술의 ADC를 사용하여 적절하게 서비스되지 않을 수 있고 높은 레벨의 성능을 제공할 수 있는 많은 애플리케이션이 계속해서 존재한다. 예를 들어, 특정 애플리케이션들은 종래 기술의 ADC들의 효과적인 동작을 가능하게 하는 적절한 전력 버짓(power budget)을 갖지 않는다. 또한, 특정 애플리케이션들은 종래 기술의 ADC들에 의해 제공되는 분해능 및 정확도의 레벨에 기초하여 높은 레벨의 성능으로 동작할 수 없다.

도 1은 본 발명에 따른 통신 시스템의 일 실시예의 개략적인 블록도이다.
도 2는 본 발명에 따른 컴퓨팅 디바이스의 실시예의 개략적인 블록도이다.
도 3은 본 발명에 따라 수행될 수 있는 아날로그-디지털 변환의 다양한 실시예들을 도시하는 개략적인 블록도이다.
도 4는 본 발명에 따른 아날로그-디지털 컨버터(ADC)의 실시예의 개략적인 블록도이다.
도 5a는 본 발명에 따른 ADC 내에서 구현될 수 있는 다양한 컴포넌트들의 대안 실시예들을 도시하는 개략적인 블록도이다.
도 5b는 본 발명에 따른 ADC를 사용하여 차동 시그널링을 서비스하는 대안 실시예를 도시하는 개략적인 블록도이다.
도 6은 본 발명에 따른 하나 이상의 데시메이션 필터(decimation filter)를 포함하는 ADC의 다른 실시예의 개략적인 블록도이다.
도 7은 본 발명에 따른 ADC 내에서 디지털 도메인 처리를 수행하도록 구현될 수 있는 하나 이상의 데시메이션 필터 및/또는 처리 모듈의 대안 실시예를 도시하는 개략적인 블록도이다.
도 8은 본 발명에 따른 ADC의 다른 실시예의 개략적인 블록도이다.
도 9는 본 발명에 따른 ADC의 다른 실시예의 개략적인 블록도이다.
도 10은 본 발명에 따른 ADC의 다른 실시예의 개략적인 블록도이다.
도 11은 본 발명에 따라 아날로그 차동 신호를 처리하도록 동작하는 ADC의 실시예의 개략적인 블록도이다.
도 12는 본 발명에 따라 아날로그 차동 신호를 처리하도록 동작하는 ADC의 다른 실시예의 개략적인 블록도이다.
도 13은 본 발명에 따라 아날로그 차동 신호를 처리하도록 동작하는 ADC의 다른 실시예의 개략적인 블록도이다.
도 14a는 본 발명에 따른 전압 측정을 수행하도록 동작하는 ADC의 실시예의 개략적인 블록도이다.
도 14b는 본 발명에 따라 전압 측정을 수행하도록 동작하는 ADC 내에 구현될 수 있는 트랜스임피던스 증폭기(transimpedance amplifier)의 실시예의 개략적인 블록도이다.
도 15는 본 발명에 따른 ADC 내의 디지털 도메인 필터링의 실시예를 도시하는 개략적인 블록도이다.
도 16은 본 발명에 따른 ADC 내의 캐스케이드된 필터(cascaded filter)를 사용하는 디지털 도메인 필터링의 실시예를 도시하는 개략적인 블록도이다.
도 17은 본 발명에 따른 ADC 내의 구성가능한/조정가능한 캐스케이드된 필터들을 사용하는 디지털 도메인 필터링의 다른 실시예를 도시하는 개략적인 블록도이다.
도 18은 본 발명에 따라 ADC 내에서 디지털 도메인 필터링을 수행하도록 구현된 하나 이상의 처리 모듈들의 실시예를 도시하는 개략적인 블록도이다.
도 19는 본 발명에 따른 비선형 N-비트 디지털-아날로그 컨버터(DAC)를 포함하는 ADC의 실시예의 개략적인 블록도이다.
도 20은 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC의 다른 실시예의 개략적인 블록도이다.
도 21은 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC의 다른 실시예의 개략적인 블록도이다.
도 22는 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC의 다른 실시예의 개략적인 블록도이다.
도 23은 본 발명에 따라 아날로그 차동 신호를 처리하도록 동작하는 비선형 N-비트 DAC를 포함하는 ADC의 실시예의 개략적인 블록도이다.
도 24는 본 발명에 따라 아날로그 차동 신호를 처리하도록 동작하는 비선형 N-비트 DAC를 포함하는 ADC의 다른 실시예의 개략적인 블록도이다.
도 25는 본 발명에 따라 전압 측정을 수행하도록 동작하고 비선형 N-비트 DAC를 포함하는 ADC의 실시예의 개략적인 블록도이다.
도 26a는 본 발명에 따라 전류를 소싱(source)하도록 구현된 PNP 트랜지스터(대안으로, 포지티브-네거티브-포지티브(Positive-Negative-Positive) 바이폴라 접합 트랜지스터(BJT))를 포함하는 ADC의 실시예의 개략적인 블록도이다.
도 26b는 본 발명에 따라 전류를 싱크(sink)하도록 구현된 NPN 트랜지스터(대안으로, 네거티브-포지티브-포지티브 BJT)를 포함하는 ADC의 실시예의 개략적인 블록도이다.
도 27은 본 발명에 따라 전류를 소싱하도록 구현된 PNP 트랜지스터 및 전류를 싱크하도록 구현된 NPN 트랜지스터 둘 모두를 포함하는 ADC의 실시예의 개략적인 블록도이다.
도 28a는 본 발명에 따라 전류를 소스 및/또는 싱크하도록 구현된 다이오드들을 포함하는 ADC의 실시예의 개략적인 블록도이다.
도 28b는 본 발명에 따라 풀 스케일(full scale) 전압 신호를 생성하도록 동작하는 PNP 트랜지스터 다이오드 구성의 일 실시예의 개략적인 블록도이다.
도 28c는 본 발명에 따라 풀 스케일 전압 신호를 생성하도록 동작하는 NPN 트랜지스터 다이오드 구성의 실시예의 개략적인 블록도이다.
도 29a는 본 발명에 따라 전류를 소싱하도록 구현된 P-채널 또는 P-유형 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)(대안으로, PMOS 트랜지스터)를 포함하는 ADC의 실시예의 개략적인 블록도이다.
도 29b는 본 발명에 따라 전류를 싱크하도록 구현된 N-채널 또는 N-유형 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)(대안으로, NMOS 트랜지스터)를 포함하는 ADC의 실시예의 개략적인 블록도이다.
도 30은 본 발명에 따라 전류를 소싱하도록 구현된 PMOS 트랜지스터 및 전류를 싱크하도록 구현된 NMOS 트랜지스터 둘 모두를 포함하는 ADC의 실시예의 개략적인 블록도이다.
도 31은 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC 내의 디지털 도메인 필터링의 실시예를 도시하는 개략적인 블록도이다.
도 32는 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC 내의 캐스케이드된 필터들을 사용하는 디지털 도메인 필터링의 실시예를 도시하는 개략적인 블록도이다.
도 33은 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC 내의 구성가능한/조정가능한 캐스케이드된 필터들을 사용하는 디지털 도메인 필터링의 다른 실시예를 도시하는 개략적인 블록도이다.
도 34는 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC 내에서 디지털 도메인 필터링을 수행하도록 구현된 하나 이상의 처리 모듈의 실시예를 도시하는 개략적인 블록도이다.

도 1은 복수의 컴퓨팅 디바이스(12), 하나 이상의 서버(22), 하나 이상의 데이터베이스(24), 하나 이상의 네트워크(26), 복수의 아날로그-디지털 컨버터(ADC)(28), 복수의 센서(30) 및 복수의 부하(load)(32)를 포함하는 통신 시스템(100)의 실시예의 개략적인 블록도이다. 일반적으로 말해서, ADC(28)는 아날로그 신호(31)를 디지털 신호로 변환하도록 구성된다. 일부 예들에서, 이러한 아날로그 신호는 센서(30), 또는 일반적으로 말하는 부하(32)와 연관된 신호(예를 들어, 전류, 전압 및/또는 전력의 소모성 및/또는 전류, 전압 및/또는 전력 신호를 생성하는 것과 같은)로부터 제공되고/되거나 그에 대응할 수 있다. 또한, 일부 예들에서, 컴퓨팅 디바이스들(12) 중 임의의 하나는 센서들(30)을 갖는 터치 스크린, 센서들(30), 부하들(32), 및/또는 다른 컴포넌트들을 포함하는 터치 및 택틱 스크린을 포함한다는 것에 유의한다.

센서(30)는 물리적 입력을 출력 신호(예를 들어, 전기 출력, 광 출력 등)로 변환하는 기능을 한다. 센서의 물리적 입력은 다양한 물리적 입력 상태들 중 하나일 수 있다. 예를 들어, 물리적 상태는 음향 파들(예를 들어, 진폭, 위상, 편광, 스펙트럼, 및/또는 파 속도); 생물학적 및/또는 화학적 상태(예를 들어, 유체 농도, 레벨, 조성 등); 전기 상태(예를 들어, 진폭, 위상, 및/또는 편광을 포함하는 전하, 전압, 전류, 전도도, 유전율, 선택적 필드); 자기 상태(예를 들어, 플럭스, 투자율, 자기장, 진폭, 위상 및/또는 편광); 광학 상태(예를 들어, 굴절률, 반사율, 흡수률 등); 열 상태(예를 들어, 온도, 플럭스(flux), 비열(specific heat), 열 전도도 등); 기계적 상태(예를 들어, 위치, 속도, 가속도, 힘, 스트레인, 스트레스, 압력, 토크 등)중 하나 이상을 포함하지만 이에 제한되지 않는다. 예를 들어, 압전 센서는 힘 또는 압력을 선택적 신호(eclectic signal)로 변환한다. 다른 예로서, 마이크로폰은 가청 음향 파를 전기 신호로 변환한다.

다양한 유형의 물리적 상태를 감지하기 위한 다양한 종류의 센서가 있다. 센서 유형들은 커패시터 센서들, 유도성 센서들, 가속도계들, 압전 센서들, 광 센서들, 자기장 센서들, 초음파 센서들, 온도 센서들, 적외선(IR) 센서들, 터치 센서들, 근접 센서들, 압력 센서들, 레벨 센서들, 연기 센서들, 및 가스 센서들을 포함하지만, 이에 제한되지 않는다. 많은 방식으로, 센서는 실제 세계 상태를 디지털 신호로 변환함으로써 물리적 세계와 디지털 세계 사이의 인터페이스로서 기능하고, 디지털 세계는 그런 다음 의료 애플리케이션, 생산 자동화 애플리케이션, 가정 환경 제어, 공공 안전 등을 포함하지만 이에 제한되지 않는 다수의 애플리케이션을 위해 컴퓨팅 디바이스에 의해 처리된다.

다양한 유형의 센서들은 센서들에 전력을 제공하고, 센서들로부터 신호들을 수신하고, 및/또는 센서들로부터의 신호들을 해석하는 인자들인 다양한 센서 특성들을 갖는다. 센서 특성은 저항, 리액턴스, 전력 요건, 감도, 범위, 안정성, 반복성, 선형성, 에러, 응답 시간 및/또는 주파수 응답을 포함한다. 예를 들어, 저항, 리액턴스, 및/또는 전력 요건들은 구동 회로 요건들을 결정하는 인자들이다. 다른 예로서, 감도, 안정성, 및/또는 선형성은 수신된 전기 및/또는 광학 신호에 기초하여 물리적 상태의 측정치(예를 들어, 온도, 압력 등의 측정치)를 해석하기 위한 인자이다.

컴퓨팅 디바이스들(12) 중 임의의 것은 휴대용 컴퓨팅 디바이스 및/또는 고정된 컴퓨팅 디바이스일 수 있다. 휴대용 컴퓨팅 디바이스는 소셜 네트워킹 디바이스, 게임 디바이스, 셀 폰(cell phone), 스마트 폰, 디지털 어시스턴트, 디지털 음악 플레이어, 디지털 비디오 플레이어, 랩톱 컴퓨터, 핸드헬드 컴퓨터, 태블릿, 비디오 게임 제어기, 및/또는 컴퓨팅 코어를 포함하는 임의의 다른 휴대용 디바이스일 수 있다. 고정 컴퓨팅 디바이스는 컴퓨터(PC), 컴퓨터 서버, 케이블 셋톱 박스, 위성 수신기, 텔레비전 세트, 프린터, 팩스기, 홈 엔터테인먼트 장비, 비디오 게임 콘솔, 및/또는 임의의 유형의 홈 또는 사무실 컴퓨팅 장비일 수 있다. 컴퓨팅 디바이스들(12)의 예는 도 2의 하나 이상을 참조하여 추가로 상세히 논의된다.

서버(22)는 대량의 데이터 요청을 병렬로 처리하기 위해 최적화된 특수한 유형의 컴퓨팅 디바이스이다. 서버(22)는 더 강건한 처리 모듈들, 더 많은 메인 메모리, 및/또는 더 많은 하드 드라이브 메모리(예를 들어, 솔리드 스테이트, 하드 드라이브들 등)를 갖는 컴퓨팅 디바이스들(12)의 것과 유사한 컴포넌트들을 포함한다. 또한, 서버(22)는 전형적으로 원격으로 액세스된다; 예컨대, 일반적으로 사용자 입력 디바이스들 및/또는 사용자 출력 디바이스들을 포함하지 않는다. 게다가, 서버는 독립형 별개의 컴퓨팅 디바이스일 수 있고/있거나 클라우드 컴퓨팅 디바이스일 수 있다.

데이터베이스(24)는 대규모 데이터 저장 및 검색을 위해 최적화된 특수한 유형의 컴퓨팅 디바이스이다. 데이터베이스(24)는 더 많은 하드 드라이브 메모리(예를 들어, 솔리드 스테이트, 하드 드라이브 등)를 갖고 잠재적으로 더 많은 처리 모듈들 및/또는 메인 메모리를 갖는 컴퓨팅 디바이스들(12)의 것과 유사한 컴포넌트들을 포함한다. 또한, 데이터베이스(24)는 전형적으로 원격으로 액세스된다; 예컨대, 일반적으로 사용자 입력 디바이스들 및/또는 사용자 출력 디바이스들을 포함하지 않는다. 또한, 데이터베이스(24)는 독립형 별개의 컴퓨팅 디바이스일 수 있고/있거나 클라우드 컴퓨팅 디바이스일 수 있다.

네트워크(26)는 공중 네트워크 및/또는 사설 네트워크일 수 있는 하나 이상의 로컬 영역 네트워크(LAN) 및/또는 하나 이상의 광역 네트워크(WAN)를 포함한다. LAN은 무선-LAN(예를 들어, Wi-Fi 액세스 포인트, 블루투스, 지그비 등) 및/또는 유선 네트워크(예를 들어, 파이어와이어(Firewire), 이더넷 등)일 수 있다. WAN은 유선 및/또는 무선 WAN일 수 있다. 예를 들어, LAN은 개인 홈 또는 기업의 무선 네트워크일 수 있고, WAN은 인터넷, 셀룰러 전화 인프라스트럭처 및/또는 위성 통신 인프라스트럭처이다.

동작의 예에서, 컴퓨팅 디바이스(12)는 복수의 센서들(30)과 통신하는 ADC들(28)과 통신한다. 일부 예들에서, 센서들(30) 및/또는 ADC들(28)은 컴퓨팅 디바이스(12) 내에 그리고/또는 그 외부에 있다. 예를 들어, 센서들(30)은 컴퓨팅 디바이스(12)의 외부에 있을 수 있고 ADC들(28)은 컴퓨팅 디바이스(12) 내에 있다. 다른 예로서, 센서들(30) 및 ADC들(28) 둘 모두는 컴퓨팅 디바이스(12)의 외부에 있다. 일부 예들에서, ADC들(28)이 컴퓨팅 디바이스의 외부에 있을 때, 그것들은 유선 및/또는 무선 통신 링크들을 통해 컴퓨팅 디바이스(12)에 결합된다.

컴퓨팅 디바이스(12)는 ; (a) 그것들을 턴 온 시키고, (b) 센서들(30), 부하들(32), 하나 이상의 아날로그 신호들(31) 등으로부터 개별적으로 및/또는 집합적으로 데이터를 획득하며, (c) 센서들(30), 부하들(32), 하나 이상의 아날로그 신호들(31) 등과 연관된 아날로그 신호들을 처리하는 방법 및 디지털 신호들 및/또는 정보를 컴퓨팅 디바이스(12)에 제공하는 방법에 대해 ADC(28)에 지시하고, 및/또는 (d) 다른 명령들 및/또는 명령어(instruction)들을 제공하기 위해 ADC들(28)과 통신한다.

동작 및 구현의 예에서, 컴퓨팅 디바이스(12)는 센서(30)에 결합되는 ADC(28)에 결합된다. 센서(30) 및/또는 ADC(28)는 컴퓨팅 디바이스(12)의 내부 및/또는 외부에 있을 수 있다. 이 예에서, 센서(30)는 컴퓨팅 디바이스(12)에 특정한 상태를 감지하고 있다. 예를 들어, 센서(30)는 온도 센서, 주변 광 센서, 주변 잡음 센서 등일 수 있다. 전술한 바와 같이, 컴퓨팅 디바이스(12)에 의해 지시될 때(규칙적인 간격으로 또는 연속 감지를 위한 디폴트 설정일 수 있다), ADC(28)는 센서(30)와 연관된 디지털 신호 및/또는 정보를 생성하고 해당 디지털 신호 및/또는 정보를 컴퓨팅 디바이스(12)에 제공하도록 구성된다.

도 2는 컴퓨팅 디바이스(12)(예를 들어, 도 1의 컴퓨팅 디바이스들(12) 중 임의의 컴퓨팅 디바이스)의 실시예의 개략적인 블록도이다. 컴퓨팅 디바이스(12)는 코어 제어 모듈(40), 하나 이상의 처리 모듈들(42), 하나 이상의 메인 메모리들(44), 캐시 메모리(46), 입력-출력(I/O) 주변 제어 모듈(52), 하나 이상의 I/O 인터페이스들(54), 하나 이상의 I/O 인터페이스들(54) 및 하나 이상의 부하들(32)에 결합된 하나 이상의 ADC들(28), 옵션으로 하나 이상의 디지털-아날로그 컨버터(DAC들) (29) 하나 이상의 I/O 인터페이스들(54), 하나 이상의 입력 인터페이스 모듈들(56), 하나 이상의 출력 인터페이스 모듈들(58), 하나 이상의 네트워크 인터페이스 모듈들(60), 및 하나 이상의 메모리 인터페이스 모듈들(62)을 포함한다. 일부 예들에서는, 컴퓨팅 디바이스(12)는 컴포넌트 처리 모듈(48)을 또한 포함한다. 동작 및 구현의 예에서, 이러한 컴포넌트 처리 모듈 (48)은 비디오 그래픽들, 디스플레이, 터치 스크린, 카메라, 오디오 출력, 오디오 입력, 및/또는 임의의 다른 하나 이상의 컴퓨팅 디바이스 컴포넌트들 등 중 임의의 하나 이상을 포함할 수 있는 비디오 그래픽들과 연관된 동작들을 가능하게 하도록 구현된다.

처리 모듈(42)은 본 발명의 섹션의 상세한 설명의 끝에서 더 상세히 설명되며, 대안 실시예에서, 메인 메모리(44)에 대한 방향성 연결을 갖는다. 대안 실시예에서, 코어 제어 모듈(40) 및 I/O 및/또는 주변 제어 모듈(52)은 칩셋, QPI(quick path interconnect), 및/또는 UPI(ultra-path interconnect)와 같은 하나의 모듈이다.

각각의 메인 메모리(44)는 하나 이상의 RAM(Random Access Memory) 집적 회로 또는 칩을 포함한다. 예를 들어, 메인 메모리(44)는 각각 2,400 MHz의 레이트(rate)로 동작하는 4세대 DDR4(4세대 더블 데이터 레이트) RAM 칩들을 포함한다. 일반적으로, 메인 메모리(44)는 처리 모듈(42)에 가장 관련된 데이터 및 동작 명령어들을 저장한다. 예를 들어, 코어 제어 모듈(40)은 메인 메모리(44) 및 메모리(64 - 66)로부터의 데이터 및/또는 동작 명령어들의 전송을 조정한다. 메모리(64 - 66)로부터 검색되는 데이터 및/또는 동작 명령어들은 처리 모듈에 의해 요청되거나 처리 모듈에 의해 가장 필요할 것이다. 처리 모듈이 메인 메모리 내의 데이터 및/또는 동작 명령어들로 수행될 때, 코어 제어 모듈(40)은 저장을 위해 업데이트된 데이터를 메모리(64 - 66)에 발송하는 것을 조정한다.

메모리(64 - 66)는 하나 이상의 하드 드라이브, 하나 이상의 솔리드 스테이트 메모리 칩, 및/또는 캐시 메모리 및 메인 메모리 디바이스와 비교하여 저장된 데이터 양 당 비용에 대해 상대적으로 저렴한 하나 이상의 다른 대용량 저장 디바이스를 포함한다. 메모리(64-66)는 I/O 및/또는 주변 제어 모듈(52)을 통해 그리고 하나 이상의 메모리 인터페이스 모듈들(62)을 통해 코어 제어 모듈(40)에 결합된다. 일 실시예에서, I/O 및/또는 주변 제어 모듈(52)은 주변 컴포넌트들이 코어 제어 모듈(40)에 연결되는 하나 이상의 주변 컴포넌트 인터페이스(PCI) 버스들을 포함한다. 메모리 인터페이스 모듈(62)은 메모리 디바이스를 I/O 및/또는 주변 제어 모듈(52)에 결합하기 위한 소프트웨어 드라이버 및 하드웨어 커넥터를 포함한다. 예를 들어, 메모리 인터페이스(62)는 SATA(Serial Advanced Technology Attachment) 포트에 따른다.

코어 제어 모듈(40)은 I/O 및/또는 주변 제어 모듈(52), 네트워크 인터페이스 모듈(들)(60), 및 네트워크 카드(68 또는 70)를 통해 처리 모듈(들)(42)과 네트워크(들)(26) 사이의 데이터 통신을 조정한다. 네트워크 카드(68 또는 70)는 무선 통신 유닛 또는 유선 통신 유닛을 포함한다. 무선 통신 유닛은 무선랜(Wireless Local Area Network, WLAN) 통신 디바이스, 셀룰러 통신 디바이스, 블루투스 장치 및/또는 지그비(ZigBee) 통신 디바이스를 포함한다. 유선 통신 디바이스는 기가비트 LAN 연결, 파이어와이어 연결 및/또는 전용 컴퓨터 유선 연결을 포함한다. 네트워크 인터페이스 모듈(60)은 네트워크 카드를 I/O 및/또는 주변 제어 모듈(52)에 결합하기 위한 소프트웨어 드라이버 및 하드웨어 커넥터를 포함한다. 예를 들어, 네트워크 인터페이스 모듈(60)은 IEEE 802.11, 셀룰러 전화 프로토콜, 10/100/1000 기가비트 LAN 프로토콜 등의 하나 이상의 버전에 따른다.

코어 제어 모듈(40)은 입력 인터페이스 모듈(들)(56) 및 I/O 및/또는 주변 제어 모듈(52)을 통해 처리 모듈(들)(42)과 입력 디바이스(들)(72) 사이의 데이터 통신들을 조정한다. 입력 디바이스(72)는 키패드, 키보드, 제어 스위치들, 터치패드, 마이크로폰, 카메라 등을 포함한다. 입력 인터페이스 모듈(56)은 입력 디바이스를 I/O 및/또는 주변 제어 모듈(52)에 결합하기 위한 소프트웨어 드라이버 및 하드웨어 커넥터를 포함한다. 일 실시예에서, 입력 인터페이스 모듈(56)은 하나 이상의 USB(Universal Serial Bus) 프로토콜에 따른다.

코어 제어 모듈(40)은 출력 인터페이스 모듈(들)(58) 및 I/O 및/또는 주변 제어 모듈(52)을 통해 처리 모듈(들)(42)과 출력 디바이스(들)(74) 사이의 데이터 통신들을 조정한다. 출력 디바이스(74)는 스피커 등을 포함한다. 출력 인터페이스 모듈(58)은 I/O 및/또는 주변 제어 모듈(52)에 출력 디바이스를 결합하기 위한 소프트웨어 드라이버 및 하드웨어 커넥터를 포함한다. 일 실시예에서, 출력 인터페이스 모듈(56)은 하나 이상의 오디오 코덱 프로토콜에 따른다.

본 개시는 종래 기술의 ADC들에 비해 훨씬 개선된 성능을 제공하는 신규한 아날로그-디지털 컨버터(ADC) 디자인들, 아키텍처들, 회로들 등을 제시한다. 신호들의 아날로그-디지털 변환을 수행하는 데 사용될 수 있는 본 발명의 다양한 양태들, 실시예들 및/또는 예들(및/또는 그 등가물들)은 매우 높은 분해능 디지털 포맷 데이터를 제공한다. 이러한 아날로그-디지털 변환의 특정 예들은 센서, 부하 등과 연관된 아날로그 전류 신호 또는 아날로그 신호의 임의의 소스를 감지하는 것에 기초하여 수행된다. 본 명세서에 제공된 많은 예들에서, 부하(32)는 감지되고 디지털 신호로 변환되는 연관된 아날로그 신호를 갖는 엘리먼트로서 채용된다. 일반적으로 말하면, 이러한 부하(32)는 산업, 의료, 통신 시스템, 컴퓨팅 디바이스 등을 포함하는 임의의 유형의 애플리케이션 상황 내에서 센서, 컴퓨팅 디바이스, 회로 등을 포함하는 감지 및 디지털 신호로 변환될 수 있는 연관된 아날로그 신호를 갖는 다양한 유형의 소스, 디바이스, 시스템 등 중 임의의 것일 수 있다.

또한, 신호들의 아날로그-디지털 변환을 수행하기 위해 사용될 수 있는 본 발명의 다양한 양태들, 실시예들 및/또는 예들(및/또는 그것들의 등가물들)은 드라이브(drive) 및 감지 능력들 둘 모두를 제공하는 것에 따라 구현될 수 있어서 부하(32)와 연관된 아날로그 신호의 감지를 용이하게 하기 위해 신호가 ADC(28)로부터 부하(32)로 드라이브되도록 한다. 일부 예에서, 신호는 부하(32)를 활성화(energize)하고, 그것의 유효 동작을 가능하게 하기 위해 ADC(28)로부터 드라이브된다. 부하(32)가 센서(30)인 예를 고려한다. 이러한 예에서, ADC(28)로부터 제공된 신호는 센서(30)에 전력을 제공하고 또한 동시에 단일 라인을 통해 센서(30)와 연관된 아날로그 신호를 감지하도록 동작한다. 대안으로, 특정 실시예들은 부하(32)가 대안 소스로부터 전력 또는 에너지가 제공되도록 동작할 수 있다는 것에 유의한다. 이러한 경우에, ADC(28)는 부하(32)에 전력 또는 에너지를 제공하도록 특별히 구현될 필요는 없지만, 단지 센서(30)와 관련된 아날로그 신호를 감지하기 위해 구현될 필요가 있다. 일부 예에서, 감지 신호의 임의의 변화의 검출이 부하(32)와 관련된 아날로그 신호의 하나 이상의 특성을 결정하기 위해 사용되고 해석되도록 감지 신호가 ADC(28)로부터 부하(32)로 제공된다. 특정 예에서, ADC(28)로부터 부하(32)로 감지 신호를 제공하는 것 및 부하(32)와 관련된 아날로그 신호의 감지는 ADC(28)를 부하(32)에 결합하거나 연결하는 단일 라인을 통해 동시에 수행된다.

도 3은 본 발명에 따라 수행될 수 있는 아날로그-디지털 변환의 다양한 실시예들(301, 302, 303 및 304)을 도시하는 개략적인 블록도이다. 도면의 좌상 부분에는, 참조 번호 301에 대하여, 아날로그 AC 신호가 도시된다. 아날로그 AC 신호는 DC 오프셋을 가질 수도 있고 가지지 않을 수도 있다는 것에 유의한다. DC 오프셋이 X 볼트인 예를 고려하고, 정현파 아날로그 AC 신호가 발진하고 아날로그 AC 신호의 특정 주파수에 기초하여 시간의 함수로서 최대 +Y 볼트에서 최소 -Y 볼트까지 변하는 예를 고려한다. 아날로그 AC 신호의 이 예는 완전하지 않으며, 일반적으로 말하면, 이러한 아날로그 AC 신호는 임의의 다양한 형상, 주파수, 특성 등을 가질 수 있다는 것에 유의한다. 이러한 아날로그 신호의 예는 정현파 신호, 구형파 신호, 삼각파 신호, 다중 레벨 신호(예를 들어, DC 성분에 대해 시간에 따라 변화하는 크기를 가짐) 및/또는 다각형 신호(예를 들어, DC 성분에 대해 대칭적 또는 비대칭적 다각형 형상을 가짐) 중 임의의 하나 이상을 포함할 수 있다.

그러한 아날로그 신호는 대안으로 AC 성분이 없는 DC 성분만을 가질 수 있다는 것에 유의한다. ADC의 각각의 구현예들 중 임의의 것, 또는 이들의 등가물들은 또한 DC 성분만을 갖는 아날로그 신호를 검출하도록 동작한다는 것에 유의한다. DC 성분만을 갖는 완전 비가변 아날로그 신호는, 아날로그-디지털 변환을 거친 후, 시간의 함수로서 일정한 디지털 값을 갖는 디지털 신호를 생성할 것이다. 즉, DC 신호에 기초하여 생성된 이산 시간(discrete-time) 신호이다.

도면의 우측 상단 부분에서, 참조 번호(302)에 관하여, 참조 번호(301)에 관하여 도시된 아날로그 AC 신호는 디지털 신호의 생성에 따라 아날로그-디지털 변환을 겪는 것으로 도시된다. 일반적으로 말하면, 이러한 디지털 신호의 분해능 및 세분화도(granularity)는 임의의 수의 원하는 레벨들에 걸친 범위에 기초하여 아날로그-디지털 변환을 수행하고 임의의 수의 원하는 비트들 N, 여기서 N은 양의 정수,을 갖는 디지털 신호를 생성하는 것을 포함하는 임의의 원하는 포맷일 수 있다. 이 특정 예는 디지털 신호가 3 비트들을 포함하도록 8 레벨들을 갖는 범위에 따라 추가 신호의 생성을 도시한다. 예를 들어, DC 오프셋이 없고 +Y/-Y 볼트에 이르는 범위 사이에서 변하는 아날로그 AC 신호를 고려하면, 해당 범위는 8 개의 각각의 서브 범위로 분할되고, 아날로그 AC 신호의 값이 시간의 함수로서 하나의 서브 범위로부터 다른 서브 범위로 교차할 때, 디지털 신호의 값은 시간의 함수로서 대응하여 변화한다. 참조 번호(302)와 관련하여, 참조 번호(301)와 관련하여 도시된 아날로그 AC 신호의 디지털 표현이 시간의 함수로서 도시된다.

도면의 좌측 하단 부분에서, 참조 번호 (303)에 대하여, 3 비트 ADC의 전달 함수가 Z 볼트 기준에 대하여 도시된다. 아날로그 AC 신호의 크기가 시간의 함수로 변함에 따라, 아날로그 AC 신호의 크기가 0에서 Z 볼트 기준까지의 범위 내에 있는 것에 기초하여 대응하는 디지털 값이 생성된다. 참조 번호(303)와 관련하여 도시된 이 특정 예는 0과 Z 볼트 기준 사이에서 변하는 것으로 도시되어 있음에 유의한다.

다른 예에서, 이러한 전달 함수는, 수평 축을 따라, 0이 -Y 볼트에 대응하고, Z가 Y의 크기의 2배이도록(예를 들어, Z = 2xMAG[Y]), 베이스라인(baseline)으로서 -Y 볼트를 사용하는 것에 기초하여 구현될 수 있다. 예를 들어, 참조 번호(301)에 대해 도시된 아날로그 AC 신호가 DC 오프셋이 없고 +Y/-Y 볼트에 이르는 범위 사이에서 변하는 아날로그 AC 신호라고 간주하면, Z 볼트 기준은 Y(또는 대안으로 특정 또는 예상된 범위 밖에 있는 아날로그 AC 신호의 검출을 가능하게 하기 위해 Y보다 큰 일부 값)에 대응할 수 있고, 그런 다음, 참조 번호(302)에 대해 도시된 바와 같이 8 레벨, 3 비트 디지털 신호가 생성될 수 있다.

도면의 우측 하단에서, 참조 번호(304)와 관련하여, ADC(28)는 부하(32)에 결합되거나 연결되는 것으로 도시되어 있다. ADC(28)는 부하(32)와 연관된 아날로그 신호를 감지하고, 이에 기초하여 디지털 신호를 생성하도록 구성된다. ADC(28)가 드라이브 및 감지 능력들 둘 모두를 가능하게 하도록 구현될 수 있어서 ADC(28)가 아날로그 전류 및/또는 전압 신호를 부하(32)로 드라이브하면서 동반하여(concurrently) 또는 동시에 부하(32)와 연관된 아날로그 신호를 감지하도록 구성된다 것에 유의해야 한다. 대안 예들에서, ADC(28)는 또한 부하(32)가 배터리, 외부 전원 등과 같은 다른 소스로부터 전력 공급될 때 부하(32)와 연관된 아날로그 신호의 동시 드라이빙 및 감지를 수행하도록 동작한다.

ADC(28)는 단지 감지를 수행하거나 또는 대안으로, 드라이브 및 감지 둘 모두를 수행하기 위한 능력 및 기능을 포함한다는 것에 유의한다. 일부 예들에서, ADC(28)는 부하(32)와 연관된 아날로그 신호(예를 들어, AC 및/또는 DC 성분들을 가짐)의 감지만을 수행하도록 구성된다. 다른 예에서, ADC(28)는 부하(32)에 아날로그 전류 및/또는 전압 신호를 드라이빙하면서 동반하여 및/또는 동시에 부하(32)와 연관된 아날로그 신호(예를 들어, AC 및/또는 DC 성분들을 가짐)를 감지하도록 구성된다. 예를 들어, ADC(28)는 부하(32)에 전력을 제공하거나 또는 활성화하고 또한 동반하여 및/또는 동시에 부하(32)와 연관된 아날로그 신호(예를 들어, AC 및/또는 DC 성분들을 가짐)를 감지하도록 구성된다. 또한, 특정 대안 예들에서, ADC(28)는 또한 부하(32)가 배터리, 외부 전원 등과 같은 다른 소스로부터 활성화될 때 부하(32)와 관련된 아날로그 신호의 동시 드라이빙 및 감지를 수행하도록 동작한다.

본 발명의 다양한 양태들, 실시예들 및/또는 예들(및/또는 이들의 등가물들)은 아날로그 전류 신호를 감지하도록 동작하는 ADC를 포함한다. ADC는 감지된 아날로그 전류 신호를 원하는 분해능(예를 들어, 특정 샘플링 레이트, 분해능 또는 비트 수 등)의 매우 높은 분해능 디지털 포맷으로 변환하도록 구현된다.

도 4는 본 발명에 따른 아날로그 디지털 컨버터(ADC)의 실시예(400)의 개략적인 블록도이다. 이 도면에서, ADC는 부하(32)가 단일 라인이도록 결합되도록 연결되어, ADC는 단일 라인을 통해 부하 신호(412)를 제공하고 동시에 단일 라인을 통해 해당 부하 신호에 대한 임의의 영향(414)을 검출하도록 구성된다. 특정 예들에서, ADC는 단일 라인 드라이브 및 해당 단일 라인 상의 임의의 영향(414)을 포함하는 해당 부하 신호(412)의 감지를 수행하도록 구성된다.

이하의 도면들 중 어떤 것은 하나 이상의 처리 모듈들(24)을 도시한다는 것에 유의한다. 특정 경우들에서, 하나 이상의 처리 모듈들(24)은 ADC들 중 하나 이상을 포함하는 하나 이상의 다른 디바이스들, ADC 내에 구현된 하나 이상의 컴포넌트들(예를 들어, 저대역 통과 필터들, 대역 통과 필터들, 데시메이션 필터들 등을 포함하는 다양한 유형들의 필터들, 이득 또는 증폭 엘리먼트들, 디지털 회로들, 다양한 유형들의 디지털-아날로그 컨버터들(DAC들)은 N-비트 DAC들을 포함하고, 다양한 유형들의 아날로그-디지털 컨버터들(ADC들)은 M-비트 ADC들을 포함하고)와 통신하고 상호작용하도록 구성된다. 하나 이상의 처리 모듈들(24)의 임의의 그러한 구현은 집적 메모리를 포함하고 그리고/또는 다른 메모리에 결합될 수 있다는 것에 유의한다. 메모리 중 적어도 일부는 하나 이상의 처리 모듈들(24)에 의해 실행될 동작 명령어들을 저장한다. 또한, 하나 이상의 처리 모듈들(24)은 하나 이상의 통신 링크들, 네트워크들, 통신 경로들, 채널들 등을 통해(예를 들어, 디바이스의 하나 이상의 통신 인터페이스들을 통해, 예컨대, 하나 이상의 처리 모듈들(24)에 통합될 수 있거나 별개의 컴포넌트, 회로부 등으로서 구현될 수 있다) 하나 이상의 다른 디바이스들, 컴포넌트들, 엘리먼트들 등과 인터페이스할 수 있다는 것에 유의한다.

또한, 다음의 도면들 중 일부 내에서, 아날로그 도메인과 디지털 도메인 사이에 도시된 경계가 존재한다(예를 들어, 연속 시간 시그널링에 기초하여 아날로그 도메인에서 동작하는 도면의 부분, 및 이산 시간 시그널링에 기초하여 디지털 도메인에서 동작하는 디지털 도메인에서 동작하는 도면의 부분을 도시한다). 또한, 다음의 도면들 중 일부 내에서, 부하 도메인과 ADC 도메인 사이에 도시된 경계가 존재한다(예를 들어, 부하 및/또는 감지되는 아날로그 신호와 부하와 연관될 수 있는 아날로그 신호를 감지하는 ADC 사이의 연결 또는 결합을 도시한다). 특정 예들에서, ADC는 단일 라인을 통해 부하에 연결되거나 부하에 결합된다.

또한, 이러한 ADC는 부하에 연결되거나 결합된 단일 라인을 통해 신호의 드라이빙 및 감지를 동시에 수행하도록 구현될 수 있다. 예를 들어, 이러한 ADC는 부하(32)의 아날로그 신호(예를 들어, 전류 및/또는 전압)를 드라이브하도록 동작가능하다. 아날로그 전류 신호를 감지하는 것에 따라 동작하는 구현에 대해, 이러한 ADC는 매우 낮은 전류(예를 들어, 1 pico-amp 범위 미만, 10s의 pico-amp 범위 이내, 1 nano-amp 범위 미만, 10s의 nano-amp 범위 이내, 1 micro-amp 범위 미만, 10s의 micro-amp 범위 이내 등) 및 또한 최대 상대적으로 훨씬 더 큰 전류(예를 들어, 10s의 milli-amp 범위, 100s milli-amp 범위, 또는 훨씬 더 큰 값의 amp 범위)를 포함하는 매우 넓은 범위 내의 전류 신호를 감지하도록 동작한다. 일부 예들에서, 예컨대 광검출 또는 포토다이오드 컴포넌트로부터 제공되는 전류들 검출에 관하여, 이러한 ADC는 1 pico-amp 범위 미만의 전류 신호들, 100s의 micro-amp 범위 내의 전류들 등을 감지하도록 동작한다.

또한, 일부 예들에서, 적절하게 프로비저닝된 컴포넌트들(예를 들어, 더 높은 전류, 더 높은 전력 등)을 사용할 때, 훨씬 더 높은 전류들이 또한 본원에 설명된 ADC에 따라 아키텍처들 및 토폴로지들을 사용하여 감지될 수 있다. 예를 들어, 본 명세서에서 설명된, 아키텍처 및 토폴로지에 기초하여 구현되는 이러한 ADC는, 적절히 프로비저닝된 컴포넌트들을 사용하여, 훨씬 더 큰 전류들(예를 들어, 1s의 amps, 10s의 amps 또는 훨씬 더 큰 값의 amps 범위 등) 감지하도록 동작한다.

게다가, 그러한 ADC는 극히 낮은 전력 소비(예를 들어, 2 μW 미만)를 제공하도록 구현될 수 있다. 이러한 ADC는 원격 센서, 배터리 작동 애플리케이션 등과 같은 저전력 애플리케이션에 특히 매우 적합할 수 있다. 이러한 ADC의 아키텍처 및 디자인은 매우 적은 개수의 아날로그 컴포넌트를 필요로 한다. 이는 소비되는 매우 적은 연속 정적 전류를 포함하는 종래 기술의 ADC에 비해 다수의 이점을 제공하고 성능을 개선시킨다. 특정 예들에서, 이러한 ADC는 종래 기술의 ADC 기술들에 비해 10x 더 낮은 전력 소비를 제공한다. 이러한 극도로 낮은 전력 소비 구현들은 특히 환자의 생체 신호(vital sign)의 감지를 포함하는 생체 의료 애플리케이션들, 낮은 전류 센서들, 원격 센서들 등과 같은 특정 애플리케이션들에 매우 적합할 수 있다.

또한, 본 명세서에 설명된 이러한 ADC는 종래 기술의 ADC들(예를 들어, SAR(successive approximation resolution) ADC들, D-시그마 변조기 ADC들, 파이프 라인 ADC들 등과 같은 종래 기술의 ADC들을 포함함)에 비해 전력 소비의 감소의 상당한 개선을 제공하지만, 이러한 ADC는 본 명세서에서 다양한 애플리케이션들 중 임의의 애플리케이션에서 범용 ADC로서 구현될 수 있다는 것에 유의한다. 더욱이, 이러한 ADC를 사용하여 감지될 수 있는 아날로그 신호들의 대역폭은 DC로부터 최대 10 MHz 초과의 범위에 이르기까지, 극히 광범위하다. 특정 예들에서, 본 명세서에 설명된 그러한 ADC는 매우 낮은 주파수 측정치들 예컨대, DC로부터 최대 1 kHz까지를 위해 구현된다.

또한, 본 명세서에 설명된 ADC는 샘플링될 특정 대역폭에 기초하여 생성될 원하는 디지털 신호 분해능에 대해 특히 디자인 및 조정될 수 있다는 것에 유의한다. 일반적으로, 특별히 디자인된 ADC 내에서 대역폭과 전력 소비 사이에 트레이드-오프가 있을 수 있다. 매우 높은 분해능 디지털 신호가 비교적 낮은 샘플링 대역폭에 대해 요구되는 예와, 비교적 낮은 분해능 디지털 신호가 비교적 높은 샘플링 대역폭에 대해 요구되는 다른 예를 고려한다. 예를 들어, 100 kHz 미만의 샘플링 대역폭에 대해 16-비트 분해능을 가진 디지털 신호를 제공하기 위해 특별히 디자인된 ADC를 고려하면, 그러한 ADC는 1 μW 미만의 에너지를 소비하도록 구현될 수 있다.

이러한 ADC는 특정 애플리케이션에 대한 기준을 충족하도록 적절하게 디자인될 수 있다. 24-비트 디지털 신호가 DC에서 최대 100 kHz까지의 비교적 낮은 샘플링 대역폭에 대해 요구되는 예를 고려한다. 12 비트 디지털 신호가 DC에서 최대 1 MHz까지의 비교적 더 높은 샘플링 대역폭에 대해 요구되는 다른 예를 고려한다. 이들 두 예들을 비교할 때, 샘플링 대역폭이 점점 더 높게 확장됨에 따라, ADC는 더 많은 전류를 소비할 것이고, 그에 의해 점점 더 전력 소모적일 것이다. 현재 특정 애플리케이션에 따라, 상대적으로 낮은 샘플링 대역폭이 현재 특정 애플리케이션에 대해 허용될 수 있고, 매우 현저한 전력 소비 절감이 달성될 수 있다. 일반적으로 말하면, 디자인 구현에서의 트레이드 오프는 더 높은 분해능/더 낮은 샘플링 대역폭/더 낮은 전력 소비 대 더 높은 분해능/더 높은 샘플링 대역폭/더 높은 전력 소비로 간주될 수 있다.

또한, 본 명세서에 포함된 ADC의 많은 예들은 전압 신호와 반대로 전류 신호를 감지하는 것에 기초하여 동작한다는 것에 유의한다. 또한, ADC가 전압 신호를 감지하기 위해 어플리케이션에서 구현될 때, 전압을 전류로 또는 그 반대로 변환하도록 동작하는 트랜스-임피던스 증폭기(trans-impedance amplifier)와 같은 적절하게 구현된 전압-전류 변환 소자는 임의의 특정 원하는 어플리케이션에서 전압 신호로부터 전류 신호를 생성하도록 구현될 수 있다.

다양한 도면들 중 임의의 것에서, 이러한 부하(32)는 전극, 센서, 트랜스듀서 등을 포함하는 다양한 유형들 중 임의의 유형일 수 있다. 일반적으로 말하면, 이러한 부하(32)는 다양한 유형들의 컴포넌트들 중 임의의 유형일 수 있다는 것에 유의한다. 이러한 컴포넌트들의 예들은 산업, 의료, 통신 시스템, 컴퓨팅 디바이스 등을 포함하는 임의의 유형의 애플리케이션 상황 내에서 센서, 컴퓨팅 디바이스, 회로 등을 포함하는 디지털 신호로 감지 및 변환될 수 있는 연관된 아날로그 신호를 갖는 소스들, 디바이스들, 시스템들 등 중 임의의 하나 이상을 포함할 수 있다.

또한, 본 명세서의 임의의 도면 내에 도시된 이러한 부하(32)는 ADC로부터 제공된 신호에 기초하여 활성화되거나 전력 공급되거나 또는 대안으로 배터리, 외부 전원 등과 같은 다른 소스에 의해 전력 공급될 수 있다는 것에 유의한다. 예를 들어, 도면의 하부 좌측 부분을 고려하면, 부하(32)가 단일 라인을 통해 ADC에 연결되도록, 부하 도메인과 ADC 도메인 사이의 경계가 필요하다. 특정 예들에서, ADC는 단일-라인 감지 기능을 가능하게 하도록 구현되어 부하 신호(412-1)가 감지 만을 위해 부하(32)에 제공되고, 그 부하 신호에 대한 임의의 영향(414)이 ADC에 의해 감지 및 검출되도록 한다. 이러한 예에서, 전력은 외부 소스로부터 부하(32)에 제공된다.

다시 도면의 상부 부분을 참조하면, ADC는 단일 라인을 통해 부하(32)에 결합되도록 연결되어, ADC는 단일 라인을 통해 부하 신호(412)를 제공하고 동시에 단일 라인을 통해 부하 신호에 대한 임의의 영향(414)을 검출하도록 구성된다. 예를 들어, 부하 신호(412)는 아날로그 전류 신호이다. 아날로그 커패시터(C)는 부하 신호(412)에 따라 충전되도록 구현된다. 이러한 아날로그 커패시터는 대안으로 부하(32) 자체로부터의 부하 커패시턴스일 수 있어서, 부하(32) 자체가 충분한 부하 커패시턴스를 제공할 때 별도의 아날로그 커패시터(C)가 필요하지 않다는 것에 유의한다.

동작 및 구현의 예에서, 부하 전압(Vload)은 커패시터를 충전하는 해당 부하 신호에 대한 임의의 영향(414)에 기초하여 생성된다. 이러한 부하 전압(Vload)은 기준 신호(Vref)(예를 들어, 전압 기준 신호)를 또한 수신하는 비교기의 입력들 중 하나에 대한 입력 전압(Vin)으로서 기능한다. 기준 신호(Vref)는 처리 모듈(24) 등으로부터 제공되는 외부 소스로부터 내부적으로 생성되고, 제공될 수 있다. 비교기는 입력 전압(Vin)을 기준 신호(Vref)와 비교하고, 디지털 회로(410)에 의해 처리되는 기준 신호(Vref)에 대한 입력 전압(Vin)의 임의의 차이에 기초하는 신호를 출력하여 디지털 회로(410)가 클록되는 클록 레이트(CLK)에서 0s 및/또는 1s의 디지털 스트림인 것으로 보여질 수 있는 디지털 출력(Do) (1) 신호를 생성한다.

예를 들어, 입력 전압(Vin)이 기준 신호(Vref)보다 크다는 것을 고려하면, 비교기 출력 신호는 (예를 들어, 예컨대, ADC의 포지티브 레일 또는 전원 전압) 포지티브(positive)일 것이다. 대안으로, 입력 전압(Vin)이 기준 신호(Vref)보다 작거나 같으면, 비교기 출력 신호는 네거티브(negative)일 것이다(예를 들어, 예컨대, ADC의 네거티브 레일 또는 전원 전압).

다른 예에서, 입력 전압(Vin)이 기준 신호(Vref)보다 크다는 것을 고려하면, 비교기 출력 신호는 (예를 들어, 예컨대, ADC의 포지티브 또는 네거티브 레일 또는 전원 전압) 포지티브 또는 네거티브일 것이다. 대안으로, 입력 전압(Vin)이 기준 신호(Vref)보다 작거나 같으면, 비교기 출력 신호는 0일 것이다(예를 들어, 예컨대, 접지 전압 전위).

일반적으로 말하면, 비교기와 디지털 회로(410)의 조합된 동작은 입력 전압(Vin)과 기준 신호(Vref)사이의 차이(예를 들어, Ve = Vref - Vin) (예를 들어, 및 에러 전압(Ve))인 신호의 아날로그-디지털 변환을 수행하여, M-비트들로서 보여질 수 있는 특별히 원하는 분해능의 디지털 신호를 생성하는 것으로 이해될 수 있고, 여기서 M은 1 이상의 양의 정수이다.

처리 모듈(24)은 디지털 출력(Do)(2)을 생성하기 위해 Do 1를 처리하도록 동작한다. 처리 모듈(24)은 Do 2를 생성하기 위해 Do 1에 대해 임의의 원하는 디지털 신호 처리를 수행하기 위해 다양한 예들 중 임의의 예들로 구현될 수 있다는 것에 유의한다. 이러한 디지털 신호 처리의 예들은 출력 분해능을 증가시키는 것(예를 들어, M-비트들의 분해능을 갖는 Do 1 및 N-비트들의 분해능을 갖는 Do 2를 고려하고, 여기서, N 및 M은 둘 모두 양의 정수들이고, M은 1 이상의 양의 정수들이고, N은 M보다 크다), Do 2를 생성하기 위해 Do 1에 대해 필터링을 수행하는 것(예를 들어, 예컨대, 저역 통과 필터링을 위한 특정 주파수 컷 오프 또는 대역 통과 필터링을 위한 특정 주파수 범위와 같은 특정 파라미터들에 기초하여 저역 통과 필터링 또는 대역 통과 필터링)일 수 있다.

처리 모듈(24)은 Do 2를 N-비트 디지털-아날로그 컨버터(DAC)(420)에 제공한다. 일부 예들에서, N-비트 DAC(420)는 N < 8 비트의 분해능을 갖는다. 이 N-비트 DAC(420)는, 처리 모듈(24)로부터 제공된 Do 2에 기초하여, 입력 전압 (Vin)을 기준 신호 (Vref)와 비교하고, 디지털 회로(410)와 함께 Do 1을 생성하는 비교기의 동작으로 인해 부하 신호(412)를 따르거나 추적하는 부하(32)에 전류를 강제(force)하고 출력한다.

특정 관점에서, Do 1 및 Do 2를 고려하면, Do 1은 양자화 잡음을 포함하는 필터링되지 않은 부하 전류 신호에 대응하는 디지털 신호로 생각할 수 있고, Do 2는 필터링된 부하 전류 신호에 대응하는 다른 디지털 신호로 생각할 수 있다.

이 도면에서 비교기의 포지티브 입력은 기준 신호 Vref에 의해 드라이브된다. 부하 전압(Vload)은 입력 전압(Vin)과 기준 신호(Vref) 사이의 차이 또는 에러에 대응하는 비교기 출력 신호에 기초하여 기준 신호(Vref)를 따를 것이다. 많은 예들에서, 입력 전압(Vin)과 기준 신호(Vref) 사이의 차이는 비교기 및 디지털 회로(410)의 델타-시그마 변조 동작에 기초하여 매우 작다(예를 들어, 0에 근접하고, 0에 매우 근접하거나, 또는 실제로 0에 근접함). 예를 들어, 입력 전압(Vin)과 기준 신호(Vref) 사이에 임의의 차이가 있을 때, ADC는 입력 전압(Vin)과 기준 신호(Vref) 사이의 차이 또는 에러가 0으로 강제되도록 부하의 전류와 매칭하기 위해 N-비트 DAC(420)로부터의 출력 전류를 적응/수정한다.

비교기 및 디지털 회로(410)는 ADC의 동일한 전체 기능을 여전히 제공하면서 하나 이상의 다른 컴포넌트들 및 다른 예들을 사용하여 구현될 수 있다는 것에 유의한다. 다음의 도면은 비교기 및 디지털 회로(410)가 구현될 수 있는 방법의 일부 대안 가능한 예를 도시한다.

ADC의 이러한 구현은 매우 적은 수의 아날로그 컴포넌트들을 포함한다는 것에 유의한다. 예를 들어, 부하(32)가 본질적으로 부하 전압(Vload)을 생성하기 위해 충분한 부하 커패시턴스를 포함한다고 가정하면, 어떠한 커패시터도 요구되지 않는 경우가 있을 수 있다. 특정 구현예들에서, 비교기는 부하 전압(Vload)의 아날로그-디지털 변환을 수행하는 컴포넌트에 의해 구현되어서 ADC 내의 아날로그 컴포넌트들의 수를 직접적으로 추가로 감소시킨다.

적은 수의 아날로그 컴포넌트들을 고려하면, 그러한 ADC는 연속적인 정적 전력을 거의 또는 전혀 소비하지 않음으로써, 매우 낮은 전력 소비를 가능하게 한다. 소비되는 유일한 정적 전류는 N-비트 DAC(420)에 의해 이루어진다. 이 N-비트 DAC(420)는 감지된 부하 전류와 동일한 전류를 드라이브하고 출력함으로써 부하 전류를 추적하거나 따른다. 따라서, 부하 전류가 작은 구현들 내에서, N-비트 DAC(420)로부터의 대응하는 출력 전류가 작을 것이다. 감지된 부하 전류에 기초한 N-비트 DAC(420)로부터 제공되는 전류가 작을수록, ADC의 전력 소모가 낮다. M-비트 아날로그-디지털 컨버터(ADC)가 사용될 때 또는 신호(Vin)의 Do1로의 아날로그-디지털 변환을 수행하도록 구현되는 일부 다른 컴포넌트와 같은 일부 정적 전류를 소비할 ADC의 대안 구현예들이 분명히 존재한다는 것에 유의한다.

또한, DAC에 의해 소비되는 전력, 특히 DAC에 의해 소비되는 디지털 전력의 양은 클록 레이트(CLK)에 따라 스케일링(scale)된다는 것에 유의한다. 또한 ADC 전류 신호를 감지하는 것과 같이 ADC 신호의 감지를 수행하도록 구현되는 애플리케이션들은 클록 주파수가 매우 낮을 수 있고(예를 들어, 1 kHz 내지 100 kHz의 범위 내에서), 이에 의해 매우 작은 디지털 전력 소비를 제공할 수 있다.

도 5는 본 발명에 따라 ADC 내에서 구현될 수 있는 다양한 컴포넌트들의 대안 실시예들(501, 502, 503 및 504)을 도시하는 개략적인 블록도이다. 참조 번호(501)를 고려하면, 비교기는 위에서 설명된 바와 같이 디지털 회로(410)와 협력하여 동작하여, 비교기와 디지털 회로(410)의 조합된 동작은 입력 전압 (Vin)과 기준 신호 (Vref) 사이의 차이(예를 들어, Ve = Vref - Vin) (예를 들어, Ve)인 신호의 아날로그-디지털 변환을 수행하여 M-비트들로서 보여질 수 있는 특별히 원하는 분해능의 디지털 신호를 생성하는 것으로 이해될 수 있고, 여기서 M은 1 이상의 양의 정수이다.

그러나, 비교기 및 디지털 회로(410)는 ADC의 적절한 동작을 여전히 가능하게 하면서 다양한 다른 수단 중 임의의 것을 사용하여 구현될 수 있다는 것에 유의한다. 참조 번호(502)에 관하여, 대안으로 클록(또는 동적) 비교기 구조(래치(latch)된 비교기)로서 설명될 수 있는 디지털 비교기가 도시된다. 이 단일 디바이스는 단일 디바이스 내에서 비교기 및 디지털 회로(410) 둘 모두의 동작을 수행한다. 예를 들어, 디지털 비교기는 특정 클록킹 주파수(CLK)에서 클록킹되고, Vref 및 Vin의 비교에 기초하여 1s 및/또는 0s의 스트림을 출력한다. 연속적으로 동작하고 하이(high) 신호 또는 로우(low) 신호와 같은 2개의 값들 중 하나를 시간의 함수로서 연속적으로 출력할 비교기와 비교하여, 디지털 비교기는 Do 1을 생성함에 따라 Vref 및 Vin의 비교에 기초하여 각각의 클록 사이클에서 1 또는 0을 출력한다(예를 들어, Vref > Vin일 때 1 및 Vref <= Vin일 때 0, 또는 그 반대). 또한 이러한 디지털 비교기를 일정 간격으로 클로킹(clocking)하는 것만으로 지속적으로 동작하는 비교기에 비해 높은 정확도와 낮은 전력 소모가 달성될 수 있다는 것에 유의한다.

참조 번호(503)와 관련하여, 비교기의 출력은 샘플 및 홀드 회로(S&H)(510)에 제공된다. 일반적으로 말하면, S&H(510)는 지정된 최소 기간 동안 일정한 레벨로 그 값을 홀딩, 잠금(lock) 또는 동결(freeze)한다. 이러한 신호는 Do 1을 생성함에 따라 클록킹 주파수(CLK)에서 1s 및/또는 0s의 디지털 스트림으로 해석될 수 있다. 이러한 S&H(510)는 전하를 저장하는 회로 및 커패시터를 포함하는 다양한 방식으로 구현될 수 있고 또한 하나 이상의 스위칭 소자를 채용하여 회로가 전하를 일정 간격 각각에 걸쳐 축적하도록 하고, 스위칭 소자는 Do 1을 생성함에 따라 클록킹 주파수(CLK)와 같은 버로우(borough)에서의 특정 출력에 전하를 저장하는 회로의 출력을 연결한다.

참조 번호 (504)와 관련하여, 비교기 및 (410)용 디지털 회로는 하나의 비트 ADC와 같은 시그마-델타 비교기로 대체되고, 이어서 플립-플롭 회로(FF)(520)가 뒤따른다. 시그마-델타 비교기는 Vref와 Vin의 비교에 기초하여 하이 또는 로우 신호를 FF(520)에 제공하고, FF(520)는 Do 1의 생성에 따라 Vref와 Vin의 비교에 기초하여 클록킹 주파수(CLK)와 같은 각각의 클록 사이클에서 1 또는 0을 출력한다.

일반적으로 말하면, 본 명세서의 임의의 도면 내에 도시된 비교기 및 디지털 회로(410)의 구현은 대안으로 본 도면 내에 도시된 것들 및/또는 이들의 등가물을 포함하는 다양한 상이한 방식으로 구현될 수 있다는 것에 유의한다.

도 5b는 본 발명에 따라 ADC를 사용하여 차동 시그널링을 서비스하는 대안 실시예들(505a 및 505b)을 도시하는 개략적인 블록도이다. 본 명세서에서 설명된 ADC들을 사용하여 단일-종단 라인들(single-ended line)을 서비스하고 감지하고 그에 기초하여 디지털 신호들을 생성하는 것 추가하여, 신호들을 서비스하고 감지하는 것이 또한 수행될 수 있다는 것에 유의한다. 예를 들어, 참조 번호(505a)와 관련하여, ADC(28)의 제1 인스턴스화(instantiation) 및 ADC(28)의 제2 인스턴스화는 각각 개별적으로 단일 라인을 통해 상이한 원근(perspective) 부하(32)에 결합된다. 2개의 각각의 부하 전압(Vload1 및 Vload2)은 개별적으로 ADC(28)의 제1 및 제2 인스턴스화에 의해 수신된다. ADC(28)의 제1 및 제2 인스턴스화는 동일할 수 있거나 상이할 수 있다는 것에 유의한다. 이 예에서 ADC(28)의 각각의 개별 인스턴스화는 개별 단일-종단 라인을 서비스하고 감지하도록 동작한다. 함께, ADC(28)의 제1 및 제2 인스턴스화들은 2개의 부하 전압들(Vload1 및 Vload2)에 기초하는 차동 신호를 감지하고, 이에 기초하여 대응하는 디지털 신호를 생성하도록 동작한다. 특정 예들에서, 처리 모듈 (24)은 (Vload1)에 기초하고 ADC (28)의 제1 인스턴스화에 의해 생성되는 제1 디지털 신호 및 (Vload2)에 기초하고 ADC (28)의 제2 인스턴스화에 의해 생성되는 제2 디지털 신호를 조합하여 2 개의 부하 전압들 (Vload1 및 Vload2) 사이의 차동 전압에 대응하는 결과 디지털 신호를 생성하도록 구현된다 (예를 들어, Vdiff = Vload1 - Vload2, 또는 Vdiff = Vload2 - Vload1).

다른 예로서, 참조 번호(505b)와 관련하여, 차동 부하(32-1)는, 차동 부하(32-1)에 의해 제공된 차동 시그널링에 대응하는 2개의 신호 라인들이 개별적으로 ADC(28)의 제1 인스턴스화 및 ADC(28)의 제2 인스턴스화에 제공되도록 서비스된다. 유사하게, 처리 모듈(24)은 차동 부하(32-1)와 연관된 차동 전압에 대응하는 결과적인 디지털 신호를 생성하도록 구현될 수 있다. ADC(28)의 제2 인스턴스화에서의 ADC(28)의 제1 인스턴스화는 부하 신호(1112)를 제공하고 차동 부하(32-1)에 기초하는 부하 신호에 대한 임의의 효과(1114)를 검출하도록 협력하여 동작한다. 커패시터(C)는 차동 부하(32-1)의 차동 신호 라인을 가로질러 구현된다.

단일 라인을 통해 아날로그 신호를 감지하도록 동작하는 본 명세서에 설명된 임의의 ADC의 임의의 예제, 실시예 등이 참조 번호(505a 및 505b) 및/또는 이들의 등가물들에 대응하는 이들 예들 중 어느 하나에서 ADC(28)의 제1 인스턴스화 및 제2 인스턴스화 내에서 구현될 수 있다는 것에 유의한다.

동작 및 구현의 예에서, ADC(예를 들어, 도 4의 ADC를 고려함)는 부하에 동작 가능하게 결합되고 부하 전류 및 디지털-아날로그 컨버터(DAC) 출력 전류에 의한 충전에 기초하여 부하 전압을 생성하도록 구성된 커패시터를 포함한다. 일부 예들에서, ADC는 단일 라인을 통해 부하에 결합된다. ADC는 또한 비교기를 포함한다. 인에이블(enable)될 때, 비교기는 비교기의 제1 입력을 통해 부하 전압을 수신하고, 비교기의 제2 입력을 통해 기준 전압을 수신하고, 부하 전압을 기준 전압과 비교하여 비교기 출력 신호를 생성하도록 동작 가능하게 결합되고 구성된다.

ADC는 또한 비교기에 동작 가능하게 결합되는 디지털 회로를 포함한다. 인에이블될 때, 디지털 회로는 부하 전압과 기준 전압 사이의 차이를 나타내는 제1 디지털 출력 신호를 생성하기 위해 비교기 출력 신호를 처리하도록 동작 가능하게 결합되고 구성된다.

ADC는 또한 디지털 회로 및 메모리에 동작 가능하게 결합된 하나 이상의 처리 모듈을 포함하며, 이는 ADC 내부에 또는 ADC의 외부에 포함될 수 있다. 인에이블될 때, 하나 이상의 처리 모듈들은 제1 디지털 출력 신호를 처리하기 위한 동작 명령어들을 실행하도록 구성되어, 부하 전압과 기준 전압 사이의 차이를 나타내는 제2 디지털 출력 신호를 생성하고, 제2 디지털 출력 신호는 제1 디지털 출력 신호보다 높은 분해능을 포함한다.

ADC는 또한, 하나 이상의 처리 모듈들에 동작 가능하게 결합되는 N-비트 디지털-아날로그 컨버터(DAC)를 포함한다. 인에이블될 때, N-비트 DAC는 제2 디지털 출력 신호에 기초하여 DAC 출력 전류를 생성하도록 동작 가능하게 결합되고 구성된다. N은 양의 정수이다는 것에 유의한다. DAC 출력 전류는 부하 전류를 추적하고, 부하 전압은 기준 전압을 추적한다.

또한, 일부 예들에서, 하나 이상의 처리 모듈들은 인에이블될 때, 부하 전압과 기준 전압 사이의 차이를 나타내는 제2 디지털 출력 신호를 생성하기 위해 대역 통과 필터링 또는 저역 통과 필터링을 수행하는 것에 따라 제1 디지털 출력 신호를 처리하도록 추가로 구성된다.

대안 예들에서, 비교기는 시그마-델타 비교기를 포함하고, 디지털 회로는 클록킹된 플립 플롭을 포함한다. 심지어 다른 예들에서, 디지털 비교기는 비교기 및 디지털 회로 둘 모두를 포함한다(예를 들어, 디지털 비교기는 비교기 및 디지털 회로 둘 모두의 기능을 수행하도록 동작한다). 인에이블될 때, 디지털 비교기는 비교기의 제1 입력을 통해 부하 전압을 수신하고, 비교기의 제2 입력을 통해 기준 전압을 수신하고, 부하 전압을 기준 전압과 비교하여 부하 전압과 기준 전압 사이의 차이를 나타내는 제1 디지털 출력 신호를 생성하도록 동작 가능하게 결합되고 구성된다.

게다가, 특정 예들에서, ADC는 하나 이상의 처리 모듈들에 결합된 데시메이션 필터를 포함한다. 인에이블될 때, 데시메이션 필터는 제2 디지털 출력 신호를 처리하여 제2 디지털 출력 신호보다 더 낮은 샘플링 레이트 및 더 높은 분해능을 갖는 다른 디지털 출력 신호를 생성하도록 동작 가능하게 결합되고 구성된다. 대안으로 또는 그에 부가하여, 다른 데시메이션 필터가 디지털 회로에 결합된다. 인에이블될 때, 다른 데시메이션 필터는 제1 디지털 출력 신호를 처리하여 제1 디지털 출력 신호보다 더 낮은 샘플링 레이트 및 더 높은 분해능을 갖는 다른 디지털 출력 신호를 생성하도록 동작 가능하게 결합되고 구성된다.

도 6은 본 발명에 따른 하나 이상의 데시메이션 필터를 포함하는 ADC의 다른 실시예(600)의 개략적인 블록도이다. 이러한 도면은 도 4와 유사한데 적어도 하나의 차이점은 데시메이션 필터(1) 및/또는 데시메이션 필터(2)가 Do 1 및 Do 2를 처리하도록 구현된 것이라는 것이다. 예를 들어, 데시메이션 필터를 디지털 신호를 처리하도록 구현함으로써, 디지털 신호의 샘플 레이트를 낮추고 출력 분해능을 높일 수 있다. 12 비트 분해능과 100 kHz 샘플링 레이트를 갖는 디지털 신호를 고려한다. 일 예에서, 데시메이션 필터는 50 kHz의 더 낮은 샘플링 레이트를 갖고 24-비트 분해능으로 해당 디지털 신호의 분해능을 증가시키도록 동작할 수 있다. 다른 예에서, 데시메이션 필터는 75 kHz의 더 낮은 샘플링 레이트를 갖고 18-비트 분해능으로 해당 디지털 신호의 분해능을 증가시키도록 동작할 수 있다. 일반적으로 말하면, 샘플링 레이트 및 출력 분해능의 임의의 원하는 변환은 본 명세서에 설명된 ADC들의 다양한 예들 중 임의의 예에 따라 하나 이상의 데시메이션 필터들을 사용하여 수행될 수 있다. 특정 예들에서, 데시메이션 필터(1)만이 포함되어 Do 1를 처리하여 Do 2를 생성한다. 다른 예들에서, 데시메이션 필터(1)가 모두 포함되어 Do 1를 처리하여 Do 2를 생성하고, 데시메이션 필터(2)가 포함되어 Do 2를 처리하여 Do(3)(예를 들어, Do 2에 비해 더 낮은 샘플링 레이트 및 증가된 출력 분해능을 갖는 Do(3))를 생성한다.

도 7은 본 발명에 따라 ADC 내에서 디지털 도메인 처리를 수행하도록 구현될 수 있는 하나 이상의 데시메이션 필터들 및/또는 처리 모듈들의 대안 실시예들(701, 702 및 703)을 도시하는 개략적인 블록도이다. 참조 번호(701)와 관련하여, 처리 모듈(24)은 데시메이션 필터링, 저역 통과 필터링, 대역 통과 필터링 등과 같은 Do 2를 생성하기 위해 Do 1 상에서 임의의 다양한 상이한 디지털 신호 처리 동작들을 수행하도록 구현될 수 있다. 그러나, Do 1 및 Do 2와 같은 출력 신호들의 이러한 구현은 원하는 특정 애플리케이션들에 따라 상이한 구성들로 구현될 수 있다는 것에 유의한다.

예컨대, 참조번호 (702)를 참조하여, 데시메이션 필터 (1) 및 데시메이션 필터 (2)가 구현될 수 있다. 전술한 바와 같이, 데시메이션 필터(1)만이 포함되어 Do 1을 처리하여 Do 2를 생성할 수 있다. 다른 예들에서, 데시메이션 필터(1)가 모두 포함되어 Do 1을 처리하여 Do 2를 생성하고, 데시메이션 필터(2)가 포함되어 Do 2를 처리하여 Do 3(예를 들어, Do 2에 비해 더 낮은 샘플링 레이트 및 증가된 출력 분해능을 갖는 Do 3)을 생성한다.

참조 번호(703)를 참조하여, 처리 모듈(24)은 데시메이션 필터(1) 및 데시메이션 필터(2)의 동작을 제어하도록 구성된다. 예를 들어, 처리 모듈(24)은 데시메이션 필터링이 데시메이션 필터(1) 및/또는 데시메이션 필터(2)에 의해 수행될 수 있는 방식(예를 들어, 샘플링 레이트의 변경, 디지털 신호 분해능의 변환 방식을 포함함)으로 구성된다.

이 도면 내에 도시된 각각의 구현예들 중 임의의 것은 본 명세서에 설명된 ADC의 적절한 도면들 중 임의의 다른 도면 내에서 구현될 수 있다는 것에 유의한다.

도 8은 본 발명에 따른 ADC의 다른 실시예(800)의 개략적인 블록도이다. 이 도면은 도 4와 유사한데, 적어도 하나의 차이점은 커패시터(C)가 적분기로 대체된다는 것이다. 적분기는 피드백 커패시터(C)를 갖는 연산 증폭기로서 구현된다. 커패시터(C)만을 대신하여 연산 증폭기를 사용하는 것은 도 4의 것보다 더 큰 전력을 제공하도록 맞춰진 애플리케이션에 사용될 수 있다. 일반적으로 말하면, 연산 증폭기와 협력하여 구현된 피드백 커패시터(C)는 N-비트 DAC(420)로부터의 부하 전류 및 출력 전류에 기초하여 충전되고 이에 의해 비교기에 제공되고 Vref와 비교되는 Vin을 생성하는 도 4의 커패시터(C)의 유사한 목적을 제공한다.

동작 및 구현의 예에서, ADC(예를 들어, 도 800의 ADC를 고려함)는 제1 op amp 입력을 통해 부하에 동작 가능하게 결합되는 연산 증폭기(op amp)를 포함한다. 또한, 커패시터는 제1 연산 증폭기 입력 및 연산 증폭기 출력에 동작 가능하게 결합된다. 인에이블될 때, op amp는 부하 전류 및 디지털-아날로그 컨버터(DAC) 출력 전류에 의한 커패시터의 충전에 기초하는 부하 전압에 대응하는 출력 전압을 op amp 출력에서 생성하도록 동작 가능하게 결합되고 구성된다. 일부 예들에서, ADC는 단일 라인을 통해 부하에 결합된다.

ADC는 또한 op amp에 동작 가능하게 결합된 비교기를 포함한다. 인에이블될 때, 비교기는 비교기의 제1 입력을 통해 출력 전압을 수신하고, 비교기의 제2 입력을 통해 기준 전압을 수신하고, 부하 전압을 기준 전압과 비교하여 비교기 출력 신호를 생성하도록 동작 가능하게 결합되고 구성된다.

ADC는 또한 비교기와, 비교기에 동작 가능하게 결합된 디지털 회로를 포함한다. 인에이블될 때, 디지털 회로는 부하 전압과 기준 전압 사이의 차이를 나타내는 제1 디지털 출력 신호를 생성하기 위해 비교기 출력 신호를 처리하도록 동작 가능하게 결합되고 구성된다.

ADC는 또한 비교기 디지털 회로 및 메모리에 동작 가능하게 결합된 하나 이상의 처리 모듈을 포함하고, 이는 ADC 내부에 또는 ADC의 외부에 포함될 수 있다. 인에이블될 때, 하나 이상의 처리 모듈은 제1 디지털 출력 신호를 처리하여 부하 전압과 기준 전압 사이의 차이를 나타내는 제2 디지털 출력 신호를 생성하도록 동작 명령어를 실행하도록 구성된다. 제2 디지털 출력 신호는 제1 디지털 출력 신호보다 높은 분해능을 포함한다는 것에 유의한다.

ADC는 또한, 하나 이상의 처리 모듈들에 동작 가능하게 결합되는 N-비트 디지털-아날로그 컨버터(DAC)를 포함한다. 인에이블될 때, N-비트 DAC는 제2 디지털 출력 신호에 기초하여 DAC 출력 전류를 생성하도록 동작 가능하게 결합되고 구성된다. N은 양의 정수인 것에 유의한다. 또한, DAC 출력 전류는 부하 전류를 추적하고, 부하 전압은 기준 전압을 추적한다.

일부 예들에서, 하나 이상의 처리 모듈들은 인에이블될 때, 대역 통과 필터링 또는 저역 통과 필터링을 수행하는 것에 따라 제1 디지털 출력 신호를 처리하여 부하 전압과 기준 전압 사이의 차이를 나타내는 제2 디지털 출력 신호를 생성하도록 추가로 구성된다.

일부 예들에서, 비교기는 시그마-델타 비교기를 포함하고, 디지털 회로는 클록킹된 플립 플롭을 포함한다. 또한, 일부 다른 예들에서, 디지털 비교기는 비교기 및 디지털 회로 둘 모두를 포함한다(예를 들어, 디지털 비교기는 비교기 및 디지털 회로 둘 모두의 기능을 수행하도록 동작한다). 인에이블될 때, 디지털 비교기는 비교기의 제1 입력을 통해 부하 전압을 수신하고, 비교기의 제2 입력을 통해 기준 전압을 수신하고, 부하 전압을 기준 전압과 비교하여 부하 전압과 기준 전압 사이의 차이를 나타내는 제1 디지털 출력 신호를 생성하도록 동작 가능하게 결합되고 구성된다.

도 9는 본 발명에 따른 ADC의 다른 실시예(900)의 개략적인 블록도이다. 이 도면은 하나 이상의 이전 도면과 소정의 유사성을 가지며 적어도 하나의 차이점은 비교기 및 디지털 회로(410), 또는 비교기 및 디지털 회로(410)와 기능적으로 동등한 컴포넌트가 저 분해능 아날로그-디지털 컨버터(ADC), 특히 M-비트 ADC(910)에 의해 대체된다는 점이며, 여기서 M은 1 이상의 양의 정수이다. 임의의 특정 예에서, M은 1 내지 4의 범위(예를 들어, 1, 2, 3, 또는 4) 내의 양의 정수이다. 또한, 임의의 특정 예들에서, N-비트 DAC(420)의 N은 M보다 작거나 같다. 임의의 특정 예들에서, N < 8 비트 분해능이다. 예를 들어, N = 4이면, M = 3, 2, 또는 1이다. Do 2는 Do 1(M-비트 분해능)에 비해 고분해능 디지털 신호(N-비트 분해능)로서 이해될 수 있어서, M < N이다. 또한, 일부 예에서, Do 2는 처리 모듈(24) 내에서 임의의 원하는 디지털 신호 처리를 거친 후의 Do 1의 수정된 버전이다.

M-비트 ADC(910)는 Vin과 Vref의 차이에 대응하고 M-비트의 분해능을 가지며 클록킹 레이트(CLK)에 기초하여 출력되는 에러 신호로서 Do 1을 생성하도록 동작한다는 것에 유의한다. 예를 들어, Do 1은 에러 신호(Ve)에 대응하는 디지털 신호로, Ve = Vref - Vin 또는 Vin - Vref이다.

이러한 M-비트 ADC(910)의 사용은, 특히 Do 1에 대한 양자화 잡음의 감소 및 ADC의 출력 분해능의 증가를 포함하는 특정 애플리케이션들에 대한 많은 성능 개선을 제공한다. 예를 들어, Do 1이 단일 비트 분해능 디지털 신호(예를 들어, 1s 및/또는 0s의 디지털 스트림)인 대신에, 이 도면에서 Do 1은 더 높은 분해능(예를 들어, 2, 3 또는 4비트)를 갖는 디지털 신호이다. 일부 예들에서, Do 1은 그런 다음 처리 모듈(24)에 제공되고, 처리 모듈(24)은 Do 2를 생성하기 위해 Do 1에 대해 임의의 원하는 디지털 신호 처리 동작을 수행하도록(예를 들어, 출력 분해능을 증가시키고 샘플링 레이트를 낮추며, 저역 통과 필터링을 수행하고, 대역 통과 필터링을 수행하는 등) 구성된다.

이 도면에서, Do 1은 N-비트 DAC(420)를 드라이브하는데 Do 1이 사용되도록 N-비트 DAC(420)에 직접 전달될 수 있다. 그러나, 특정 예에서, Do 2는 Do 1의 필터링된 및/또는 디지털 신호 처리된 버전일 때와 같이 N-비트 DAC(420)를 드라이브하는데 사용된다.

동작 및 구현의 예에서, ADC(예를 들어, 도 900의 ADC)는 부하에 동작 가능하게 결합되고 부하 전류 및 디지털-아날로그 컨버터(DAC) 출력 전류에 의한 충전에 기초하여 부하 전압을 생성하도록 구성된 커패시터를 포함한다. 일부 예들에서, ADC는 단일 라인을 통해 부하에 결합된다.

ADC는 또한 M-비트 아날로그-디지털 컨버터(ADC)를 포함한다. 인에이블될 때, M-비트 ADC는 부하 전압을 수신하고, 기준 전압을 수신하고, 부하 전압을 기준 전압과 비교하고 부하 전압과 기준 전압 사이의 차이를 나타내는 제1 디지털 출력 신호를 생성하도록 동작 가능하게 결합되고 구성된다.

ADC는 또한 ADC 내부에 또는 ADC의 외부에 포함될 수 있는, 디지털 회로 및 메모리에 동작 가능하게 결합된 처리 모듈을 포함한다. 인에이블될 때, 처리 모듈은 제1 디지털 출력 신호를 처리하여 부하 전압과 기준 전압 사이의 차이를 나타내는 제2 디지털 출력 신호를 생성하기 위한 동작 명령어들을 실행하도록 구성된다. 제2 디지털 출력 신호는 제1 디지털 출력 신호보다 높은 분해능을 포함한다는 것에 유의한다.

ADC는 또한 처리 모듈에 동작 가능하게 결합되는 N-비트 디지털-아날로그 컨버터(DAC)를 포함한다. 인에이블될 때, N-비트 DAC는 제2 디지털 출력 신호에 기초하여 DAC 출력 전류를 생성하도록 동작 가능하게 결합되고 구성된다. DAC 출력 전류는 부하 전류를 추적하고, 부하 전압은 기준 전압을 추적한다는 것에 유의한다. N은 제1 양의 정수이고, M은 1 이상의 제2 양의 정수이다. 일부 예에서, N은 M 보다 크다. 다른 예에서, N은 8 이하의 제1 양의 정수이고, M은 1 이상 4 이하의 제2 양의 정수이다.

심지어 다른 예들에서, 하나 이상의 처리 모듈들은 인에이블될 때, 대역 통과 필터링 또는 저역 통과 필터링을 수행하는 것에 따라 제1 디지털 출력 신호를 처리하여 부하 전압을 나타내는 제2 디지털 출력 신호를 생성하도록 추가로 구성된다.

도 10은 본 발명에 따른 ADC의 다른 실시예(1000)의 개략적인 블록도이다. 이 도면은 이전 도면과 유사하지만 적어도 하나의 차이점은 커패시터(C)가 적분기로 대체된다는 것이다. 적분기는 피드백 커패시터(C)를 갖는 연산 증폭기로 구현된다. 커패시터(C)만을 대신하여 연산 증폭기를 사용하는 것은 이전 도면의 전력보다 더 큰 전력을 제공하도록 조정된 애플리케이션 프로그램에 사용될 수 있다. 일반적으로 말하면, 연산 증폭기와 협력하여 구현된 피드백 커패시터(C)는 N-비트 DAC(420)로부터의 부하 전류 및 출력 전류에 기초하여 충전되고 이에 의해 비교기에 제공되고 Vref와 비교될 Vin을 생성하는 이전 도면에서 커패시터(C)의 유사한 목적을 제공한다.

또한, 이러한 ADC의 모든 예에 대하여, ADC는 부하(32)에 출력 전류를 제공하여 부하 전류를 상쇄하도록 동작한다. 이는 부하 전류와 동등하고 반대 극성의 출력 전류를 제공하는 것으로 이해될 수 있다. 다시, 이러한 ADC는 부하(32)와 연관된 아날로그 신호를 감지하도록 구현될 수 있을 뿐만 아니라, 부하(32)가 다른 소스를 통해 활성화되지 않는 구현예들 내에 부하(32)에 전력 및/또는 에너지를 제공하도록 구현될 수 있다는 것에 유의한다. 일부 예들에서, ADC로부터 부하(32)로의 전력 및/또는 에너지의 이러한 제공은 ADC가 부하(32)와 연관된 아날로그 신호 및 이를 감지하는 단일 라인을 통해 동시에 수행된다. 또한, 이러한 ADC는 부하(32)에 전력 및/또는 에너지를 제공하지 않고 부하(32)와 연관된 아날로그 신호의 감지만을 수행하도록 구현될 수 있다.

도 11은 본 발명에 따라 아날로그 차동 신호를 처리하도록 동작하는 ADC의 실시예(1100)의 개략적인 블록도이다. 이 도면은 ADC가 부하 신호(1112)를 차동 부하(32-1)에 제공하고 또한 해당 부하 신호에 대한 임의의 영향(1114)을 검출하도록 차동 부하(32-1) 상에서 동작하는 ADC의 구현을 도시한다. 이 도면에서, 커패시터(C)는 차동 부하(32-1)의 차동 리드 라인들에 연결된다. 또한, N-비트 DAC(420)의 N은 차동 N-비트 DAC(1120)로 대체되며, 여기서 N은 양의 정수이다. N-비트 DAC(420)의 N은 Do 2에 기초하여 차동 부하(32-1)에 제공되는 차동 출력 전류 신호를 생성하도록 동작한다.

차동 신호는 2개의 차동 신호 라인들(Vp 및 Vn)에 대응하는 2개의 각각의 전압들(예를 들어, 때때로 양의 전압(Vp)은 음의 전압(Vn)이라고 지칭됨)로 구성되는 것으로 이해될 수 있다. 이 도면에서, 공통 모드(CM) 아날로그 회로(1105)는 차동 신호를 단일-종단 신호(single-ended signal)로 변환하도록 구현된다. 예를 들어, CM 아날로그 회로(1105)는 입력 전압(Vin)을 생성하도록 동작하여, Vin = (Vn + Vp)/2가 된다. 일부 예들에서, CM 아날로그 회로(1105), 비교기, 및 디지털 회로(410)는 모두 차동 신호를 처리하고 그에 기초하여 Do 1을 생성하도록 동작하는 단일 컴포넌트 또는 디바이스 내에 구현된다는 것에 유의한다.

도 12는 본 발명에 따라 아날로그 차동 신호를 처리하도록 동작하는 ADC의 다른 실시예(1200)의 개략적인 블록도이다. 이 도면은 이전의 도면과 소정의 유사성을 가지며 적어도 하나의 차이점은 CM 아날로그 회로(1105), 비교기, 및 디지털 회로(410), 또는 CM 아날로그 회로(1105), 비교기, 및 디지털 회로(410)와 기능적으로 동등한 컴포넌트가 저 분해능 아날로그-디지털 컨버터(ADC), 특히 차동 M-비트 ADC(1210)로 대체된다는 것이고, 여기서 M은 1보다 크거나 같은 양의 정수이다. 특정 예에서, M은 1-4의 범위(예를 들어, 1, 2, 3, 또는 4) 내의 양의 정수이다.

또한, 임의의 특정 예들에서, 차동 N-비트 DAC(1120)의 N은 M보다 작거나 같다. 임의의 특정 예들에서, N < 8 비트 분해능이다. 예를 들어, N = 4이면, M = 3, 2, 또는 1이다. Do 2는 Do 1(M-비트 분해능)에 비해 고분해능 디지털 신호(N-비트 분해능)로서 이해될 수 있어서, M < N이다. 또한, 일부 예에서, Do 2는 처리 모듈(24) 내에서 임의의 원하는 디지털 신호 처리를 거친 후의 Do 1의 수정된 버전이다.

특정 예에서, 차동 M-비트 ADC(1210)는 Vin (Vin = (Nv + Vp)/2)과 Vref 사이의 차이에 대응하고 M-비트의 분해능을 가지며 클록킹 레이트(CLK)에 기초하여 출력되는 에러 신호로서 Do 1을 생성하도록 동작한다. 예를 들어, Do 1은 Ve = Vref - Vin 또는 Vin - Vref가 되도록 에러 신호, Ve에 대응하는 디지털 신호이다.

다른 예들에서, 차동 M-비트 ADC(1210)는 Vn 및 Vp로 구성되는 차동 입력 전압 신호(Vin_diff)와 차동 기준 신호(Vref_diff) 사이의 차이에 대응하는 에러 신호로서 Do 1를 생성하도록 동작가능하다 (예를 들어, Vref_diff는 Vref1 및 Vref2와 같은 2개의 상이한 기준 전압들로 구성되고 M-비트들의 분해능을 갖는 차동 신호이며, 클록킹 레이트(CLK)에 기초하여 출력된다. 예를 들어, Do 1는 2개의 차동 신호들 사이의 차이에 대응하는 에러 신호(Ve_diff)에 대응하는 디지털 신호이다(Ve_diff = Vref_diff - Vin_diff 또는 Vin_diff - Vref_diff)).

이러한 차동 M-비트 ADC(1210)의 사용은, 특히 Do 1에 대한, 양자화 잡음의 감소 및 ADC의 출력 분해능의 증가를 포함하는 특정 애플리케이션들에 대한 많은 성능 개선을 제공한다. 예를 들어, Do 1이 단일 비트 분해능 디지털 신호(예를 들어, 1s 및/또는 0s의 디지털 스트림)인 대신에, 이 도면에서 Do 1은 (예를 들어, 2, 3, 또는 4비트)보다 높은 분해능을 갖는 디지털 신호이다. 일부 예들에서, Do 1은 그런 다음 처리 모듈(24)에 제공되고, 처리 모듈(24)은 Do 2를 생성하기 위해 Do 1에 대해 임의의 원하는 디지털 신호 처리 동작을 수행하도록(예를 들어, 출력 분해능을 증가시키고 샘플링 레이트를 낮추며, 저역 통과 필터링을 수행하고, 대역 통과 필터링을 수행하는 등) 구성된다.

이 도면에서, Do 1은 Do 1이 차동 N-비트 DAC(1120)를 드라이브하는데 사용되도록 차동 N-비트 DAC(1120)에 직접 전달될 수 있다는 것에 유의한다. 그러나, 특정 예들에서, Do 2는 Do 1의 필터링된 및/또는 디지털 신호 처리된 버전일 때와 같이 차동 N-비트 DAC(1120)를 드라이브하는데 사용된다.

도 13은 본 발명에 따라 아날로그 차동 신호를 처리하도록 동작하는 ADC의 다른 실시예(1300)의 개략적인 블록도이다. 이 도면은 부하(32-1)의 차동 신호 라인들 사이에 연결된 커패시터(C)가 2개의 각각의 피드백 커패시터들(C)을 갖는 차동 적분기로 대체된다는 적어도 하나의 차이점을 갖는 차동 시그널링에 기초하여 동작하는 이전의 도면들 중 특정 도면과 소정의 유사성을 갖는다. 차동 적분기는 2개의 각각의 피드백 커패시터들(C)을 갖는 연산 증폭기로서 구현되고, Vn 및 Vp에 기초한 차동 입력 신호를 생성하도록 동작한다. 커패시터(C) 대신에 연산 증폭기, 2개의 각각의 피드백 커패시터(C)의 사용은 이전 도면의 것보다 더 큰 전력을 제공하도록 맞춰진 애플리케이션에 사용될 수 있다. 일반적으로 말하면, 차동 연산 증폭기와 협력하여 구현된 2개의 각각의 피드백 커패시터(C)는 차동 N-비트 DAC(1120)로부터의 차동 출력 전류 및 차동 부하 전류에 기초하여 충전되고 이에 의해 비교기에 제공되고 Vref와 비교될 Vin을 생성하는 이전 도면에서 부하(32-1)의 차동 신호 라인들 사이에 연결된 커패시터(C)의 유사한 목적을 제공한다.

CM 아날로그 회로(1105), 비교기, 및 디지털 회로(410)는 대안으로 이전 도면에 따라 차동 M-비트 ADC(1210)로 대체될 수 있다는 것에 유의한다.

도 14a는 본 발명에 따라 전압 측정을 수행하도록 동작하는 ADC의 실시예(1401)의 개략적인 블록도이다. 이 도면은 이전의 도면들과 일부 유사성을 갖고 적어도 하나의 차이점은 부하(32)가 부하(32)를 포함하는 다수의 디바이스들 중 임의의 디바이스의 전압일 수 있는 부하 전압(32-1)에 의해 대체된다는 것이다. 이러한 부하 전압(32-1)의 예들은 전극, 센서, 트랜스듀서 등의 전압 중 임의의 전압을 포함한다. 이 도면 내의 또 다른 차이점은 저항기 R이 전압 측정을 수행하도록 동작하는 ADC와 부하 전압(32-1)을 연결하는 단일 라인과 일렬로 배치된다는 것이다. 예를 들어, 부하 전압(32-1)은, 입력 전압 Vin을 생성하기 위해 저항기 R에 걸쳐 강하할 때, 비교기의 입력들 중 하나에 제공될 커패시터(C)를 충전할 전류 신호를 제공할 것이다. 일반적으로 말하면, 부하 전압(32-1), Vload 및 Vin 사이의 차이와 동일한 전류 Iin으로의 부하 전압(32-1)의 변환을 가능하게 하기 위해 부하 전압(32-1)과 ADC 사이에 저항기 R을 삽입함으로써 부하 전압(32-1)이 측정될 수 있어서, Iin = (Vload - Vin)/R이 된다. 또한 전류 신호가 본 명세서에 설명된 ADC에 의해 감지될 수 있도록 전압을 전류 신호로 변환하도록 동작하는 프린스 임피던스 회로가 대안으로 구현될 수 있다는 것에 유의한다.

도 14b는 본 발명에 따라 전압 측정을 수행하도록 동작하는 ADC 내에 구현될 수 있는 트랜스임피던스 증폭기의 실시예(1402)의 개략적인 블록도이다. 트랜스-임피던스 회로부는 접지 전위에 결합된 제1 입력, 및 N-비트 DAC(420)에 연결된 노드와 같은 전류를 소싱 또는 싱크(sink)하는 노드에 결합된 제2 입력을 갖는 버퍼, 연산 증폭기 등을 포함한다. 임피던스(R 또는 일반적으로 유도성 및/또는 용량성 반응 성분들을 가질 수 있는 Z로 도시됨)는 또한 제2 입력으로부터 버퍼, 연산 증폭기 등의 출력으로 결합된다. 임피던스를 통해 흐르는 전류(I)는 임피던스 곱하기 전류(I)에 기초하는 출력 전압(V)을 생성한다 (예를 들어, V = RxI 또는 ZxI). 이러한 트렌드 임피던스 증폭기, 또는 전압-전류 신호 변환, 또는 그 반대로 동작하도록 동작하는 임의의 적절한 회로 또는 컴포넌트가 이전 도면 내에 도시된 저항기 대신에 사용될 수 있다.

도 15는 본 발명에 따른 ADC 내의 디지털 도메인 필터링의 실시예(1500)를 도시하는 개략적인 블록도이다. 이 도면은 수신하여 Do 1에 대한 임의의 원하는 디지털 신호 처리를 수행하고 Do 2를 생성하도록 구현되는 처리 모듈(24)을 갖는 것에 대한 대안적인 구현을 도시한다. 구체적으로, 필터(1510)는 Do 1을 처리하여 Do 2를 생성하도록 구현된다. 필터(1510)는 임의의 원하는 유형의 디지털 필터일 수 있다는 것에 유의한다. 특정 예들에서, 대역 통과 필터링 또는 저역 통과 필터링은 Do 2의 생성에 따라 Do 1 내의 고주파 양자화 잡음을 필터링하기 위해 필터(1510)에 의해 수행된다. 저역 통과 필터 또는 저역 통과 필터 동작의 가능한 예들은 누산기(accumulator) 또는 적분기에 기초하여 구현될 수 있다. 예를 들어, DC 아날로그 신호를 검출하기 위해, 또는 20 kHz 내지 100 kHz와 같은 음성 주파수 대역들 내의 주파수를 갖는 아날로그 신호를 검출하기 위해 맞춤화된 애플리케이션을 고려하면, Do 2를 생성하는 것에 따라 Do 1 내의 고주파 양자화 잡음을 필터링하기 위해 적절한 저역 통과 필터링 또는 대역 통과 필터링이 필터(1510)에 의해 수행된다.

특정 예들에서, 처리 모듈(24)은 필터(1510)에 의해 수행될 특정 필터링이 처리 모듈(24)로부터의 제어 시그널링에 기초하여 구성가능하도록 필터(1510)와 통신할 수 있다는 것에 유의한다. 예를 들어, 필터(1510)가 대역 통과 필터링 또는 저역 통과 필터링의 하나 이상의 옵션들을 포함하는 구성가능한 또는 선택가능한 필터인 것으로 고려한다. 처리 모듈(24)은 제1 시간에 또는 제1 시간 동안 수행될 제1 유형의 필터링 및 제2 시간에 또는 제2 시간 동안 수행될 제2 유형의 필터링을 선택하도록 구성된다.

도 16은 본 발명에 따른 ADC 내의 캐스케이드된(cascaded) 필터들을 사용하는 디지털 도메인 필터링의 실시예(1600)를 도시하는 개략적인 블록도이다. 이 도면은 N 대역 필터 또는 N 저역 통과 필터의 캐스케이드에 기반한 디지털 신호 처리를 도시한다. 특정 예에서, N = 10이다. 이득 엘리먼트, K1 내지 KN은 디지털 입력 제어 신호를 N-비트 DAC(420)에 제공하는 N 필터(예를 들어, 필터 1 내지 필터 N)의 각각의 캐스케이드에 의해 생성되는 임의의 디지털 출력 신호로부터 피드백 루프를 안정화시키기 위해 사용되는 증폭 상수이다. 상이한 각각의 게임 인자는 N-비트 DAC(420)에 제공되는 피드백을 안정화시키기 위해 작동한다. 이러한 구현예는 N 필터(예를 들어, 필터 1 내지 필터 N)의 각각의 캐스케이드로부터의 각각의 출력에 대응하는 Do 1, Do 2 내지 Do N으로 도시된 다수의 상이한 개별 디지털 출력 신호를 제공하도록 작동한다. 임의의 하나 이상의 데시메이션 필터들이 또한 N개의 필터(예를 들어, 필터 1 내지 필터 N)의 각각의 캐스케이드로부터의 각각의 출력들에 대응하는 Do 1, Do 2 내지 Do N으로 도시된 디지털 출력 신호들의 데시메이션 필터링을 수행하도록 구현될 수 있다는 것에 유의한다.

도 17은 본 발명에 따른 ADC 내의 구성가능한/조정가능한 캐스케이드된 필터들을 사용하는 디지털 도메인 필터링의 다른 실시예(1700)를 도시하는 개략적인 블록도이다. 이 도면은 이전 도면과 유사하고 적어도 하나의 차이점은 하나 이상의 처리 모듈들(24)이 개별 이득 엘리먼트들(K1 내지 KN) 및 N 필터(예를 들어, 필터 1 내지 필터 N)의 개별 캐스케이드의 각각에 결합되거나 연결된다는 것이다. 하나 이상의 처리 모듈들 (24)은 각각의 이득 엘리먼트들 (K1 내지 KN)의 이득들을 조정하고 필터링이 N 필터 (예를 들어, 필터 1 내지 필터 N)의 각각의 캐스케이드에 의해 수행되는 특정 특성들을 의미하도록 구성된다.

예를 들어, 하나 이상의 처리 모듈들 (24)은 각각의 이득 엘리먼트들 (K1 내지 KN)에 대한 제1 세트의 이득들 및 제1 시간에 또는 제1 시간 동안 N 필터 (예를 들어, 필터 1 내지 필터 N)의 각각의 캐스케이드에 의해 수행될 제1 유형의 필터링 및 각각의 이득 엘리먼트들 (K1 내지 KN)에 대한 제2 세트의 이득들 및 제2 시간에 또는 제2 시간 동안 N 필터 (예를 들어, 필터 1 내지 필터 N)의 각각의 캐스케이드에 의해 수행될 제2 유형의 필터링을 선택하도록 구성된다.

도 18은 본 발명에 따라 ADC 내에서 디지털 도메인 필터링을 수행하도록 구현된 하나 이상의 처리 모듈의 실시예(1800)를 도시하는 개략적인 블록도이다. 이 도면은 이전 도면 내에 그림을 이용하여 예시된 필터링을 수행하도록 동작하는 하나 이상의 처리 모듈들(24)을 포함한다. 예를 들어, 하나 이상의 처리 모듈들(24)은 이전 도면에 대해 그림을 이용하여 설명된 디지털 신호 처리를 포함하는 Do 1, Do 2 내지 Do N으로 도시된 개별 디지털 출력 신호들 중 임의의 원하는 디지털 신호 처리를 수행하도록 구현될 수 있다. 이 도면에서, 하나 이상의 처리 모듈(24) 자체는 디지털 신호 처리를 수행한다. 이전 도면에서, 별개의 구별된 디지털 신호 처리 컴포넌트가 구현되고, 해당 도면의 하나 이상의 처리 모듈(24)을 결과는 이들 디지털 신호 처리 컴포넌트가 동작하는 방식을 제어하고 구성하도록 동작한다.

또한, ADC의 대안 예들은 비선형 함수에 기초하여 동작하는 비선형 N-비트 DAC를 사용하여 구현될 수 있다. 예를 들어, 비선형 N-비트 DAC는 그것에 제공되는 디지털 입력 신호의 비선형 함수에 기초하여 출력 전류를 제공하도록 동작한다. 이러한 비선형 함수는 또한 비선형 압축신장(companding) 함수로서 설명될 수 있으며, 압축신장은 수신 및/또는 감지하는 신호에 기초하는 ADC의 비선형 응답에 대응한다. 이러한 비선형 N-비트 DAC에서, 출력 전류는 입력의 비선형 함수이다.

비선형 N-비트 DAC를 포함하는 ADC의 하나의 가능한 예를 고려하면, 이러한 ADC에 의해 생성되는 디지털 출력 신호(예를 들어, Do 1 및/또는 Do 2 신호)는 감지되고 있는 아날로그 신호의 비선형 함수이다. 비선형 N-비트 DAC를 포함하고 전류 신호를 감지할 때 로그 함수에 기초하여 동작하는 ADC를 고려하면, 디지털 출력 신호(예를 들어, Do 1 및/또는 Do 2 신호)는 입력 전류의 로그 함수이다. 비선형 N-비트 DAC를 포함하는 이러한 ADC는 압축신장 ADC로 지칭될 수 있다. 일반적으로 말하면, 감지되고 있는 아날로그 신호에 기초하여 디지털 출력 신호를 생성할 때 비선형 응답을 제공하는 그러한 ADC는 압축신장 ADC로 지칭될 수 있다.

이러한 압축신장 ADC는 또한 부하에 연결되거나 결합되는 단일 라인을 통해 신호의 동시 드라이빙 및 감지를 수행하도록 구현될 수 있다는 것에 유의한다. 예를 들어, 그러한 ADC는 부하(32)의 아날로그 신호(예를 들어, 전류 및/또는 전압)를 드라이브하도록 동작가능하다. 아날로그 전류 신호를 감지하는 것에 따라 동작하는 구현예들에 관하여, 이러한 압축신장 ADC는 또한 매우 낮은 전류(예를 들어, 1 pico-amp 범위 미만, 10s의 pico-amp 범위 이내, 1 nano-amp 범위 미만, 10s의 nano-amp 범위 이내, 1 micro-amp 범위 미만, 10s의 micro-amp 범위 이내, 등의 전류) 및 또한 상대적으로 훨씬 더 큰 전류(예를 들어, 10s milli-amp 범위, 100s milli-amp 범위, 또는 심지어 높은 범위의 전류 등)를 포함하는 매우 넓은 범위 내의 전류 신호를 감지하도록 동작한다. 일부 예들에서, 예컨대 광검출 또는 포토다이오드 컴포넌트로부터 제공되는 전류들 검출에 관하여, 이러한 압축신장 ADC는 또한 1 pico-amp 범위 미만의 전류 신호들, 100s의 micro-amp 범위 내의 전류들 등을 감지하도록 동작한다.

또한, 일부 예들에서, 적절하게 프로비저닝된 컴포넌트들(예를 들어, 더 높은 전류, 더 높은 전력 등)을 사용할 때, 훨씬 더 높은 전류들이 또한 본 명세서에 설명된 압축신장(companding) ADC에 따라 아키텍처들 및 토폴로지들을 사용하여 감지될 수 있다. 예를 들어, 본 명세서에서 설명된, 아키텍처 및 토폴로지에 기초하여 구현되는 이러한 압축신장 ADC는, 적절히 프로비저닝된 컴포넌트들을 사용하여, 심지어 더 높은 전류들(예를 들어, 1s의 amps, 10s의 amps, 또는 훨씬 더 큰 amps 범위 값들 등)을 감지하도록 동작할 수 있다.

게다가, 그러한 압축신장 ADC의 다양한 구현들은 다수의 디케이드(decade) 자릿수(orders of magnitude)를 커버하도록 구현될 수 있다는 것에 유의한다. 예를 들어, 10s의 pico-amp 내지 1s의 milli-amp로 방사하는 전류 신호들을 검출하도록 구현되는 압축신장 ADC를 고려한다. 그러한 압축신장 ADC는 7-8 디케이드(decade) 또는 7-8 자릿수의 동적 범위를 커버할 것이다. 그러한 예 내에서, 그러한 매우 넓은 동적 범위는 로그 스케일을 사용하여 7-8 디케이드로 분할될 수 있어서, 각각의 특정 디케이드 내에 몇 개의 데이터 포인트들이 존재한다. 또한, 이러한 압축신장 ADC 및 감지될 수 있는 전류 신호들의 범위에 의해 생성되는 디지털 출력 신호(예를 들어, Do 1 및/또는 Do 2 신호)의 분해능에 관한 트레이드-오프가 존재한다는 것에 유의한다. 예를 들어, 이러한 압축신장 ADC에 의해 감지될 신호들의 동적 범위가 비교적 큰 경우, 높은 정확도로 매우 낮은 전류들을 감지하는데 제한이 있을 수 있다.

일반적으로 말하면, 감지될 신호들의 동적 범위가 더 넓어지면, 디지털 출력 신호(예를 들어, Do 1 및/또는 Do 2 신호)의 더 높은 분해능은 특히 매우 낮은 전류들을 감지할 때 더 높은 정확도를 제공한다. 10s의 pico-amps 내지 100s의 micro-amp 동적 범위 내의 전류들이 (예를 들어, 광검출 또는 포토다이오드 컴포넌트 내에서) 감지되어야 하는 예를 고려하면, 특정 수의 비트들(예를 들어, 12 비트들의 분해능)을 사용하여 디지털 출력 신호를 생성하는 것은 전체 범위를 커버하기에 불충분할 수 있다. 이러한 특정 예에서, (예를 들어, 16 비트의 분해능으로) 디지털 출력 신호의 증가하는 분해능은 더 높은 분해능을 갖는 신호들의 감지를 가능하게 하는 것을 도울 수 있고 또한 높은 정확도로 매우 낮은 전류들의 감지를 보조할 수 있다.

몇몇 다음의 도면들은 이전의 도면들과 유사성을 가지며, 적어도 하나의 차이점은 비선형 N-비트 DAC(1920)가 부하의 전류와 매칭하거나 추적하는 부하에 출력되는 전류를 생성하도록 구현된다는 것이다. 유사하게, ADC의 다른 예들과 관련하여 설명된 바와 같이, 이들 후속 도면들의 압축신장 ADC들은 또한 부하 전류를 상쇄하기 위해 부하(32)에 출력 전류를 제공하도록 동작한다. 이는 부하 전류와 동등하고 반대 극성의 출력 전류를 제공하는 것으로 이해될 수 있다. 또한, 이러한 압축신장 ADC는 부하(32)와 연관된 아날로그 신호를 감지하도록 구현될 수 있을 뿐만 아니라, 부하(32)가 다른 소스를 통해 활성화되지 않는 구현들 내에 부하(32)에 전력 및/또는 에너지를 제공하도록 구현될 수 있다. 일부 예들에서, 압축신장 ADC로부터 부하(32)로의 전력 및/또는 에너지의 이러한 제공은 압축신장 ADC가 부하(32)와 연관된 아날로그 신호 및 감지하는 단일 라인을 통해 동시에 수행된다. 또한, 이러한 압축신장 ADC는 부하(32)에 전력 및/또는 에너지를 제공하지 않고 부하(32)와 연관된 아날로그 신호의 감지만을 수행하도록 구현될 수 있다.

일반적으로 말하면, 비선형 N-비트 DAC(1920)와 같은 이러한 비선형 N-비트 DAC들에 관하여, 제공되는 출력 전류는 Do2의 비선형 함수이다. 따라서, 비선형 N-비트 DAC(1920)로부터의 출력 전류가 부하의 전류를 매칭 또는 추적하도록(예를 들어, 부하의 전류와 동등하고 반대이고, 그에 의해 Vref와 Vin 사이의 차이에 기초하는 에러 신호를 최소화하도록) 동작된다는 점을 고려하면, Do2 자체는 또한 부하 전류의 역함수이다.

도 19는 본 발명에 따른 비선형 N-비트 디지털-아날로그 컨버터(DAC)를 포함하는 ADC의 실시예(1900)의 개략적인 블록도이다. 이 도면은 비교기 및 처리 모듈(24)에 제공되는 Do 1을 생성하는 디지털 회로(410)를 포함하는 이전의 도면들(예를 들어, 도 4) 중 임의의 것과 유사하다. 처리 모듈(24)은 Do 1을 처리하여 Do 2를 생성한다. 또한, 아날로그 커패시터(C)는 부하(32)를 압축신장 ADC에 결합하는 노드(예를 들어, DAC에 비선형 N-비트 디지털을 포함하는 ADC, 감지되고 있는 아날로그 신호에 기초하여 디지털 출력 신호를 생성할 때 비선형 응답을 제공하는 ADC)에 연결된다.

그러나, 이 도면에서, 비선형 N-비트 DAC(1920)는 부하의 전류 신호를 매칭 및 추적하기 위해 부하(32)에 압축신장 ADC를 연결하거나 결합하는 노드에 제공되는 전류 신호를 생성하도록 구현된다.

후속하는 도면들 중 많은 것은 유사한 컴포넌트들을 포함하고, 유사하게 동작하고, 적어도 하나의 차이점은 그것들이 감지되는 아날로그 신호에 기초하여 디지털 출력 신호를 생성할 때 비선형 응답을 제공하도록 압축신장 ADC들로서 동작한다는 것이다. 많은 도면들은 N-비트 DAC(420) 대신에 구현된 비선형 N-비트 DAC(1920)를 포함한다.

도 20은 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC의 다른 실시예(2000)의 개략적인 블록도이다. 이 도면은 도 8과 유사하고 차이점은 비선형 N-비트 DAC(1920)가 N-비트 DAC(420) 대신에 구현된다는 것이다.

도 21은 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC의 다른 실시예(2100)의 개략적인 블록도이다. 이 도면은 도 9와 유사하고 차이점은 비선형 N-비트 DAC(1920)가 N-비트 DAC(420) 대신에 구현된다는 것이다.

도 22는 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC의 다른 실시예(2200)의 개략적인 블록도이다. 이 도면은 도 10과 유사하고 차이점은 비선형 N-비트 DAC(1920)가 N-비트 DAC(420) 대신에 구현된다는 것이다.

도 23은 본 발명에 따라 아날로그 차동 신호를 처리하도록 동작하는 비선형 N-비트 DAC를 포함하는 ADC의 실시예(2300)의 개략적인 블록도이다. 이 도면은 도 11과 유사하고 차이점은 차동 비선형 N-비트 DAC(2320)가 차동 N-비트 DAC(1120) 대신에 구현된다는 것이다.

도 24는 본 발명에 따라 아날로그 차동 신호를 처리하도록 동작하는 비선형 N-비트 DAC를 포함하는 ADC의 다른 실시예(2400)의 개략적인 블록도이다. 이 도면은 도 12와 유사하고 차이점은 차동 비선형 N-비트 DAC(2320)가 차동 N-비트 DAC(1120) 대신에 구현된다는 것이다.

도 25는 비선형 N-비트 DAC를 포함하고 본 발명에 따라 전압 측정을 수행하도록 동작하는 ADC의 실시예(2500)의 개략적인 블록도이다. 이 도면은 도 14a와 유사하고 차이점은 비선형 N-비트 DAC(1920)가 N-비트 DAC(420) 대신에 구현된다는 것이다. 예를 들어, 압축신장 ADC와 부하 전압(32-1)(예를 들어, 저항기, R, 트랜스-임피던스 회로, 및/또는 전압을 전류로 변환하기 위한 임의의 적절한 보완물 등) 사이에 적절한 엘리먼트를 일렬로 구현하는 것은 부하 전압(32-1)의 이러한 압축신장 ADC를 사용하여 검출될 수 있는 부하 전류로의 변환을 가능하게 한다. 이러한 예에서, 압축신장 ADC 내의 비선형 N-비트 DAC(1920)는 Do 2의 함수에 기초하여 동작한다. 저항기, R, 구현된 비-선형 N-비트 DAC(1920)를 포함하는 예에서, Do 2 자체는 R로 나눈 부하 전압(32-1)의 역함수(예를 들어, Vload/R의 함수)이다.

다음의 도면들 중 어떤 것은 비선형 변환 함수를 구현하기 위해 PNP 트랜지스터(대안으로, 포지티브-네거티브-포지티브 바이폴라 접합 트랜지스터(BJT)) 또는 NPN 트랜지스터(대안으로, 네거티브-포지티브-포지티브 BJT) 중 하나 또는 양자의 사용을 도시한다. 예를 들어, PNP 트랜지스터 또는 NPN 트랜지스터 중 하나 또는 양자의 사용은 대수 변환 함수를 구현하는 데 사용될 수 있다.

또한, 다음의 도면들 중 일부는 NPN 트랜지스터 또는 PNP 트랜지스터의 베이스에 의해 수신될 출력 전압 신호를 제공하는 N-비트 DAC(420-1)를 사용하여 동작한다. 이러한 예들에서, NPN 트랜지스터 또는 PNP 트랜지스터 중 하나 이상은 부하 전류에 매칭하거나 부하 전류를 추적하는 전류를 제공하도록 구현된다. 특정 예는 전류를 소싱함으로써 동작하고, 다른 예는 전류를 싱크함으로써 동작한다. 심지어 다른 예들은 부하 전류를 매칭 또는 추적하기 위해 요구될 수 있는 소싱 전류 및 싱크 전류의 둘 모두의 기능을 제공함으로써 동작한다.

도 26a는 본 발명에 따라 전류를 소싱하도록 구현된 PNP 트랜지스터(대안으로, 포지티브-네거티브-포지티브 바이폴라 접합 트랜지스터(BJT))를 포함하는 ADC의 실시예(2601)의 개략적인 블록도이다.

일반적으로 말하면, BJT는 3개의 단자, 베이스(B), 콜렉터(C), 및 에미터(E)를 포함하는 유형의 트랜지스터이다. 이러한 BJT는 이들 사이에서 얇은 도핑 영역을 공유하는 2개의 반도체 접합부를 포함한다. NPN 트랜지스터를 고려하면, 얇은 p-도핑된 영역은 2개의 n-형 반도체 영역들 사이에 구현되고, 이에 의해 2개의 반도체 접합부들을 형성한다. PNP 트랜지스터를 고려면, 얇은 n-도핑 영역은 2개의 p-형 반도체 영역들 사이에 구현되어 2개의 반도체 접합부들을 형성한다.

이러한 트랜지스터에 대하여, 베이스(B)와 에미터(E) 사이의 전압의 함수로서 콜렉터 전류(Ic)는 다음과 같다:

, 여기서 Shockley 다이오드 방정식 또는 다이오드 법칙에 따라,

I_s는 역 바이어스 포화 전류(reverse bias saturation current)(대안으로 스케일 전류(scale current)로 지칭됨)이고;

V_BE는 반도체 접합부를 가로지르는 전압이다;

V_T는 열 전압 kT/q이고, 이는 볼츠만 상수 k, 곱하기 온도 T, 나누기 전자 전하 q이다.

이와 같이, V_BE의 값은 N-비트 DAC(420-1)의 출력 전압이며, 이는 Vfull_scale로 도시된 풀-스케일 전압에 기초하여 동작하므로, N-비트 DAC(420-1)는 Vfull_scale로 도시된 풀-스케일 전압을 포함하여 그리고 최대 출력 전압을 제공하도록 동작한다.

V_BE가 N-비트 DAC(420-1)의 출력 전압이라고 가정하면, 이는 또한 Do 2의 아날로그 신호로의 변환이다.

따라서, Do 2는 다음과 같이 콜렉터 전류 Ic를 보여주는 상기 방정식의 역 함수이다:

Vfull_scale로 도시된 풀-스케일 전압은 풀-스케일 출력 전류를 제어하도록 또한 동작하는 N-비트 DAC(420-1)에 대한 기준 전압이다. 도 28b 및 도 28c는 온도 독립적인 풀-스케일 기준 회로가 구현될 수 있는 예들을 도시한다.

도 26a를 다시 참조하면, 이 도면은 부하 전류를 매칭 및 추적하기 위해 부하(32)에 연결되는 노드에 전류를 소싱하도록 구현된 PNP 트랜지스터를 도시한다.

도 26b는 본 발명에 따라 전류를 싱크하도록 구현된 NPN 트랜지스터(대안으로, 네거티브-포지티브-포지티브 BJT)를 포함하는 ADC의 실시예(2602)의 개략적인 블록도이다. 이 도면은 부하 전류를 매칭 및 추적하기 위해 부하(32)에 연결되는 노드로부터 전류를 싱크하도록 구현된 NPN 트랜지스터를 도시한다.

도 27은 본 발명에 따라 전류를 소싱하도록 구현된 PNP 트랜지스터 및 전류를 싱크하도록 구현된 NPN 트랜지스터 둘 모두를 포함하는 ADC의 실시예(2700)의 개략적인 블록도이다. 이 도면은 부하 전류를 매칭 및 추적하기 위해 부하(32)에 연결되는 노드에 전류를 소싱하도록 구현된 PNP 트랜지스터 및 부하 전류를 매칭 및 추적하기 위해 부하(32)에 연결되는 노드로부터 전류를 싱크하도록 구현된 NPN 트랜지스터 둘 모두를 도시한다. 서로 협력하여, PNP 트랜지스터 및 NPN 트랜지스터 둘 모두는 부하 전류를 매칭 및 추적하는데 필요할 수 있는 전류를 싱크 또는 소싱(source)하도록 동작할 수 있다.

도 28a는 본 발명에 따라 전류를 소스 및/또는 싱크하도록 구현된 다이오드들을 포함하는 ADC의 실시예(2801)의 개략적인 블록도이다. 이 도면은 부하 전류를 매칭 및 추적하기 위해 부하(32)에 연결하는 노드에 또는 그로부터 전류를 싱크 또는 소싱하기 위해 제공하기 위해, 처리 모듈(24)에 의해 제어되는 것과 같은 스위치들을 사용하여 구현되고 제어되는 2개의 다이오드들을 도시한다.

도 28b는 본 발명에 따라 풀 스케일 전압 신호를 생성하도록 동작하는 PNP 트랜지스터 다이오드 구성의 실시예(2802)의 개략적인 블록도이다. 또한, 온도 독립적인 풀-스케일 기준 전류를 갖는 한가지 방법은 인가된 기준 전류 Iref에 기초하여 풀-스케일 전압(Vfull_scale)을 생성하기 위해 PNP 또는 NPN 다이오드 구성을 사용하는 것에 유의한다. 이것은 전류 미러를 형성하기 위한 것이다. 부하에 대한 출력 바이폴라 트랜지스터 전류는 N-비트 DAC(420-1)에 의해 제공된 전압 값에 의해 스케일링되는 기준 전류 Iref의 미러 카피이다. 기준 전류는 PNP(또는 NPN)의 콜렉터에 인가되고 베이스는 다이오드 구성을 형성하도록 콜렉터에 연결된다. PNP의 베이스 전압은 N-비트 DAC에 인가되는 풀-스케일 전압(Vfull_scale)이다. 이러한 PNP 트랜지스터에 대한 구성은 도 28b에 관련하여 도시된다. 이러한 NPN 트랜지스터에 대한 구성은 도 28b에 관련하여 도시된다.

도 28c는 본 발명에 따라 풀 스케일 전압 신호를 생성하도록 동작하는 NPN 트랜지스터 다이오드 구성의 실시예(2803)의 개략적인 블록도이다.

하나 이상의 NPN 트랜지스터, PNP 트랜지스터, 및/또는 다이오드를 사용하는 압축신장 ADC의 이러한 구현은 종래 기술의 ADC에 비해 다수의 이점을 제공한다. 예를 들어, 이들은 극 저전력을 사용하여 작동될 수 있다. 또한, 이들은 입력 전류에 대수적으로 비례하는 디지털 출력(예를 들어, Do 2)의 직접 변환을 제공하도록 동작한다. 또한, 온도 독립적인 풀-스케일 기준 전류를 제공하기 위해 설명된 것과 같은 적절한 구현예를 사용하면, 이러한 압축신장 ADC는 온도 의존적인 종래 기술의 ADC들과 대조적으로 온도 독립적이다. 또한, 이러한 압축신장 ADC의 정확도 및 동작은 바이폴라 트랜지스터의 I_s 전류[역 바이어스 포화 전류(reverse bias saturation current)(대안으로 스케일 전류(scale current)로 지칭됨)]와 독립적이며, 이는 컴포넌트들에 걸쳐 매우 넓은 허용 오차(tolerance)를 가질 수 있다.

다음의 도면들 중 임의의 것은 비선형 변환 함수를 구현하기 위해 P-채널 또는 P-형 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET)(대안으로, PMOS 트랜지스터) 또는 N-채널 또는 N-형 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET)(대안으로, NMOS 트랜지스터) 중 하나 또는 양자의 사용을 도시한다. 예를 들어, PMOS 트랜지스터 또는 NMOS 트랜지스터 중 하나 또는 둘 모두의 사용은 대수 변환 함수를 구현하는 데 사용될 수 있다.

또한, 다음의 도면들 중 일부는 NMOS 트랜지스터 또는 PMOS 트랜지스터의 게이트에 의해 수신될 출력 전압 신호를 제공하는 N-비트 DAC(420-1)를 사용하여 동작한다. 이러한 예들에서, NMOS 트랜지스터 또는 PMOS 트랜지스터 중 하나 이상은 부하 전류에 매칭하거나 부하 전류를 추적하는 전류를 제공하도록 구현된다. 특정 예는 전류를 소싱함으로써 동작하고, 다른 예는 전류를 싱크함으로써 동작한다. 심지어 다른 예들은 부하 전류를 매칭 또는 추적하기 위해 요구될 수 있는 소싱 전류 및 싱크 전류의 둘 모두의 기능을 제공함으로써 동작한다.

도 29a는 본 발명에 따라 전류를 소싱하도록 구현된 P-채널 또는 P-형 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)(대안으로, PMOS 트랜지스터)를 포함하는 ADC의 실시예(2901)의 개략적인 블록도이다.

예를 들어, NMOS 트랜지스터 또는 PMOS 트랜지스터 중 하나 또는 둘 모두의 사용은 제곱근 변환 함수(square root conversion function)로서 동작한다. 예를 들어, MOSFET의 드레인 전류(I_D)는 다음과 같다:

,여기서,

V_GS는 MOSFET의 게이트(G) 내지 소스(S) 접합부 양단의 전압이고;

V_T는 열 전압, kT/q이며, 이는 볼츠만 상수, k, 곱하기 온도, T, 전자 전하 q로 나눈 것이다;

W는 게이트 폭;

L은 게이트 길이이고;

μC_ox는 프로세스 트랜스컨덕턴스 파라미터이고; 및

μC_ox(W/L)는 MOSFET 트랜스컨덕턴스 파라미터이다.

이와 같이, MOSFET의 게이트(G) 대 소스(S) 접합부의 전압(V_GS)은 N-비트 DAC(420-1)의 출력 전압이다. 따라서, V_GS의 값은 N-비트 DAC(420-1)의 출력 전압이다.

V_GS가 N-비트 DAC(420-1)의 출력 전압이라고 가정하면, 이는 또한 Do 2의 아날로그 신호로의 변환이다.

따라서, Do 2(아래 식에 Do로 도시됨)는 다음과 같이 드레인 전류(I_D)를 나타내는 상기 방정식의 역 함수이다:

알 수 있는 바와 같이, 이는 드레인 전류 I_D인 입력 전류의 제곱근 함수인 Do 2(상기 방정식에서 Do로 도시됨)를 도시한다.

또한, 로그 비율-메트릭 측정과 유사한 병렬 측정이 V_T에 대한 의존성을 제거하기 위해 사용될 수 있으며, 이는 열 전압, kT/q이고, 이는온도의 함수로서 변한다. 예를 들어, 바이폴라 트랜지스터 변형에서와 같이 유사한 다이오드 구성 및 Iref 전류 미러가 MOSFET 디바이스들에 대해 여기에 적용될 수 있다.

예를 들어, 아래의 Do1로 도시된 제1 디지털 출력 신호 및 아래의 Do2로 도시된 제1 디지털 출력 신호를 생성하는 것을 고려한다:

및

, 이 두 엘리먼트의 차이는 다음과 같다:

, 이는 온도에 독립적이고, V_T에 의존하지 않고, 이는 열 전압, kT/q이다.

도 29a를 다시 참조하면, 이 도면은 부하 전류를 매칭 및 추적하기 위해 부하(32)에 연결되는 노드에 전류를 소싱하도록 구현된 PMOS 트랜지스터를 도시한다.

도 29b는 본 발명에 따라 전류를 싱크하도록 구현된 N-채널 또는 N-형 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)(대안으로, NMOS 트랜지스터)를 포함하는 ADC의 실시예(2902)의 개략적인 블록도이다. 이 도면은 부하 전류를 매칭 및 추적하기 위해 부하(32)에 연결되는 노드로부터의 전류를 싱크하도록 구현된 NMOS 트랜지스터를 도시한다.

도 30은 본 발명에 따라 전류를 소싱하도록 구현된 PMOS 트랜지스터 및 전류를 싱크하도록 구현된 NMOS 트랜지스터 둘 모두를 포함하는 ADC의 실시예(3000)의 개략적인 블록도이다. 이 도면은 부하 전류를 매칭 및 추적하기 위해 부하(32)에 연결되는 노드에 전류를 소싱하도록 구현된 PMOS 트랜지스터 및 부하 전류를 매칭 및 추적하기 위해 부하(32)에 연결되는 노드로부터 전류를 싱크하도록 구현된 NMOS 트랜지스터 둘 모두를 도시한다. 서로 협력하여, PMOS 트랜지스터 및 NMOS 트랜지스터 둘 모두는 부하 전류를 매칭하고 추적하기 위해 필요할 수 있는 바와 같이 전류를 싱크 또는 소싱하도록 동작할 수 있다.

도 31은 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC 내의 디지털 도메인 필터링의 실시예(3100)를 도시하는 개략적인 블록도이다. 이 도면은 도 15와 유사하고 차이점은 비선형 N-비트 DAC(1920)가 N-비트 DAC(420) 대신에 구현된다는 것이다.

도 32는 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC 내의 캐스케이드된 필터들을 사용하는 디지털 도메인 필터링의 실시예(3200)를 도시하는 개략적인 블록도이다. 이 도면은 도 16과 유사하고 차이점은 비선형 N-비트 DAC(1920)가 N-비트 DAC(420) 대신에 구현된다는 것이다.

도 33은 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC 내의 구성가능한/조정가능한 캐스케이드된 필터들을 사용하는 디지털 도메인 필터링의 다른 실시예(3300)를 도시하는 개략적인 블록도이다. 이 도면은 도 17과 유사하고, 차이점은 비선형 N-비트 DAC(1920)가 N-비트 DAC(420) 대신에 구현된다는 것이다.

도 34는 본 발명에 따른 비선형 N-비트 DAC를 포함하는 ADC 내에서 디지털 도메인 필터링을 수행하도록 구현된 하나 이상의 처리 모듈의 실시예(3400)를 도시하는 개략적인 블록도이다. 이 도면은 도 18과 유사하고 차이점은 비선형 N-비트 DAC(1920)가 N-비트 DAC(420) 대신에 구현된다는 것이다.

비트 스트림, 스트림, 신호 시퀀스 등(또는 이들의 등가물들)과 같은 본 명세서에서 사용될 수 있는 용어들은, 콘텐츠가 다수의 원하는 유형들(예를 들어, 데이터, 비디오, 스피치, 텍스트, 그래픽, 오디오 등 이들 중 임의의 것은 일반적으로 '데이터'로 지칭될 수 있음) 중 임의의 것에 대응하는 디지털 정보를 설명하기 위해 상호 교환하여 사용된다는 것에 유의한다.

본 명세서에서 사용될 수 있는, 용어 "실질적으로" 및 "대략"은 대응하는 용어 및/또는 아이템들 사이의 상대성에 대해 산업에서 용인되는 허용 오차를 제공한다. 일부 산업의 경우 업계에서 용인되는 허용 오차는 1% 미만이고, 다른 산업의 경우 업계에서 용인되는 허용 오차는 10% 이상이다. 업계에서 용인되는 다른 허용 오차 범위는 1퍼센트 미만에서 50퍼센트까지의 범위이다. 업계에서 용인되는 허용 오차는 성분 값, 집적 회로 프로세스 편차, 온도 편차, 상승 및 하강 시간, 열 잡음, 치수, 시그널링 에러, 드롭된 패킷, 온도, 압력, 재료 구성 및/또는 성능 메트릭에 상응하지만 이에 제한되지 않는다. 산업 내에서, 용인되는 허용 오차의 허용 오차 편차는 퍼센트 레벨 이상 또는 미만(예를 들어, +/- 1% 미만의 치수 허용 오차)일 수 있다. 아이템 간의 일부 상대성은 퍼센트 레벨 미만에서 몇 퍼센트까지의 차이의 범위일 수 있다. 아이템 간의 다른 상대성은 몇 퍼센트의 차이로부터 차이의 크기까지의 범위일 수 있다.

본 명세서에서 또한 사용될 수 있는, 용어(들)는 "구성된", "동작 가능하게 결합", "결합된", 및/또는 "결합하는"은 아이템들 사이의 직접 결합 및/또는 개재 아이템을 통한 아이템들 사이의 간접 결합을 포함하고(예를 들어, 아이템은 컴포넌트, 엘리먼트, 회로, 및/또는 모듈을 포함하지만 이에 제한되지 않음), 개재 아이템은 간접 결합의 예를 들어, 신호의 정보를 수정하지 않지만 그것의 전류 레벨, 전압 레벨, 및/또는 전력 레벨을 조정할 수 있다. 본 명세서에서 추가로 사용될 수 있는 바와 같이, 추론된 결합(즉, 하나의 엘리먼트가 추론에 의해 다른 엘리먼트에 결합되는 경우)은 "결합된"과 동일한 방식으로 2개의 아이템들 사이의 직접 및 간접 결합을 포함한다.

본 명세서에서 더 사용될 수 있는, 용어 "구성된", "동작 가능하게", "결합된", 또는 "동작 가능하게 결합된"는 아이템이, 활성화될 때, 하나 이상의 그것의 대응하는 기능들을 수행하기 위해, 전력 연결들, 입력(들), 출력(들) 등 중 하나 이상을 포함하고 하나 이상의 다른 아이템들에 대한 추론된 결합을 더 포함할 수 있다는 것을 나타낸다. 본 명세서에서 추가로 사용될 수 있는, 용어 "관련된"은 별개의 아이템들 및/또는 다른 아이템 내에 내장되는 하나의 아이템의 직접 및/또는 간접 결합을 포함한다.

본 명세서에서 사용될 수 있는, 용어 "호의적으로 비교(compares favorably)"는 둘 이상의 아이템들, 신호들, 등 사이의 비교가 원하는 관계를 제공한다는 것을 나타낸다. 예를 들어, 원하는 관계가 신호 1이 신호 2보다 큰 크기를 갖는 경우, 신호 1의 크기가 신호 2의 크기 보다 큰 경우 또는 신호 2의 크기가 신호 1의 크기보다 작은 경우 호의적인 비교가 달성될 수 있다. 본 명세서에서 사용될 수 있는, 용어 "비호의적으로 비교(compares unfavorably)"는 둘 이상의 아이템, 신호 등 사이의 비교가 원하는 관계를 제공하지 못한다는 것을 표시한다.

본 명세서에서 사용될 수 있는, 하나 이상의 청구항들은, "a", "b" 및 "c" 보다 많거나 적은 엘리먼트를 갖는 이 일반적인 형태 "a, b, 또는 c 중 적어도 하나" 또는 이러한 일반적인 형태의 특정 형태로, 어구 "a, b, 및 c 중 적어도 하나"를 포함할 수 있다. 두 가지 구문 중 어느 것이든 해당 구절은 동일하게 해석되어야 한다. 특히, "a, b 및 c 중 적어도 하나"는 "a, b 또는 c 중 적어도 하나"와 동등하고, a, b 및/또는 c를 의미한다. 일 예로서, "a"만, "b"만, "c"만, "a"와 "b", "a"와 "c", "b"와 "c" 및/또는 "a", "b" 및 "c" 를 의미한다.

본 명세서에서 또한 사용될 수 있는, 용어 "처리 모듈", "처리 회로", "프로세서", "처리 회로부", 및/또는 "처리 유닛"은 단일 처리 디바이스 또는 복수의 처리 디바이스들일 수 있다. 이러한 처리 디바이스는 마이크로프로세서, 마이크로 제어기, 디지털 신호 프로세서, 마이크로컴퓨터, 중앙 처리 유닛, 필드 프로그램가능 게이트 어레이, 프로그램가능 로직 디바이스, 상태 기계, 로직 회로부, 아날로그 회로부, 디지털 회로부, 및/또는 회로부의 하드 코딩 및/또는 동작 명령어들에 기초하여 신호들(아날로그 및/또는 디지털)을 조작하는 임의의 디바이스일 수 있다. 처리 모듈, 모듈, 처리 회로, 처리 회로부, 및/또는 처리 유닛은 단일 메모리 디바이스, 복수의 메모리 디바이스들, 및/또는 다른 처리 모듈, 모듈, 처리 회로, 처리 회로부, 및/또는 처리 유닛의 내장 회로일 수 있는 메모리 및/또는 집적 메모리 엘리먼트일 수 있거나, 또는 이를 더 포함할 수 있다. 이러한 메모리 디바이스는 판독 전용 메모리, 랜덤 액세스 메모리, 휘발성 메모리, 비휘발성 메모리, 정적 메모리, 동적 메모리, 플래시 메모리, 캐시 메모리, 및/또는 디지털 정보를 저장하는 임의의 디바이스일 수 있다. 처리 모듈, 모듈, 처리 회로, 처리 회로부, 및/또는 처리 유닛이 하나 초과의 처리 디바이스를 포함하는 경우, 처리 디바이스들은 중앙에 위치될 수 있거나(예를 들어, 유선 및/또는 무선 버스 구조를 통해 함께 직접 결합될 수 있거나) 분산하여 위치될 수 있다(예를 들어, 로컬 영역 네트워크 및/또는 광역 네트워크를 통한 간접 결합을 통해 클라우드 컴퓨팅). 처리 모듈, 모듈, 처리 회로, 처리 회로부 및/또는 처리 유닛이 상태 기계, 아날로그 회로부, 디지털 회로부 및/또는 로직 회로부를 통해 그 기능들 중 하나 이상을 구현하는 경우, 대응하는 동작 명령어들을 저장하는 메모리 및/또는 메모리 엘리먼트는 상태 기계, 아날로그 회로부, 디지털 회로부 및/또는 로직 회로부를 포함하는 회로 내에 내장되거나 그 외부에 내장될 수 있다는 것에 추가로 유의한다. 또한, 메모리 엘리먼트는 도면들 중 하나 이상에 예시된 단계들 및/또는 기능들 중 적어도 일부에 대응하는 하드 코딩된 및/또는 동작 명령어들을 저장하고, 처리 모듈, 모듈, 처리 회로, 처리 회로부 및/또는 처리 유닛이 실행할 수 있다는 것을 유의한다. 그러한 메모리 디바이스 또는 메모리 소자는 제조 제품에 포함될 수 있다.

하나 이상의 실시예들은 특정된 기능들 및 이들의 관계들의 성능을 예시하는 방법 단계들의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록 및 방법 단계의 경계 및 시퀀스는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 지정된 함수 및 관계가 적절히 수행되는 한 대체 경계와 시퀀스가 정의될 수 있다. 그러한 임의의 대안적인 경계들 또는 시퀀스들은 따라서 청구항들의 범위 및 사상 내에 있다. 나아가, 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 임의로 정의되었다. 소정의 중대한 기능을 적절히 수행하는 한, 대안 경계가 정의될 수 있다. 유사하게, 흐름도 블록들은 또한 특정 중대한 기능을 예시하기 위해 본 명세서에서 임의로 정의될 수 있다.

사용되는 범위까지, 흐름도 블록 경계들 및 시퀀스는 달리 정의될 수 있었고 여전히 특정 중대한 기능을 수행한다. 기능적 빌딩 블록 및 흐름도 블록 및 시퀀스 둘 모두의 그러한 대안 정의는 따라서 청구항의 범위 및 사상 내에 있다. 당업자는 또한 본 명세서에서 기능 빌딩 블록들, 및 다른 예시적인 블록들, 모듈들 및 컴포넌트들이 예시된 바와 같이 또는 이산 컴포넌트들, 애플리케이션 특정 집적 회로들, 적절한 소프트웨어 등을 실행하는 프로세서들 또는 이들의 임의의 조합에 의해 구현될 수 있다는 것을 인식할 것이다.

또한, 흐름도는 "시작" 및/또는 "계속" 표시를 포함할 수 있다. "시작" 및 "계속" 표시는 제시된 단계가 옵션으로 하나 이상의 다른 루틴에 통합되거나 하나 이상의 다른 루틴과 함께 다른 방식으로 사용될 수 있음을 반영한다. 또한, 흐름도는 "종료" 및/또는 "계속" 표시를 포함할 수 있다. "종료" 및/또는 "계속" 표시는 제시된 단계가 설명되고 도시된 바와 같이 종료될 수 있거나 또는 옵션으로 하나 이상의 다른 루틴에 통합되거나 하나 이상의 다른 루틴과 함께 다른 방식으로 사용될 수 있음을 반영한다. 이러한 맥락에서, "시작"은 제시된 제1 단계의 시작을 나타내며, 구체적으로 도시되지 않은 다른 활동이 선행될 수 있다. 또한, "계속" 표시는 제시된 단계들이 여러 번 수행될 수 있고 및/또는 구체적으로 도시되지 않은 다른 활동들에 의해 계속될 수 있음을 반영한다. 또한, 흐름도가 단계들의 특정 순서를 나타내지만, 인과관계의 원리가 유지된다면 다른 순서도 마찬가지로 가능하다.

하나 이상의 실시예들은 하나 이상의 양태들, 하나 이상의 피처들, 하나 이상의 개념들, 및/또는 하나 이상의 예들을 예시하기 위해 본 명세서에서 사용된다. 장치, 제조 물품, 기계, 및/또는 프로세스의 물리적 실시예는 본 명세서에서 논의된 실시예들 중 하나 이상을 참조하여 설명된 양태들, 피처들, 개념들, 예들 등 중 하나 이상을 포함할 수 있다. 또한, 도면마다, 실시예들은 동일하거나 상이한 참조 번호들을 사용할 수 있는 동일하거나 유사하게 명명된 기능들, 단계들, 모듈들 등을 포함할 수 있고, 예컨대, 기능들, 단계들, 모듈들 등은 동일하거나 유사한 기능들, 단계들, 모듈들 등 또는 상이한 것들일 수 있다.

구체적으로 반대로 언급되지 않는 한, 본 명세서에 제시된 임의의 도면들 중 도면에서의 엘리먼트들로의, 엘리먼트들로부터의, 및/또는 엘리먼트들 사이의 신호들은 아날로그 또는 디지털, 연속 시간 또는 이산 시간, 및 단일-종단 또는 차동일 수 있다. 예를 들어, 신호 경로가 단일 종단 경로(single-ended path)로 도시된 경우, 차동 신호 경로도 나타낸다. 유사하게, 신호 경로가 차동 경로로서 도시되면, 이는 또한 단일-종단 신호 경로를 나타낸다. 하나 이상의 특정 아키텍처들이 본 명세서에서 설명되지만, 당업자에 의해 인식되는 바와 같이, 명시적으로 도시되지 않은 하나 이상의 데이터 버스들, 엘리먼트들 사이의 직접 연결, 및/또는 다른 엘리먼트들 사이의 간접 결합을 사용하는 다른 아키텍처들이 마찬가지로 구현될 수 있다.

용어 "모듈"은 실시예들 중 하나 이상의 설명에서 사용된다. 모듈은 동작 명령어들을 저장하는 메모리를 포함하거나 메모리와 관련하여 동작할 수 있는 프로세서 또는 다른 처리 디바이스 또는 다른 하드웨어와 같은 디바이스를 통해 하나 이상의 기능들을 구현한다. 모듈은 독립적으로 및/또는 소프트웨어 및/또는 펌웨어와 함께 동작할 수 있다. 본원에서 또한 사용되는 바와 같이, 모듈은 하나 이상의 서브-모듈들을 포함할 수 있고, 이들 각각은 하나 이상의 모듈들일 수 있다.

본 명세서에서 추가로 사용될 수 있는, 컴퓨터 판독가능 메모리는 하나 이상의 메모리 엘리먼트들을 포함한다. 메모리 엘리먼트는 별개의 메모리 디바이스, 다수의 메모리 디바이스들, 또는 메모리 디바이스 내의 메모리 위치들의 세트일 수 있다. 이러한 메모리 디바이스는 판독 전용 메모리, 랜덤 액세스 메모리, 휘발성 메모리, 비휘발성 메모리, 정적 메모리, 동적 메모리, 플래시 메모리, 캐시 메모리, 및/또는 디지털 정보를 저장하는 임의의 디바이스일 수 있다. 메모리 디바이스는 솔리드-스테이트 메모리, 하드 드라이브 메모리, 클라우드 메모리, 썸 드라이브(thumb drive), 서버 메모리, 컴퓨팅 디바이스 메모리, 및/또는 디지털 정보를 저장하기 위한 다른 물리적 매체의 형태일 수 있다.

하나 이상의 실시예들의 다양한 기능들 및 피처들의 특정 조합들이 본 명세서에 명시적으로 기재되었지만, 이들 피처들 및 기능들의 다른 조합들이 마찬가지로 가능하다. 본 개시내용은 본 명세서에 개시된 특정 예들에 의해 제한되지 않으며 이들 다른 조합들을 명백하게 포함한다.

Claims

아날로그-디지털 컨버터(ADC)에 있어서,
부하(load)에 동작 가능하게 결합되고, 부하 전류 및 디지털-아날로그 컨버터(DAC) 출력 전류에 의한 충전에 기초하여 부하 전압을 생성하도록 구성된 커패시터로서, 상기 ADC는 단일 라인을 통해 상기 부하에 결합된, 상기 커패시터;
비교기로서, 인에이블(enable)될 때, 상기 비교기는 상기 부하 전압과 기준 전압 사이의 차이를 나타내는 비교기 출력 신호를 생성하기 위해 상기 부하 전압을 기준 전압과 비교하도록 동작 가능하게 결합되고 구성된, 상기 비교기;
상기 비교기에 동작 가능하게 결합된 디지털 회로로서, 인에이블될 때, 상기 디지털 회로는 상기 부하 전압과 상기 기준 전압 사이의 차이를 나타내는 제1 디지털 출력 신호를 생성하기 위해 상기 비교기 출력 신호를 처리하도록 구성된, 상기 디지털 회로;
동작 명령어를 저장하는 메모리;
상기 디지털 회로 및 상기 메모리에 동작 가능하게 결합된 하나 이상의 처리 모듈로서, 인에이블될 때, 상기 하나 이상의 처리 모듈은 상기 제1 디지털 출력 신호를 처리하여 상기 부하 전압과 상기 기준 전압 사이의 차이를 나타내는 제2 디지털 출력 신호를 생성하도록 상기 동작 명령어들을 실행하도록 구성되고, 상기 제2 디지털 출력 신호는 상기 제1 디지털 출력 신호보다 높은 분해능(resolution)을 포함하는, 상기 처리 모듈; 및
상기 하나 이상의 처리 모듈들에 동작 가능하게 결합된 N-비트 디지털-아날로그 컨버터(DAC)로서, 인에이블될 때, 상기 N-비트 DAC는 상기 제2 디지털 출력 신호에 기초하여 상기 DAC 출력 전류를 생성하도록 구성되고, N은 양의 정수이고, 상기 DAC 출력 전류는 상기 부하 전류를 추적(track)하고, 상기 부하 전압은 상기 기준 전압을 추적하는, 상기 N-비트 디지털-아날로그 컨버터를 포함하는, 아날로그-디지털 컨버터.
제1항에 있어서, 인에이블될 때, 상기 비교기는,
상기 비교기의 제1 입력을 통해 상기 부하 전압을 수신하고; 및
상기 비교기의 제2 입력을 통해 상기 기준 전압을 수신하도록 동작 가능하게 결합되고 구성된, 아날로그-디지털 컨버터.
제1 항에 있어서, 상기 하나 이상의 처리 모듈은 인에이블될 때, 대역 통과 필터링 또는 저역 통과 필터링을 수행하는 것에 따라 상기 제1 디지털 출력 신호를 처리하여 상기 부하 전압과 상기 기준 전압 사이의 차이를 나타내는 상기 제2 디지털 출력 신호를 생성하도록 추가로 구성된, 아날로그-디지털 컨버터.
제1항에 있어서, 상기 디지털 회로는 샘플 앤 홀드 회로(sample and hold circuit)를 포함하는, 아날로그-디지털 컨버터.
제1항에 있어서,
상기 비교기는 시그마-델타 비교기를 포함하고; 및
상기 디지털 회로는 클록킹된 플립 플롭(clocked flip flop)을 포함하는, 아날로그-디지털 컨버터.
제1항에 있어서, 디지털 비교기는 상기 비교기 및 상기 디지털 회로 둘 모두를 포함하고, 인에이블될 때, 상기 디지털 비교기는 상기 부하 전압과 상기 기준 전압 사이의 차이를 나타내는 상기 제1 디지털 출력 신호를 생성하기 위해 상기 부하 전압을 상기 기준 전압과 비교하도록 동작 가능하게 결합되고 구성된, 아날로그-디지털 컨버터.
제6항에 있어서, 인에이블될 때, 상기 디지털 비교기는,
상기 비교기의 제1 입력을 통해 상기 부하 전압을 수신하고; 및
상기 비교기의 제2 입력을 통해 상기 기준 전압을 수신하도록 동작 가능하게 결합되고, 구성된, 아날로그-디지털 컨버터.
제1항에 있어서,
상기 하나 이상의 처리 모듈들에 동작 가능하게 결합된 데시메이션 필터(decimation filter)를 더 포함하고, 인에이블될 때, 상기 데시메이션 필터는 상기 제2 디지털 출력 신호를 처리하여 상기 제2 디지털 출력 신호보다 더 낮은 샘플링 레이트 및 더 높은 분해능을 갖는 다른 디지털 출력 신호를 생성하도록 구성되는, 아날로그-디지털 컨버터.
제1항에 있어서,
상기 디지털 회로에 동작 가능하게 결합된 데시메이션 필터(decimation filter)를 더 포함하고, 인에이블될 때, 상기 데시메이션 필터는 상기 제1 디지털 출력 신호를 처리하여 상기 제1 디지털 출력 신호보다 더 낮은 샘플링 레이트 및 더 높은 분해능을 갖는 다른 디지털 출력 신호를 생성하도록 구성되는, 아날로그-디지털 컨버터.
제1항에 있어서, 상기 부하는 전극, 센서 또는 트랜스듀서를 포함하는, 아날로그-디지털 컨버터.
아날로그-디지털 컨버터(ADC)에 있어서,
제1 연산 증폭기(op amp) 입력을 통해 부하에 동작 가능하게 결합된 연산 증폭기로서, 커패시터가 상기 제1 op amp 입력 및 op amp 출력에 동작 가능하게 결합되고, 인에이블될 때, 상기 op amp는 부하 전류 및 디지털-아날로그 컨버터(DAC) 출력 전류에 의한 상기 커패시터의 충전에 기초하는 부하 전압에 대응하는 상기 op amp 출력에서의 출력 전압을 생성하도록 구성되고, 상기 ADC는 단일 라인을 통해 상기 부하에 결합된, 상기 연산 증폭기;
상기 op amp에 동작 가능하게 연결된 비교기로서, 인에이블될 때, 상기 비교기는 비교기 출력 신호를 생성하기 위해 상기 부하 전압을 기준 전압과 비교하도록 동작 가능하게 결합되고 구성된, 상기 비교기;
상기 비교기에 동작 가능하게 결합되는 디지털 회로로서, 인에이블될 때, 상기 디지털 회로는 상기 부하 전압과 상기 기준 전압 사이의 차이를 나타내는 제1 디지털 출력 신호를 생성하기 위해 상기 비교기 출력 신호를 처리하도록 구성된, 상기 디지털 회로;
동작 명령어를 저장하는 메모리;
상기 디지털 회로 및 상기 메모리에 동작 가능하게 결합된 하나 이상의 처리 모듈로서, 인에이블될 때, 상기 하나 이상의 처리 모듈은 상기 제1 디지털 출력 신호를 처리하여 상기 부하 전압과 상기 기준 전압 사이의 차이를 나타내는 제2 디지털 출력 신호를 생성하도록 상기 동작 명령어들을 실행하도록 구성되고, 상기 제2 디지털 출력 신호는 상기 제1 디지털 출력 신호보다 높은 분해능을 포함하는, 상기 처리 모듈; 및
상기 하나 이상의 처리 모듈들에 동작 가능하게 결합되는 N-비트 디지털-아날로그 컨버터(DAC)로서, 인에이블될 때, 상기 N-비트 DAC는 상기 제2 디지털 출력 신호에 기초하여 상기 DAC 출력 전류를 생성하도록 구성되고, N은 양의 정수이며, 상기 DAC 출력 전류는 상기 부하 전류를 추적하고, 상기 부하 전압은 상기 기준 전압을 추적하는, 상기 N-비트 디지털-아날로그 컨버터를 포함하는, 아날로그-디지털 컨버터.
제11항에 있어서, 인에이블될 때, 상기 비교기는,
상기 비교기의 제1 입력을 통해 상기 부하 전압을 수신하고; 및
상기 비교기의 제2 입력을 통해 상기 기준 전압을 수신하도록 동작 가능하게 결합되고 구성된, 아날로그-디지털 컨버터.
제11 항에 있어서, 상기 하나 이상의 처리 모듈은 인에이블될 때, 대역 통과 필터링 또는 저역 통과 필터링을 수행하는 것에 따라 상기 제1 디지털 출력 신호를 처리하여 상기 부하 전압과 상기 기준 전압 사이의 차이를 나타내는 상기 제2 디지털 출력 신호를 생성하도록 추가로 구성된, 아날로그-디지털 컨버터.
제11항에 있어서, 상기 디지털 회로는 샘플 앤 홀드 회로(sample and hold circuit)를 포함하는, 아날로그-디지털 컨버터.
제11항에 있어서,
상기 비교기는 시그마-델타 비교기를 포함하고; 및
상기 디지털 회로는 클럭킹된 플립 플롭(clocked flip flop)을 포함하는, 아날로그-디지털 컨버터.
제11항에 있어서, 디지털 비교기는 상기 비교기 및 상기 디지털 회로 둘 모두를 포함하고, 인에이블될 때, 상기 디지털 비교기는 상기 부하 전압과 상기 기준 전압 사이의 차이를 나타내는 상기 제1 디지털 출력 신호를 생성하기 위해 상기 부하 전압을 상기 기준 전압과 비교하도록 동작 가능하게 결합되고 구성되는, 아날로그-디지털 컨버터.
제16항에 있어서, 인에이블될 때, 상기 디지털 비교기는,
상기 비교기의 제1 입력을 통해 상기 부하 전압을 수신하고; 및
상기 비교기의 제2 입력을 통해 상기 기준 전압을 수신하도록 동작 가능하게 결합되고 구성된, 아날로그-디지털 컨버터.
제11항에 있어서,
상기 하나 이상의 처리 모듈들에 결합된 데시메이션 필터를 더 포함하고, 인에이블될 때, 상기 데시메이션 필터는 상기 제2 디지털 출력 신호를 처리하여 상기 제2 디지털 출력 신호보다 더 낮은 샘플링 레이트 및 더 높은 분해능을 갖는 다른 디지털 출력 신호를 생성하도록 동작 가능하게 결합되고 구성된, 아날로그-디지털 컨버터.
제11항에 있어서,
상기 디지털 회로에 결합된 데시메이션 필터(decimation filter)를 더 포함하고, 인에이블될 때, 상기 데시메이션 필터는 상기 제1 디지털 출력 신호를 처리하여 상기 제1 디지털 출력 신호보다 낮은 샘플링 레이트 및 높은 분해능을 갖는 다른 디지털 출력 신호를 생성하도록 동작 가능하게 결합되고 구성된, 아날로그-디지털 컨버터.
제11항에 있어서, 상기 부하는 전극, 센서, 또는 트랜스듀서를 포함하는, 아날로그-디지털 컨버터.