JP2018529238A - フリップチップのパッケージ方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 68
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 64
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 58
- 229910052751 metal Inorganic materials 0.000 claims abstract description 53
- 239000002184 metal Substances 0.000 claims abstract description 53
- 238000005323 electroforming Methods 0.000 claims abstract description 11
- 239000011248 coating agent Substances 0.000 claims abstract description 6
- 238000000576 coating method Methods 0.000 claims abstract description 6
- 238000000206 photolithography Methods 0.000 claims abstract description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 22
- 229910052737 gold Inorganic materials 0.000 claims description 22
- 239000010931 gold Substances 0.000 claims description 22
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 18
- 229910052804 chromium Inorganic materials 0.000 claims description 18
- 239000011651 chromium Substances 0.000 claims description 18
- 239000007788 liquid Substances 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 229920001486 SU-8 photoresist Polymers 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 claims description 2
- 239000004926 polymethyl methacrylate Substances 0.000 claims description 2
- 238000009271 trench method Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000013067 intermediate product Substances 0.000 description 35
- 238000010586 diagram Methods 0.000 description 33
- 239000000919 ceramic Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000011521 glass Substances 0.000 description 7
- 239000000047 product Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000741 silica gel Substances 0.000 description 3
- 229910002027 silica gel Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000003984 copper intrauterine device Substances 0.000 description 2
- 230000005496 eutectics Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000000499 gel Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
-
- H—ELECTRICITY
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- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/52—Encapsulations
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
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- H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
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Abstract
Description
[技術分野]
[背景技術]
本発明は、フリップチップの電極表面およびパッケージ基板の表面に同時に金属を電鋳し、フリップチップの電極とパッケージ基板との間の前記金属による接続を実現することを含むことを特徴とする、フリップチップのパッケージ方法を提供する。
フリップチップの周囲にパッケージ基板を設置するステップS1と、
好ましくは、フリップチップがパッケージ基板に埋め込まれ且つフリップチップの電極表面とパッケージ基板の表面が同一平面にあるようにし、
フリップチップの電極表面とパッケージ基板の表面に金属導電膜をコーティングするステップS2と、
金属導電膜の表面にフォトレジストを塗布するステップS3と、
マスクアライナにおいて、フォトリソグラフィプレート上での電極構造とフリップチップの電極構造をアライメントしてフォトエッチングし、露光及び現像した後に、フリップチップの電極表面とパッケージ基板の表面が同一領域にあるフォトレジスト構造モールドを得ると共に、フリップチップの電極間の絶縁箇所をフォトレジストが被覆するようにするステップS4と、
前記金属導電膜を電極とし、前記フォトレジスト構造モールド内におけるフリップチップの電極表面およびパッケージ基板の表面に同時に前記金属を電鋳して、前記フォトレジスト構造モールド内を前記金属で覆われるようにし、フリップチップの電極とパッケージ基板との間の前記金属による接続を実現するステップS5と、
ステップS4で前記絶縁箇所を被覆するフォトレジストおよびフォトレジストで被覆される金属導電膜を除去するステップS6とを含む。
前記パッケージ基板を除去するステップS7を更に含む。
好ましくは、ステップS1は、
フリップチップの電極表面とシリコンチップの表面が接するように、シリコンチップの表面に複数のフリップチップをアレイ状に配列するステップS11と、
フリップチップのアレイ表面に有機ガラスを鋳込み、有機ガラスの表面を平らにして有機ガラスを硬化乾燥させることにより、パッケージ基板になる有機シートを形成するステップS12と、
フリップチップがパッケージ基板に埋め込まれ且つフリップチップの電極表面とパッケージ基板の表面が同一平面にあるように、シリコンチップを除去するステップS13とを含む。
好ましくは、ステップS12において、有機シートの厚さが2mmである。
好ましくは、前記金属導電膜は、フリップチップの電極表面およびパッケージ基板の表面の上方に位置するクロム導電層と、前記クロム導電層の上方に位置する金導電層とを含む。
好ましくは、ステップS3において、スピン方式で、200〜6000回転/分の回転速度、好ましくは、1000回転/分の回転速度で前記フォトレジストを塗布する。
好ましくは、ステップS6は、
ゾル溶液で前記絶縁箇所を被覆しているフォトレジストを溶解するステップS61と、
金腐食液によりフォトレジストで被覆されている金導電層を腐食するステップS62と、
クロム腐食液により金導電層で被覆されているクロム導電層を腐食するステップS63とを含む。
好ましくは、前記パッケージ基板の表面に金属層を設置するか或いは設置しない。
実施例1
図1に示すように、本実施例によるフリップチップのパッケージ方法は以下のステップを含む。
ステップ102であって、フリップチップ1のアレイ表面に有機ガラス3を鋳込み、2mmの厚さの有機シートを1つ形成するように有機ガラス3の表面を平らにしてそれを硬化乾燥させ、前記有機シートをパッケージ基板とし、ステップ102を行った後に得られた中間製品の構造模式図が図3に示す通りであり、
ステップ103であって、フリップチップ1がパッケージ基板に埋め込まれ、且つフリップチップの電極表面とパッケージ基板の表面が同一平面にあるように、シリコンチップ2を除去し、具体的に研削や化学方式で除去し、それにより、フリップチップ1のアレイ埋め込み型パッケージ基板を得ると共に、フリップチップ1の電極表面がパッケージ基板の表面に十分に重ね合うようになり、ステップ103を行った後に得られた中間製品の構造模式図が図4に示す通りであり、
ステップ104であって、電鋳プロセスの電極として、フリップチップ1の電極表面とパッケージ基板の表面に、フリップチップ1の電極表面およびパッケージ基板の表面の上方に位置するクロム導電層5と該クロム導電層5の上方に位置する金導電層4を含む金属導電膜をコーティングし、好ましくは、上記の金導電層4の厚さが50nmであり、上記のクロム導電層5の厚さが20nmであり、ステップ104を行った後に得られた中間製品の構造模式図が図5に示す通りであり、
ステップ105であって、金属導電膜の表面(具体的には、上記の金導電層4)にフォトレジスト6を塗布し、本実施例の前記フォトレジストはAZ4620フォトレジストであり、具体的にスピン方式で1000回転/分の回転速度で前記AZ4620フォトレジストを塗布し、そして、90℃のオーブンでベーキングし、ステップ105を行った後に得られた中間製品の構造模式図が図6に示す通りであり、
ステップ106であって、マスクアライナにおいて、フォトリソグラフィプレート上での電極構造とフリップチップ1の電極構造をアライメントしてフォトエッチングし、露光及び現像した後に、フリップチップ1の電極表面とパッケージ基板の表面が同一領域にあ
るフォトレジスト構造モールドを得ると共に、フリップチップ1の電極間の絶縁箇所をフォトレジスト6が被覆するようにし、ステップ106を行った後に得られた中間製品の構造模式図が図7に示す通りであり、
ステップ107であって、前記金属導電膜でフォトレジスト構造モールド内における銅電鋳を成長させ、具体的な操作は、前記金属導電膜を電極とし、前記フォトレジスト構造モールド内におけるフリップチップ1の電極表面およびパッケージ基板の表面に同時に金属銅7を電鋳し、時間及び成長速度を制御することにより、フリップチップ1の電極表面と対応するパッケージ基板が同一領域にあるフォトレジスト構造モールド内を金属銅7で覆われるように確保し、フリップチップ1の電極とパッケージ基板との間の金属銅7による接続を実現し、ステップ107を行った後に得られた中間製品の構造模式図が図8に示す通りであり、
ステップ108であって、ゾル溶液により露光されていないフォトレジスト6を溶解し、ステップ108を行った後に得られた中間製品の構造模式図が図9に示す通りであり、
ステップ109であって、金腐食液によりステップ108で除去されたフォトレジストの下に被覆されている金導電層を腐食すると共に、クロム腐食液により金導電層で被覆されているクロム導電層を腐食することによって、フリップチップ電極間の電気接続を切断し、ステップ109を行った後に得られた中間製品の構造模式図が図10に示す通りであり、
ステップ110であって、有機ガラス溶媒にて、上記の有機シート(即ち、パッケージ基板)を溶解することによって、フリップチップ2のパッケージを完了し、ステップ110を行った後に得られた製品の構造模式図が図11に示す通りである。
本実施例と実施例1の相違は、本実施例では前記パッケージ基板としてセラミックパッケージ基板を利用することにあり、図12に示すように、本実施例によるフリップチップのパッケージ方法は以下のステップを含む。
ステップ202であって、セラミックパッケージ基板8の金属層が設けられた一面をシリコンチップ表面に下向きに配置し、フリップチップ1の電極表面をセラミックパッケージ基板8の空洞に下向きに入れ、フリップチップ1の出光表面に蛍光ゲル9を塗布し、或いは蛍光膜を設置してもよく、ステップ202を行った後に得られた中間製品の構造模式図が図15に示す通りであり、
ステップ203であって、セラミックパッケージ基板8の空洞にシリカゲル10を鋳込み、鋳込み材料を硬化乾燥させることにより、フリップチップ1とセラミックパッケージ基板8をシリカゲル10で固定し、ステップ203を行った後に得られた中間製品の構造
模式図が図16に示す通りであり、
ステップ204であって、シリコンチップを、研削や化学方式で除去することで、フリップチップ1がシリカゲル10によりセラミックパッケージ基板8に固定されたアレイを得ると共に、フリップチップ1の電極表面がセラミックパッケージ基板8の表面に十分に重ね合うようになり、
ステップ205であって、セラミックパッケージ基板8の金属層が設けられた一面及びフリップチップ1の電極表面に同様に金導電層4とクロム導電層5とを含む前記金属導電膜を設置し、具体的な設置は実施例1のステップ104と同様であり、ステップ205を行った後に得られた中間製品の構造模式図が図17に示す通りであり
ステップ206であって、金属導電膜の表面(具体的に、前記金導電層4)に、フォトレジスト6を塗布し、行う方式は実施例1のステップ105と同様であり、ステップ206を行った後に得られた中間製品の構造模式図が図18に示す通りであり、
ステップ207であって、マスクアライナにおいて、フォトリソグラフィプレート上での電極構造の一部とフリップチップ1上での電極構造をアライメントしてフォトエッチングし、そして、フリップチップ1の一方の電極Nと対応するセラミックパッケージ基板8の表面金属が一方の領域内にあり、他方の電極Pの対応するセラミックパッケージ基板8の表面金属が他方の領域内にあるように露光させ、
ステップ208であって、露光したフォトレジストを現像し、単一のフリップチップの電極表面と対応するセラミックパッケージ基板8の表面が同一領域にあるフォトレジスト構造モールドを得ると共に、フリップチップ1の電極間の絶縁箇所をフォトレジスト6が被覆するようにし、ステップ208を行った後に得られた中間製品の平面図および側面図はそれぞれ図19および20に示す通りであり、
ステップ209であって、前記金属導電膜でフォトレジスト構造モールド内における銅電鋳を成長させ、具体的な操作は実施例1のステップ107と同様であり、ステップ209を行った後に得られた中間製品の構造模式図が図21に示す通りであり、
ステップ210であって、ゾル溶液により露光されていないフォトレジスト6を溶解し、ステップ210を行った後に得られた中間製品の構造模式図が図22に示す通りであり、
ステップ211であって、腐食液によりステップ210で除去されたフォトレジストの下に被覆されている金導電層を腐食すると共に、クロム腐食液により金導電層に被覆されているクロム導電層を腐食することによって、フリップチップ電極間の電気接続を切断し、ステップ211を行った後に得られた製品の構造模式図が図23に示す通りである。
Claims (12)
- フリップチップの電極表面およびパッケージ基板の表面に同時に金属を電鋳し、フリップチップの電極とパッケージ基板との間の前記金属による接続を実現することを特徴とする、フリップチップのパッケージ方法。
- フリップチップの周囲にパッケージ基板を設置するステップS1と、
フリップチップの電極表面とパッケージ基板の表面に金属導電膜をコーティングするステップS2と、
金属導電膜の表面にフォトレジストを塗布するステップS3と、
マスクアライナにおいて、フォトリソグラフィプレート上での電極構造とフリップチップの電極構造をアライメントしてフォトエッチングし、露光及び現像した後に、フリップチップの電極表面とパッケージ基板の表面が同一領域にあるフォトレジスト構造モールドを得ると共に、フリップチップの電極間の絶縁箇所をフォトレジストが被覆するようにするステップS4と、
前記金属導電膜を電極とし、前記フォトレジスト構造モールド内におけるフリップチップの電極表面およびパッケージ基板の表面に同時に前記金属を電鋳して、前記フォトレジスト構造モールド内を前記金属で覆われるようにし、フリップチップの電極とパッケージ基板との間の前記金属による接続を実現するステップS5と、
ステップS4で前記絶縁箇所を被覆するフォトレジストおよびフォトレジストで被覆される金属導電膜を除去するステップS6とを含むことを特徴とする、請求項1に記載のパッケージ方法。 - ステップS6の後に、
前記パッケージ基板を除去するステップS7を更に含むことを特徴とする、請求項2に記載のパッケージ方法。 - 前記金属導電膜は、フリップチップの電極表面およびパッケージ基板の表面の上方に位置するクロム導電層と、前記クロム導電層の上方に位置する金導電層とを含むことを特徴とする、請求項2又は3に記載のパッケージ方法。
- 前記金導電層は、厚さが20〜400nmであり、前記クロム導電層は、厚さが20〜400nmであることを特徴とする、請求項4に記載のパッケージ方法。
- 前記フォトレジストは、AZ4620フォトレジスト、AZ−50XTフォトレジスト、SU8フォトレジスト、又はPMMAフォトレジストであることを特徴とする、請求項2〜5のいずれか一項に記載のパッケージ方法。
- ステップS3において、シャロートレンチ方式で前記フォトレジストを塗布することを特徴とする、請求項2〜6のいずれか一項に記載のパッケージ方法。
- ステップS3において、スピン方式で、200〜6000回転/分の回転速度で前記フォトレジストを塗布することを特徴とする、請求項2〜6のいずれか一項に記載のパッケージ方法。
- 前記金属は、銅、ニッケルまたは金であることを特徴とする、請求項1〜8のいずれか一項に記載のパッケージ方法。
- ステップS6は、
ゾル溶液で前記絶縁箇所を被覆しているフォトレジストを溶解するステップS61と、
金腐食液によりフォトレジストで被覆されている金導電層を腐食するステップS62と、
クロム腐食液により金導電層で被覆されているクロム導電層を腐食するステップS63とを含むことを特徴とする、請求項4または5に記載のパッケージ方法。 - 前記フリップチップの電極表面に金属層を設置するか或いは設置しないことを特徴とする、請求項1〜10のいずれか一項に記載のパッケージ方法。
- 前記パッケージ基板の表面に金属層を設置するか或いは設置しないことを特徴とする、請求項1〜11のいずれか一項に記載のパッケージ方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510579955.1A CN105161436B (zh) | 2015-09-11 | 2015-09-11 | 倒装芯片的封装方法 |
CN201510579955.1 | 2015-09-11 | ||
PCT/CN2016/080209 WO2017041491A1 (zh) | 2015-09-11 | 2016-04-26 | 倒装芯片的封装方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2018529238A true JP2018529238A (ja) | 2018-10-04 |
JP2018529238A5 JP2018529238A5 (ja) | 2018-12-13 |
JP6777742B2 JP6777742B2 (ja) | 2020-10-28 |
Family
ID=54802253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018532495A Active JP6777742B2 (ja) | 2015-09-11 | 2016-04-26 | フリップチップのパッケージ方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10985300B2 (ja) |
JP (1) | JP6777742B2 (ja) |
CN (1) | CN105161436B (ja) |
WO (1) | WO2017041491A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105161436B (zh) * | 2015-09-11 | 2018-05-22 | 柯全 | 倒装芯片的封装方法 |
US10861895B2 (en) | 2018-11-20 | 2020-12-08 | Ningbo Semiconductor International Corporation | Image capturing assembly and packaging method thereof, lens module and electronic device |
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CN104658929A (zh) | 2014-04-22 | 2015-05-27 | 柯全 | 倒装芯片的封装方法及装置 |
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CN105161436B (zh) | 2015-09-11 | 2018-05-22 | 柯全 | 倒装芯片的封装方法 |
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2015
- 2015-09-11 CN CN201510579955.1A patent/CN105161436B/zh active Active
-
2016
- 2016-04-26 JP JP2018532495A patent/JP6777742B2/ja active Active
- 2016-04-26 WO PCT/CN2016/080209 patent/WO2017041491A1/zh active Application Filing
- 2016-04-26 US US15/757,902 patent/US10985300B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
WO2017041491A1 (zh) | 2017-03-16 |
CN105161436B (zh) | 2018-05-22 |
JP6777742B2 (ja) | 2020-10-28 |
CN105161436A (zh) | 2015-12-16 |
US10985300B2 (en) | 2021-04-20 |
US20180261743A1 (en) | 2018-09-13 |
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