JP2018523370A - フィードバックラッチ回路 - Google Patents

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Abstract

ＭＯＳデバイスには、１つのラッチフィードバックＦで構成され、ラッチ入力ＩおよびラッチクロックＣを受け取るように構成された第１のラッチが含まれる。第１のラッチは、Ｑを出力するように構成され、ここで、出力Ｑは、ＣＦ、ＩＦ、およびＩＣ￣の関数であり、ラッチフィードバックＦは、出力Ｑの関数である。第１のラッチは、直列に積層されたトランジスタの第１のセットを含み得、ここで、トランジスタの第１のセットは、少なくとも５つのトランジスタを含む。ＭＯＳデバイスは、第１のラッチに結合された第２のラッチをさらに含み得る。第２のラッチは、スキャンモードではラッチとして、機能性モードではパルスラッチとして構成され得る。スキャンモード中、第１のラッチは、マスタラッチとして動作し得、第２のラッチは、スレーブラッチとして動作し得る。
【選択図】 図５

Description

関連出願への相互参照
[0001]本願は、２０１５年６月１０日に出願された「COMPACT DESIGN OF SCAN LATCH」と題する米国特許仮出願第１４／７３６，２１３号の利益を主張し、これは、参照によって全体が本明細書に組み込まれる。
[0002]本開示は一般に、スキャンラッチ設計に関し、より具体的には、スキャンラッチのコンパクト設計に関する。
[0003]スキャンラッチは、スキャンモード中、スキャンチェーンにおいてマスタ／スレーブ構成で機能性ラッチとともに使用され得、ここで、自動テストパターン生成（ＡＴＰＧ）に関するテスト中（スキャンモード中）、スキャンラッチは、マスタであり、機能性ラッチは、スレーブである。機能性ラッチは、スキャンラッチに対して不十分なホールドマージンを有し得る。スキャンラッチおよび機能性ラッチがスキャンモード中にマスタ／スレーブ構成で使用されているときに、機能性ラッチの不十分なホールドマージンに関する問題を回避するスキャンラッチが現在必要である。加えて、面積効率がより良いスキャンラッチが現在必要である。
[0004]本開示のある態様では、金属酸化膜半導体（ＭＯＳ：metal oxide semiconductor）デバイスには、１つのラッチフィードバックＦで構成され、ラッチ入力ＩおよびラッチクロックＣを受け取るように構成された第１のラッチが含まれる。第１のラッチは、Ｑを出力するように構成され、ここで、出力Ｑは、ＣＦ、ＩＦ、および
Figure 2018523370
 の関数であり、ラッチフィードバックＦは、出力Ｑの関数である。ラッチフィードバックＦは、機能的に（functionally）
Figure 2018523370
 であり得る。出力Ｑは、機能的に
Figure 2018523370
 であり得る。第１のラッチは、直列に積層されたトランジスタの第１のセットを含み得る。トランジスタの第１のセットは、少なくとも５つのトランジスタを含み得る。
[0005]本開示のある態様では、第１のラッチを含むＭＯＳデバイスは、第１のラッチにおいてラッチ入力ＩおよびラッチクロックＣを受け取る。加えて、ＭＯＳデバイスは、第１のラッチにおいて、出力Ｑと、この出力Ｑに基づく第１のラッチへの１つのラッチフィードバックＦとを出力する。ラッチフィードバックＦは、出力Ｑの関数である。出力Ｑは、ＣＦ、ＩＦ、および
Figure 2018523370
 の関数である。ラッチフィードバックＦは、機能的に
Figure 2018523370
 であり得る。出力Ｑは、機能的に
Figure 2018523370
 であり得る。
図１は、マスタ／スレーブ構成でのスキャンラッチおよび機能性ラッチの第１の構成を例示する図である。 図２は、マスタ／スレーブ構成でのスキャンラッチおよび機能性ラッチの第２の構成を例示する図である。 図３は、図２のマスタ／スレーブラッチ構成のための第１の例示的な回路構成を例示する回路図である。 図４は、図３の回路構成のための例示的なレイアウトを例示するレイアウト図である。 図５は、スキャンラッチのための例示的な構成を例示する図である。 図６は、図２のマスタ／スレーブラッチ構成のための第２の例示的な回路構成を例示する回路図である。 図７は、図６の回路構成のための例示的なレイアウトを例示するレイアウト図である。 図８は、図１、２、５、６、および７のうちの少なくとも１つに関連付けられた例示的なＭＯＳデバイスの例示的な方法のフローチャートである。
発明の詳細な説明
[0014]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明が意図されたものであり、本明細書において説明される概念が実施され得る唯一の構成を表すよう意図されたものではない。詳細な説明は、様々な概念の完全な理解を提供するために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施され得ることは当業者には明らかであろう。いくつかの事例では、そのような概念を曖昧にしないために、周知の構造および構成要素がブロック図の形式で示される。装置および方法は、以下の詳細な説明において説明され、添付の図面において、様々なブロック、モジュール、構成要素、回路、ステップ、プロセス、アルゴリズム、要素、等により例示され得る。
[0015]図１は、マスタ／スレーブ構成でのスキャンラッチ１０２および機能性ラッチ１０６の第１の構成１００を例示する図である。スキャンラッチ１０２は、スキャンクロックｓｃｌｋによってクロックされ、入力ｑｉ＋１を受け取る。スキャンラッチ１０２の出力は、マルチプレクサ１０４の入力（１）に結合される。スキャンモード（テストモード）中は、スキャンラッチ１０２の出力が、マルチプレクサ１０４のシフト入力において選択される。機能性モード（動作モード）中は、マルチプレクサ１０４の入力（０）における入力ｄｉが、シフト入力において選択される。したがって、スキャンモード中、スキャンラッチ１０２は動作し、機能性モード中、スキャンラッチ１０２は動作しない。マルチプレクサの出力は、機能性ラッチ１０６に結合される。機能性ラッチ１０６は、出力ｑｉを有する。スキャンクロックｓｃｌｋおよびパルスクロックｐｃｌｋは、機能性ラッチ１０６に向けて、多重化される（multiplexed）。機能性ラッチ１０６は、スキャンモード中はスキャンクロックｓｃｌｋによってクロックされ、機能性モード中はパルスクロックｐｃｌｋによってクロックされる。機能性ラッチ１０６は、フリップフロップ機能を実施する。機能性ラッチ１０６は、スキャンモード中は通常ラッチ（フリップフロップ）として、機能性モード中はパルスラッチとして動作する。図１５０では、スキャンクロックｓｃｌｋ／パルスクロックｐｃｌｋが生成される。スキャンクロックｓｃｌｋは、クロックｃｌｋ入力とシフト入力とに基づいて、シフトラッチ１５２およびＡＮＤゲート１５４を通して生成される。パルスクロックｐｃｌｋは、クロックｃｌｋ入力とクロックイネーブルｃｌｋ＿ｅｎ入力とに基づいて、パルサ（パルスジェネレータ）１５６を通して生成される。
[0016]スキャンラッチ１０２は、スキャンチェーンにおいてマスタ／スレーブ構成で機能性ラッチ１０６とともに使用され得、ここで、ＡＴＰＧに関するテスト中、スキャンラッチ１０２は、マスタであり、機能性ラッチ１０６は、スレーブである。機能性ラッチ１０６は、スキャンモード中はラッチとして、機能性モード中はパルスラッチとして動作し得る。マスタ／スレーブラッチは、寄生（parasitic）スキャンラッチを有するスキャン可能パルスラッチと、または、スキャン経路においてシャドウ(shadow)ラッチを有するパルスラッチと呼ばれ得る。パルスラッチは、通常のフリップフロップよりも、性能および電力節減の点で実質的な利点を提供し得る。パルスジェネレータによって生成されるパルスウィンドウは、ラッチに確実に書き込むための良好な書込みマージンを提供するのに十分な広さであるべきである。しかしながら、パルスウィンドウが広すぎる場合、ラッチは、大きなホールドタイムを有することが必要になる。ラッチの大きなホールドタイムは、ラッチ内において追加のホールドロジックを必要とし、これにより、より多くの面積を必要とし、より多くの電力を消費するラッチに帰着する。パルスラッチは、十分なホールドマージンも有するべきである。ホールドマージンは、パルスラッチの最小ホールドタイムから、パルスラッチの（パルスウィンドウの幅による）必須ホールドタイムを引いたものである。ホールドマージンが不十分である場合、パルスラッチにおいてホールド違反が発生し得る。
[0017]いくつかの構成では、機能性ラッチ１０６は、不十分なホールドマージンを有し得る。たとえば、バッファは、機能ラッチへの信号を遅らせる（slow down）ために、マルチプレクサ１０４の入力（１）よりも前に位置付けられ得る。しかしながら、このバッファに関連したプロセスおよび製造ばらつきにより、ホールドマージン問題は、機能性ラッチ１６０内で回避されることが保証されない。（バッファではなく）スキャンラッチ１０２が、スキャンモード中にマスタ／スレーブ構成で機能性ラッチ１０６とともに利用されるとき、機能性ラッチ１０６は、スキャンラッチ１０２に対して不十分なホールドマージンを有し得る。スキャンラッチ１０２を遅らせることで、機能性ラッチ１０６内の不十分なホールドマージン問題に対処し得る。一構成では、スキャンラッチ１０２を遅らせ、機能性ラッチ１０６に関連付けられたホールドマージン問題を回避するために、スキャンラッチ１０２は、図５に示されるように実施され得る。図５のスキャンラッチ構成の付加利益は、このようなスキャンラッチが面積効率の良いレイアウトを有することである（図７に関連して以下で記述される）。
[0018]図２は、マスタ／スレーブ構成でのスキャンラッチ２０２および機能性ラッチ２０６の第２の構成２００を例示する図である。第２の構成２００は、第１の構成１００の代替構成である。スキャンラッチ２０２は、スキャンクロックｓｃｌｋによってクロックされ、入力ｑｉ＋１を受け取る。スキャンラッチ２０２の出力は、マルチプレクサ２０４の入力（１）に結合される。マルチプレクサ２０４の出力は、アクティブロー制御を有する３状態インバータ２０８に結合される。３状態インバータ２０８の制御は、パルスクロックｐｃｌｋに結合される。３状態インバータ２０８は、パルスクロックｐｃｌｋがローであるときにはインバータとして動作し、パルスクロックｐｃｌｋがハイであるときには高インピーダンス状態である（すなわち、オフにされる）。データ入力ｄｉは、インバータ２１０の入力に結合される。インバータ２１０の出力は、伝送ゲート２１２に結合される。伝送ゲート２１２は、パルスクロックｐｃｌｋによって制御される。伝送ゲート２１２の出力および３状態インバータ２０８の出力は、互いに結合され、およびマルチプレクサ２０４の入力（０）に結合される。伝送ゲート２１２の出力および３状態インバータ２０８の出力は、インバータ２１４の入力にも結合される。インバータ２１４の出力は、ｑｉである。マルチプレクサ２０４および３状態インバータ２０８は、機能性ラッチ２０６として動作する。
[0019]機能性モード（動作モード）中は、スキャンクロックｓｃｌｋがローに保たれ、マルチプレクサの入力（０）を選択する。機能性モードでは、機能性ラッチ２０６は、パルスクロックｐｃｌｋに基づいて、パルスラッチとして動作する。スキャンモード（テストモード）中は、ｐｃｌｋはローに保たれ、スキャンｃｌｋが、マルチプレクサ２０４の入力（１）および（０）を交互に選択する。３状態インバータ２０８は、ｐｃｌｋをローに保つことでオンに維持され、伝送ゲート２１２はオフである。図２５０では、スキャンクロックｓｃｌｋ／パルスクロックｐｃｌｋが生成される。スキャンクロックｓｃｌｋは、クロックｃｌｋ入力とシフト入力とに基づいて、シフトラッチ２５２およびＡＮＤゲート２５４を通して生成される。パルスクロックｐｃｌｋは、クロックｃｌｋ入力と、クロックイネーブルｃｌｋ＿ｅｎ入力と、シフト入力とに基づいて、パルサ（パルスジェネレータ）２５６を通して生成される。
[0020]図２の機能性ラッチ２０６はまた、図１に関して上述したように、スキャンモード中、スキャンラッチ２０２に関するホールドマージン問題を有し得る。一構成では、スキャンラッチ２０２を遅らせ、機能性ラッチ２０６に関連付けられたホールドマージン問題を回避するために、スキャンラッチ２０２は、図５に示されるように実施され得る。上述され、以下でさらに記述されるように、図５のスキャンラッチ構成の付加利益は、このようなスキャンラッチが面積効率の良いレイアウトを有することである（図７に関連して以下で記述される）。
[0021]図３は、図２のマスタ／スレーブラッチ構成のための第１の例示的な回路構成を例示する回路図３００である。スキャンラッチは、３０２で示される。スキャンラッチ３０２は、スキャンラッチ２０２に対応する。スキャンラッチ３０２は、インバータ３０４と、伝送ゲート３０６と、キーパ（keeper）ステージ３０８とを含む。回路図３００の残りの部分は、機能性ラッチ２０６、伝送ゲート２１２、ならびにインバータ２１０および２１４である。図３において、ｎｓｃｌｋは、反転したｓｃｌｋであり、ｎｐｃｌｋは反転したｐｃｌｋである。
[0022]図４は、図３の回路構成のための例示的なレイアウトを例示するレイアウト図である。スキャンラッチは、４０２で示される。スキャンラッチ４０２は、スキャンラッチ２０２／３０２に対応する。スキャンラッチ４０２は、１０個のスキャンデバイス（トランジスタ）を含み、１０グリッドにわたる（extends 10 grids）。多重化デバイスを有するスキャンラッチ４０２は、１４個のスキャンデバイスを含み、１３グリッドにわたる（extends 13 grids）。回路図３００に対応する全体レイアウトは、２８グリッドの幅を有する。ｘグリッドを有するレイアウトが、同じピッチでセル内に広がる（extending across the cell）ｘ個のゲート相互接続（interconnects）（たとえば、４０４および他の等間隔のゲート相互接続）を含むことに留意されたい。具体的には、セルの左右の境界がゲート相互接続の中央にあると想定すると、ｘグリッドの幅を有するセル（たとえば、標準的なセル）は、同じピッチでセル内に広がる、セル内にｘ−１個のゲート相互接続と、セルの左端／右端に２つの幅半分のゲート相互接続とを含み得る。
[0023]図５は、スキャンラッチ５００のための例示的な構成を例示する図である。図５に示されるように、スキャンラッチ５００は、ＯＲゲート５０２と、ＡＮＤゲート５０４と、ＡＮＤゲート５０６と、ＮＯＲゲート５０８と、インバータ５１０とを含む。ＯＲゲート５０２は、スキャンクロックｓｃｌｋ（Ｃ）に結合された第１の入力と、スキャン入力ｓｉｎ（Ｉ）に結合された第２の入力とを有する。ＯＲゲート５０２の出力は、ＡＮＤゲート５０４の第１の入力に結合される。ＡＮＤゲート５０６は、スキャン入力ｓｉｎ（Ｉ）に結合された第１の入力と、反転スキャンクロックｓｃｌｋ
Figure 2018523370
 に結合された第２の入力とを有する。ＡＮＤゲート５０４の出力は、ＮＯＲゲート５０８の第１の入力に結合され、ＡＮＤゲート５０６の出力は、ＮＯＲゲート５０８の第２の入力に結合される。ＮＯＲゲート５０８の出力は、Ｑとラベル付されている。ＮＯＲゲート５０８の出力Ｑは、インバータ５１０に入力される。ラッチフィードバックＦとラベル付されているインバータ５１０の出力は、ＡＮＤゲート５０４の第２の入力に結合される。代替的に、インバータ５１０は、スキャンラッチ５００の動作中、ハイに設定されるシフト入力を有するＮＡＮＤゲートに置き換えられ得る（以下の、図６のＮＡＮＤゲート６２４参照）。ラッチフィードバックＦは、機能的に
Figure 2018523370
 であり、ここで、Ｑは、機能的に
Figure 2018523370
 である。
Figure 2018523370
 そのため、Ｑは、機能的に
Figure 2018523370
 である。
[0024]Ｆが機能的に
Figure 2018523370
 であり、Ｑが機能的に
Figure 2018523370
 であることには変わりのない、他の構成が可能である。たとえば、ＯＲゲート５０２およびＡＮＤゲート５０４は、入力ＣおよびＦを有する第１のＡＮＤゲート、入力ＩおよびＦを有する第２のＡＮＤゲート、ならびに、第１のＡＮＤゲートおよび第２のＡＮＤゲートの出力からの入力を有するＯＲゲートに置き換えられ得る。そのため、論理上、（Ｃ＋Ｉ）Ｆは、ＣＦ＋ＩＦと同じである。さらに、一般に、ＡＢは、論理上、
Figure 2018523370
 と同じであり、Ａ＋Ｂは、
Figure 2018523370
 と同じである。そのため、論理演算
Figure 2018523370
 を有するＡＮＤゲート５０６は、入力Ｉを有するインバータ、ならびに、インバータの出力
Figure 2018523370
 およびスキャンクロックｓｃｌｋ（Ｃ）を入力として受け取るＮＯＲゲートと置き換えられ得る。
[0025]スキャンラッチ５００についての真偽表が図５に示されている。スキャンクロックｓｃｌｋ Ｃがローである場合、スキャン入力ｓｉｎ Ｉがローであるときには出力Ｑはハイであり、スキャン入力ｓｉｎ Ｉがハイであるときには出力Ｑはローである。スキャンクロックｓｃｌｋ Ｃがハイである場合、Ｑにおける値が記憶される（状態の変化なく）。スキャンラッチ５００は、セット−リセット（ＳＲ）ラッチとみなされ得、ここで、セットは、スキャンクロックｓｃｌｋ Ｃがローであり、かつ、スキャン入力ｓｉｎ Ｉがローであるときに発生し、リセットは、スキャンクロックｓｃｌｋ Ｃがローであり、かつ、スキャン入力ｓｉｎ Ｉがハイであるときに発生する。
[0026]スキャンラッチ５００は、典型的なラッチ／フリップフロップよりも遅く、対応する機能性ラッチ内の不十分なホールドマージンに関する問題を回避する。具体的には、スキャンラッチ１０２がスキャンラッチ５００であるとき、機能性ラッチ１０６は、スキャンモード中、ホールドマージン問題に遭遇する可能性が低い。さらに、スキャンラッチ２０２がスキャンラッチ５００であるとき、機能性ラッチ２０６は、スキャンモード中、ホールドマージン問題に遭遇する可能性が低い。スキャンラッチ５００はまた、図７に関して以下に記述されるように、典型的なスキャンラッチよりもコンパクトなレイアウトを有する。
[0027]図６は、図２のマスタ／スレーブラッチ構成のための第２の例示的な回路構成を例示する回路図である。スキャンラッチ５００は、６０２と示される。スキャンラッチ６０２は、ｐ型金属酸化膜半導体（ＭＯＳ）（ｐＭＯＳ）トランジスタ６０４、６０６、６０８、６１０、および６１２と、ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタ６１４、６１６、６１８、６２０、および６２２とを含む。ｐＭＯＳトランジスタ６０４は、Ｖｄｄに接続されたソースと、スキャンクロックｓｃｌｋ（Ｃ）に接続されたゲートと、ｐＭＯＳトランジスタ６０８のソースに結合されたドレインとを有する。ｐＭＯＳトランジスタ６０８は、スキャン入力ｓｉｎ（Ｉ）に接続されたゲートと、ノードＡに接続されたドレインとを有する。ｐＭＯＳトランジスタ６１０のソースおよびｐＭＯＳトランジスタ６１２のソースが互いにおよびノードＡに接続され、ｐＭＯＳトランジスタ６１０のドレインおよびｐＭＯＳトランジスタ６１２のドレインが互いにおよびノードＢに接続されるため、ｐＭＯＳトランジスタ６１０は、ｐＭＯＳトランジスタ６１２と並列に接続されている。ｐＭＯＳトランジスタ６１０のゲートは、スキャン入力ｓｉｎ（Ｉ）に接続されている。ｐＭＯＳトランジスタ６１２のゲートは、反転スキャンクロックｎｓｃｌｋ
Figure 2018523370
 に接続されている。ｐＭＯＳトランジスタ６０６は、Ｖｄｄに接続されたソースと、ノードＡに接続されたドレインと、ノードＦに接続されたゲートとを有する。ｎＭＯＳトランジスタ６１４は、ノードＢに接続されたドレインと、反転スキャンクロックｎｓｃｌｋ
Figure 2018523370
 に接続されたゲートと、ｎＭＯＳトランジスタ６１８のドレインに接続されたソースとを有する。ｎＭＯＳトランジスタ６１８は、スキャン入力ｓｉｎ（Ｉ）に接続されたゲートと、Ｖｓｓに接続されたソースとを有する。ｎＭＯＳトランジスタ６２０およびｎＭＯＳトランジスタ６２２は、並列に接続され、ここで、ｎＭＯＳトランジスタ６２０のソースは、ｎＭＯＳトランジスタ６２２のソースにおよびＶｓｓに接続され、ｎＭＯＳトランジスタ６２０のドレインは、ｎＭＯＳトランジスタ６２２のドレインにおよびノードＥに接続されている。ｎＭＯＳトランジスタ６２０のゲートは、スキャン入力ｓｉｎ（Ｉ）に接続されている。ｎＭＯＳトランジスタ６２２のゲートは、スキャンクロックｓｃｌｋ（Ｃ）に接続されている。ｎＭＯＳトランジスタ６１６は、ノードＢに接続されたドレインと、ノードＥに接続されたソースと、ノードＦに接続されたゲートとを有する。ノードＦは、ＮＡＮＤゲート６２４から出力されるフィードバック経路である。シフト入力がハイであるとき、ＮＡＮＤゲート６２４は、インバータとして動作する。ＮＡＮＤゲート６２４は、インバータに、図５に示されるようにインバータ５１０に置き換えられ得る。機能性モード中、シフトは、ローに設定され得る。インバータ５１０ではなくＮＡＮＤゲート６２４を使用することは、機能性モード中、電力を節減する。具体的には、ＮＡＮＤゲート６２４は、機能性モード中、インバータ５１０を使用するよりも略４％の動的な電力節減（１５％のデータアクティビティレートを想定して）を提供する。
[0028]回路の残りの部分に関連して、ｎＭＯＳトランジスタ６２６およびｐＭＯＳトランジスタ６２８は、スキャンクロックｓｃｌｋ（Ｃ）に基づいて、伝送ゲートとして動作する。伝送ゲート６２６／６２８は、スキャンクロックｓｃｌｋ（Ｃ）がハイであるときにオンにされ、スキャンクロックｓｃｌｋ（Ｃ）がローであるときにオフにされ得る。ｐＭＯＳトランジスタ６３０およびｎＭＯＳトランジスタ６２３は、インバータとして動作し、図２のインバータ２１０の構成要素である。ｎＭＯＳトランジスタ６３４およびｐＭＯＳトランジスタ６３６は、伝送ゲートとして動作し、図２の伝送ゲート２１２の構成要素である。伝送ゲート６３４／６３６は、パルスクロックｐｃｌｋがハイであるときにオンにされ、パルスクロックｐｃｌｋがローであるときにオフにされ得る。パルスクロックｐｃｌｋが、スキャンモード中、ローに保たれ得るため、伝送ゲート６３４／６３６は、スキャンモード中、オフであり得る。ｐＭＯＳトランジスタ６５４およびｎＭＯＳトランジスタ６５６は、インバータとして動作し、図２のインバータ２１４の構成要素である。ｐＭＯＳトランジスタ６３８、６４０、および６４４、ｎＭＯＳトランジスタ６４６、６４８、および６５０、ならびにＮＯＲゲート６５２は、図２のマルチプレクサ２０４および３状態インバータ２０８として機能し、図２の機能性ラッチ２０６の構成要素である。ＮＯＲゲート６５２へのリセット入力は、通常動作中、ローに保たれる。リセットがハイに設定されているとき、ＮＯＲゲート６５２の出力はローであり、スキャンクロックｓｃｌｋ（Ｃ）およびパルスクロックｐｃｌｋの両方がローになると、機能性ラッチ内のノードＧはハイに設定され、出力Ｏがローに設定される。
[0029]図７は、図６の回路構成のための例示的なレイアウトを例示するレイアウト図である。スキャンラッチは、７０２で示される。スキャンラッチ７０２は、スキャンラッチ２０２／６０２に対応する。スキャンラッチ７０２は、１４個のスキャンデバイス（トランジスタ）を含み、９グリッドにわたる。伝送ゲート６２６／６２８を有するスキャンラッチ７０２は、１６個のスキャンデバイスを含む。回路図６００に対応する全体レイアウトは、２４グリッドの幅を有する。上述したように、ｘグリッドを有するレイアウトは、同じピッチでセル内に広がるｘ個のゲート相互接続（たとえば、７０４および他の等間隔のゲート相互接続）を含む。ＮＡＮＤゲート６２４がインバータ（図５の５１０参照）と置き換えられる場合、スキャンラッチ７０２は、１２個のスキャンデバイスを含み、８グリッドにわたり、全体レイアウトは、２３グリッドにわたるだろう。そのため、スキャンラッチ６０２は、スキャンラッチ４０２よりも多くのトランジスタを含むが、スキャンラッチ６０２は、スキャンラッチ４０２よりもコンパクトなレイアウトを有する。スキャンラッチ４０２のためのそれ程コンパクトでないレイアウトは、スキャンラッチ４０２における伝送ゲート３０６およびキーパ（keeper）ステージ３０８に関連付けられた交互ゲート接続によるものである。寄生スキャンラッチ６０２およびＮＡＮＤゲート６２４を含むパルスラッチのための全体レイアウトは、寄生スキャンラッチ４０２を含むパルスラッチのための全体レイアウトよりも、略１５％の面積節減（２４グリッド／２８グリッド）を有し、１５％の面積減少により、略１０％の漏洩電流節減を提供する。寄生スキャンラッチ６０２と、ＮＡＮＤゲート６２４ではなくインバータ５１０とを含むパルスラッチのための全体レイアウトは、寄生スキャンラッチ４０２を含むパルスラッチのための全体レイアウトよりも、略１８％（２３グリッド／２８グリッド）の面積節減を提供するが、ＮＡＮＤゲート６２４を有するスキャンラッチ６０２が提供する、機能性モード中の略４％の動的な電力節減は提供しない。したがって、上述したように、スキャンラッチ６０２／５００は、典型的な／従来のラッチ／フリップフロップよりも遅いことで、対応する機能性ラッチ内の不十分なホールドマージンに関する問題を回避する。さらに、スキャンラッチ６０２／５００は、スキャンラッチ４０２／３０２よりも、減少した面積フットプリントを有し、この面積減少により漏洩電流節減を提供する。
[0030]図５および図６を再度参照すると、ＭＯＳデバイスには、１つのラッチフィードバックＦで構成され、ラッチ入力ＩおよびラッチクロックＣを受け取るように構成された第１のラッチが含まれる。第１のラッチは、Ｑを出力するように構成され、ここで、出力Ｑは、ＣＦ、ＩＦ、および
Figure 2018523370
 の関数であり、ラッチフィードバックＦは、出力Ｑの関数である。たとえば、図５に示されるように、ラッチフィードバックＦは、機能的に
Figure 2018523370
 であり、出力Ｑは、機能的に
Figure 2018523370
 である。上述したように、（Ｃ＋Ｉ）Ｆは、ＣＦ＋ＩＦと同じである。そのため、スキャンラッチ５００は、ＣＦ、ＩＦ、および
Figure 2018523370
 の関数である。
[0031]一構成では、第１のラッチは、直列に積層されたトランジスタの第１のセットを含み、トランジスタの第１のセットは、少なくとも５つのトランジスタを含む。たとえば、図６に示されるように、トランジスタの第１のセットは、ｐＭＯＳトランジスタ６０４、６０８、および６１０を含み、ｎＭＯＳトランジスタ６１５および６１８を含む。ｐＭＯＳ／ｎＭＯＳトランジスタ６０４、６０８、６１０、６１４、および６１８は、直列に積層される。一構成では、トランジスタの第１のセットは、少なくとも３つのｐＭＯＳトランジスタ（６０４、６０８、６１０）と、少なくとも２つのｎＭＯＳトランジスタ（６１４、６１８）とを含む。これらのトランジスタの積層は、レイアウトの面積／フットプリントを減少させるために、いくつかのレイアウト利益を提供し得る。一構成では、トランジスタの第１のセットの各トランジスタは、ラッチ入力Ｉ、ラッチクロックＣ、または反転ラッチクロック
Figure 2018523370
 のうちの１つに結合される。たとえば、ｐＭＯＳトランジスタ６０４は、スキャンクロックｓｃｌｋ Ｃに結合され、ｐＭＯＳトランジスタ６０８は、スキャン入力Ｉに結合され、ｐＭＯＳトランジスタ６１０は、スキャン入力Ｉに結合され、ｎＭＯＳトランジスタ６１４は、反転スキャンクロックｎｓｃｌｋ
Figure 2018523370
 に結合され、ｎＭＯＳトランジスタ６１８は、スキャン入力Ｉに結合される。一構成では、第１のラッチは、直列に積層されたトランジスタの第２のセットをさらに含む。トランジスタの第２のセットは、少なくとも３つのトランジスタを含む。たとえば、ｐＭＯＳトランジスタ６０６、ｐＭＯＳトランジスタ６１２、およびｎＭＯＳトランジスタ６１６が、直列に積層される。トランジスタの第２のセットは、少なくとも２つのｐＭＯＳトランジスタ（６０６、６１２）と、少なくとも１つのｎＭＯＳトランジスタ（６１６）とを含む。これらのトランジスタの積層は、レイアウトの面積／フットプリントを減少させるために、いくつかのレイアウト利益を提供し得る。一構成では、トランジスタの第２のセットの各トランジスタは、ラッチフィードバックＦまたは反転ラッチクロック
Figure 2018523370
 のうちの一方に結合される。たとえば、ｐＭＯＳトランジスタ６０６は、ラッチフィードバックＦに結合され、ｐＭＯＳトランジスタ６１２は、反転スキャンクロックｎｓｃｌｋ
Figure 2018523370
 に結合され、ｎＭＯＳトランジスタ６１６は、ラッチフィードバックＦに結合される。一構成では、第１のラッチは、並列のトランジスタの第３のセットをさらに備える。トランジスタの第３のセットは、トランジスタの第２のセットと直列に積層される。たとえば、トランジスタの第３のセットは、並列に接続されたｎＭＯＳトランジスタ６２０および６２２を含む。ｎＭＯＳトランジスタ６２０および６２２は、トランジスタ６０６、６１２、６１６の第２のセットと直列に積層される。トランジスタの第２および第３のセットの積層は、レイアウトの面積／フットプリントを減少させるために、いくつかのレイアウト利益を提供し得る。一構成では、トランジスタの第３のセットの各トランジスタは、ラッチ入力ＩまたはラッチクロックＣのうちの一方に結合される。たとえば、ｎＭＯＳトランジスタ６２０は、スキャン入力ｓｉｎ Ｉに結合され、ｎＭＯＳトランジスタ６２２は、スキャンクロックｓｃｌｋ Ｃに結合される。
[0032]一構成では、第１のラッチは、第１のｐＭＯＳトランジスタソースと、第１のｐＭＯＳトランジスタゲートと、第１のｐＭＯＳトランジスタドレインとを有する第１のｐＭＯＳトランジスタ６１０を含む。第１のｐＭＯＳトランジスタゲートは、ラッチ入力Ｉに結合される。第１のラッチは、第２のｐＭＯＳトランジスタソースと、第２のｐＭＯＳトランジスタゲートと、第２のｐＭＯＳトランジスタドレインとを有する第２のｐＭＯＳトランジスタ６１２を含む。第２のｐＭＯＳトランジスタゲートは、反転ラッチクロック
Figure 2018523370
 に結合される。第２のｐＭＯＳトランジスタソースは、ノードＡにおいて、第１のｐＭＯＳトランジスタソースに結合される。第２のｐＭＯＳトランジスタドレインは、ノードＢにおいて、第１のｐＭＯＳトランジスタドレインに結合される。第１のラッチは、第１のｎＭＯＳトランジスタソースと、第１のｎＭＯＳトランジスタゲートと、第１のｎＭＯＳトランジスタドレインとを有する第１のｎＭＯＳトランジスタ６１４を含む。第１のｎＭＯＳトランジスタドレインは、ノードＢにおいて、第１のｐＭＯＳトランジスタドレインおよび第２のｐＭＯＳトランジスタドレインに結合される。第１のラッチは、第２のｎＭＯＳトランジスタソースと、第２のｎＭＯＳトランジスタゲートと、第２のｎＭＯＳトランジスタドレインとを有する第２のｎＭＯＳトランジスタ６１８を含む。第２のｎＭＯＳトランジスタドレインは、第１のｎＭＯＳトランジスタソースに結合される。第２のｎＭＯＳトランジスタソースは、第１の電圧源Ｖｓｓに結合される。第１のｎＭＯＳトランジスタゲートは、ラッチ入力Ｉまたは反転ラッチクロック
Figure 2018523370
 のうちの一方に結合され、第２のｎＭＯＳトランジスタゲートは、ラッチ入力Ｉまたは反転ラッチクロック
Figure 2018523370
 のうちのもう一方に結合される。図６に示されるように、第１のｎＭＯＳトランジスタゲートは、反転ラッチクロック
Figure 2018523370
 に結合され、第２のｎＭＯＳトランジスタゲートは、ラッチ入力Ｉに結合される。しかしながら、代替的に、第１のｎＭＯＳトランジスタゲートは、ラッチ入力Ｉに結合され得、第２のｎＭＯＳトランジスタゲートは、反転ラッチクロック
Figure 2018523370
 に結合され得る。
[0033]一構成では、第１のラッチは、第３のｐＭＯＳトランジスタソースと、第３のｐＭＯＳトランジスタゲートと、第３のｐＭＯＳトランジスタドレインとを有する第３のｐＭＯＳトランジスタ６０４をさらに含む。第３のｐＭＯＳトランジスタソースは、第２の電圧源Ｖｄｄに結合される。第１のラッチは、第４のｐＭＯＳトランジスタソースと、第４のｐＭＯＳトランジスタゲートと、第４のｐＭＯＳトランジスタドレインとを有する第４のｐＭＯＳトランジスタ６０８をさらに含む。第４のｐＭＯＳトランジスタソースは、第３のｐＭＯＳトランジスタドレインに結合される。第４のｐＭＯＳトランジスタドレインは、ノードＡにおいて、第１のｐＭＯＳトランジスタソースおよび第２のｐＭＯＳトランジスタソースに結合される。第３のｐＭＯＳトランジスタゲートは、ラッチ入力ＩまたはラッチクロックＣのうちの一方に結合され、第４のｐＭＯＳトランジスタゲートは、ラッチ入力ＩまたはラッチクロックＣのうちのもう一方に結合される。図６に示されるように、第３のｐＭＯＳトランジスタゲートは、ラッチクロックＣに結合され、第４のｐＭＯＳトランジスタゲートは、ラッチ入力Ｉに結合される。しかしながら、代替的に、第３のｐＭＯＳトランジスタゲートは、ラッチ入力Ｉに結合され得、第４のｐＭＯＳトランジスタゲートは、ラッチクロックＣに結合され得る。
[0034]一構成では、第１のラッチは、第３のｎＭＯＳトランジスタソースと、第３のｎＭＯＳトランジスタゲートと、第３のｎＭＯＳトランジスタドレインとを有する第３のｎＭＯＳトランジスタ６２０をさらに含む。第３のｎＭＯＳトランジスタソースは、第１の電圧源Ｖｓｓに結合される。第３のｎＭＯＳトランジスタゲートは、ラッチ入力Ｉに結合される。第１のラッチは、第４のｎＭＯＳトランジスタソースと、第４のｎＭＯＳトランジスタゲートと、第４のｎＭＯＳトランジスタドレインとを有する第４のｎＭＯＳトランジスタ６２２をさらに含む。第４のｎＭＯＳトランジスタソースは、第１の電圧源Ｖｓｓに結合される。第４のｎＭＯＳトランジスタドレインは、ノードＥにおいて、第３のｎＭＯＳトランジスタドレインに結合される。第４のｎＭＯＳトランジスタゲートは、ラッチクロックＣに結合される。
[0035]一構成では、第１のラッチは、第５のｐＭＯＳトランジスタソースと、第５のｐＭＯＳトランジスタゲートと、第５のｐＭＯＳトランジスタドレインとを有する第５のｐＭＯＳトランジスタ６０６をさらに含む。第５のｐＭＯＳトランジスタソースは、第２の電圧源Ｖｄｄに結合される。第５のｐＭＯＳトランジスタドレインは、ノードＡにおいて、第１のｐＭＯＳトランジスタソースおよび第２のｐＭＯＳトランジスタソースに結合される。第５のｐＭＯＳトランジスタゲートは、ラッチフィードバックＦに結合される。第１のラッチは、第５のｎＭＯＳトランジスタソースと、第５のｎＭＯＳトランジスタゲートと、第５のｎＭＯＳトランジスタドレインとを有する第５のｎＭＯＳトランジスタ６１６をさらに含む。第５のｎＭＯＳトランジスタソースは、ノードＥにおいて、第３のｎＭＯＳトランジスタドレインおよび第４のｎＭＯＳトランジスタドレインに結合される。第５のｎＭＯＳトランジスタドレインは、ノードＢにおいて、第１のｐＭＯＳトランジスタドレインおよび第２のｐＭＯＳトランジスタドレインに結合される。第５のｎＭＯＳトランジスタゲートは、ラッチフィードバックＦに結合される。
[0036]一構成では、第１のラッチは、第１のＮＡＮＤゲート入力と、第２のＮＡＮＤゲート入力と、ＮＡＮＤゲート出力とを有するＮＡＮＤゲート６２４をさらに含む。第１のＮＡＮＤゲート入力は、ノードＢにおいて、第１のｐＭＯＳトランジスタドレイン、第２のｐＭＯＳトランジスタドレイン、第１のｎＭＯＳトランジスタドレイン、および第５のｎＭＯＳトランジスタドレインに結合される。第２のＮＡＮＤゲート入力は、シフト入力に結合される。ＮＡＮＤゲート出力は、ラッチフィードバックＦである。代替的に、一構成では、第１のラッチは、インバータ入力とインバータ出力とを有するインバータ５１０をさらに含む。インバータ入力は、ノードＢにおいて、第１のｐＭＯＳトランジスタドレイン、第２のｐＭＯＳトランジスタドレイン、第１のｎＭＯＳトランジスタドレイン、および第５のｎＭＯＳトランジスタドレインに結合される。インバータ出力は、ラッチフィードバックＦである。
[0037]一構成では、ＭＯＳデバイスは、第２のラッチ（たとえば、１０６、２０６、および機能性ラッチ２０６の図６の構成要素）をさらに含む。第２のラッチは、スキャンモードではラッチとして、機能性モードではパルスラッチとして構成される。第２のラッチは、スキャンモードではスキャンクロックｓｃｌｋで、機能性モードではパルスクロックｐｃｌｋでクロックされるように構成される。パルスクロックｐｃｌｋは、スキャンクロックｓｃｌｋとは異なる。一構成では、スキャンモード中、第１のラッチは、マスタラッチとして動作し、第２のラッチは、スレーブラッチとして動作する。一構成では、第１のラッチは、デバイス内に広がる少なくとも８つのゲート相互接続を含む少なくとも８グリッドの幅を有する。たとえば、第１のラッチ６０２は、このラッチ６０２がＮＡＮＤゲート６２４を含むときは、９グリッドの幅を有し得、ラッチ６０２が、Ｆのためのフィードバック経路に、ＮＡＮＤゲート６２４の代わりにインバータ（たとえば、５１０）を含むときは、８グリッドの幅を有し得る。一構成では、少なくとも８つのゲート相互接続のうちの少なくとも５つのゲート相互接続の各々は、１つのｐＭＯＳトランジスタと１つのｎＭＯＳトランジスタとの間で共有される。たとえば、ｐＭＯＳトランジスタ６０４およびｎＭＯＳトランジスタ６２２は、同じゲート相互接続を共有し得、ｐＭＯＳトランジスタ６１２およびｎＭＯＳトランジスタ６１４は、同じゲート相互接続を共有し得る。別の例では、ｐＭＯＳトランジスタ６０８は、ｎＭＯＳトランジスタ６１８またはｎＭＯＳトランジスタ６２０のうちの一方とゲート相互接続を共有し得、ｐＭＯＳトランジスタ６１０は、ｎＭＯＳトランジスタ６１８またはｎＭＯＳトランジスタ６２０のうちのもう一方とゲート相互接続を共有し得る。
[0038]図８は、図１、２、５、６、および７のうちの少なくとも１つに関連付けられた例示的なＭＯＳデバイスの例示的な方法のフローチャートである。８０２において、ＭＯＳデバイスは、第１のラッチにおいてラッチ入力ＩおよびラッチクロックＣを受け取る。８０４において、ＭＯＳデバイスは、第１のラッチにおいて、出力Ｑと、この出力Ｑに基づく第１のラッチへの１つのラッチフィードバックＦとを出力する。ラッチフィードバックＦは、出力Ｑの関数である。出力Ｑは、ＣＦ、ＩＦ、および
Figure 2018523370
 の関数である。ラッチフィードバックＦは、機能的に
Figure 2018523370
 であり得る。出力Ｑは、機能的に
Figure 2018523370
 であり得る。図６に関して上述したように、第１のラッチは、直列に積層されたトランジスタ６０４、６０８、６１０、６１４、６１８の第１のセットを含み得、ここで、トランジスタの第１のセットは、少なくとも５つのトランジスタを含む。図１、２を参照すると、出力Ｑは、第１のラッチ１０２／２０２に結合された第２のラッチ１０６／２０６に出力され得る。第２のラッチ１０６／２０６は、スキャンモードではラッチとして、機能性モードではパルスラッチとして構成される。
[0039]一構成では、ＭＯＳデバイスは、第１のラッチにおいてラッチ入力ＩおよびラッチクロックＣを受け取るための手段を含む。加えて、ＭＯＳデバイスは、第１のラッチにおいて、出力Ｑと、この出力Ｑに基づく第１のラッチへの１つのラッチフィードバックＦとを出力するための手段を含む。ラッチフィードバックＦは、出力Ｑの関数である。出力Ｑは、ＣＦ、ＩＦ、および
Figure 2018523370
 の関数である。たとえば、図５を参照すると、ＯＲゲート５０２は、ラッチ入力ＩおよびラッチクロックＣを受け取る。加えて、ＮＯＲゲート５０８は、出力Ｑを出力し、インバータ５１０は、この出力Ｑに基づいて第１のラッチ５００に１つのラッチフィードバックＦを出力する。第１のラッチ５００では、ラッチフィードバックＦは、出力Ｑの関数であり、出力Ｑは、ＣＦ、ＩＦ、および
Figure 2018523370
 の関数である。具体的には、上述したように、ラッチフィードバックＦは、機能的に
Figure 2018523370
 であり、出力Ｑは、機能的に
Figure 2018523370
 である。上述したように、フィードバックＦが機能的に
Figure 2018523370
 であり、出力Ｑが機能的に
Figure 2018523370
 であることには変わりのない、ラッチ５００の異なる構成が可能である。
[0040]開示されたプロセスにおけるステップの特定の順序または階層が、例示的なアプローチの実例であることは理解される。設計の選好に基づいて、これらのプロセスにおけるステップの特定の順序または階層が並べ替えられ得ることは理解される。さらに、いくつかのステップは、組み合されたり省略されたりし得る。添付の方法の請求項は、様々なステップの要素をサンプルの順序で提示し、提示された特定の順序または階層に限定されることは意味するものではない。
[0041]先の説明は、任意の当業者が、本明細書で説明された様々な態様を実施することを可能にするために提供される。これらの態様に対する様々な修正は、当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、他の態様に適用され得る。ゆえに、特許請求の範囲は、本明細書で示された態様に制限されるよう意図されたものではなく、特許請求の範囲の文言と一致する全範囲が付与されるべきものであり、ここにおいて、単数形の要素への参照は、別途明記されていない限り、「１つおよび１つのみ」を意味するようには意図されておらず、むしろ「１つまたは複数」を意味する。「例示的」という用語は、「例、事例、または実例としての機能を果たす」を意味するために本明細書で使用される。「例示的」として本明細書で説明された任意の態様は、必ずしも、他の態様よりも好ましいまたは有利であると解釈されるべきではない。別途明記されていない限り、「何らかの／いくつかの」という用語は、１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはこれらの任意の組み合わせ」のような組み合わせは、Ａ、Ｂ、および／またはＣの任意の組み合わせを含み、複数のＡ、複数のＢ、または複数のＣを含み得る。具体的には、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはこれらの任意の組み合わせ」のような組み合わせは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣであり得、ここで、任意のこのような組み合わせは、Ａ、Ｂ、またはＣのうちの１つまたは複数のメンバを含み得る。「接続されている」という用語は、「直接接続されている」を意味する。「結合された」という用語は、「接続されている」または他の要素を通して「間接的に接続されている」を意味する。当業者に知られているかかまたは後に知られることとなる、本開示全体にわたって説明された様々な態様の要素と構造的および機能的に同等なものはすべて、参照によって本明細書に明確に組み込まれ、特許請求の範囲に包含されるよう意図されている。さらに、本明細書におけるどの開示も、そのような開示が特許請求の範囲中に明記されているかどうかに関わらず、公衆に献呈されるよう意図されたものではない。いずれの請求項の要素も、その要素が「〜ための手段（means for）」というフレーズを使用して明記されていない限り、ミーンズプラスファンクション（means plus function）として解釈されるべきではない。
[0041]先の説明は、任意の当業者が、本明細書で説明された様々な態様を実施することを可能にするために提供される。これらの態様に対する様々な修正は、当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、他の態様に適用され得る。ゆえに、特許請求の範囲は、本明細書で示された態様に制限されるよう意図されたものではなく、特許請求の範囲の文言と一致する全範囲が付与されるべきものであり、ここにおいて、単数形の要素への参照は、別途明記されていない限り、「１つおよび１つのみ」を意味するようには意図されておらず、むしろ「１つまたは複数」を意味する。「例示的」という用語は、「例、事例、または実例としての機能を果たす」を意味するために本明細書で使用される。「例示的」として本明細書で説明された任意の態様は、必ずしも、他の態様よりも好ましいまたは有利であると解釈されるべきではない。別途明記されていない限り、「何らかの／いくつかの」という用語は、１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはこれらの任意の組み合わせ」のような組み合わせは、Ａ、Ｂ、および／またはＣの任意の組み合わせを含み、複数のＡ、複数のＢ、または複数のＣを含み得る。具体的には、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはこれらの任意の組み合わせ」のような組み合わせは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣであり得、ここで、任意のこのような組み合わせは、Ａ、Ｂ、またはＣのうちの１つまたは複数のメンバを含み得る。「接続されている」という用語は、「直接接続されている」を意味する。「結合された」という用語は、「接続されている」または他の要素を通して「間接的に接続されている」を意味する。当業者に知られているかかまたは後に知られることとなる、本開示全体にわたって説明された様々な態様の要素と構造的および機能的に同等なものはすべて、参照によって本明細書に明確に組み込まれ、特許請求の範囲に包含されるよう意図されている。さらに、本明細書におけるどの開示も、そのような開示が特許請求の範囲中に明記されているかどうかに関わらず、公衆に献呈されるよう意図されたものではない。いずれの請求項の要素も、その要素が「〜ための手段（means for）」というフレーズを使用して明記されていない限り、ミーンズプラスファンクション（means plus function）として解釈されるべきではない。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
金属酸化膜半導体（ＭＯＳ）デバイスであって、
１つのラッチフィードバックＦで構成され、ラッチ入力ＩおよびラッチクロックＣを受け取るように構成された第１のラッチを備え、前記第１のラッチは、Ｑを出力するように構成され、ここで、前記出力Ｑは、ＣＦ、ＩＦ、および
Figure 2018523370
 の関数であり、前記ラッチフィードバックＦは、前記出力Ｑの関数である、
ＭＯＳデバイス。
［Ｃ２］
前記ラッチフィードバックＦは、機能的に
Figure 2018523370
 である、Ｃ１に記載のＭＯＳデバイス。
［Ｃ３］
前記出力Ｑは、機能的に
Figure 2018523370
 である、Ｃ２に記載のＭＯＳデバイス。
［Ｃ４］
前記第１のラッチは、直列に積層されたトランジスタの第１のセットを備え、前記トランジスタの第１のセットは、少なくとも５つのトランジスタを備える、Ｃ１に記載のＭＯＳデバイス。
［Ｃ５］
前記トランジスタの第１のセットは、少なくとも３つのｐ型ＭＯＳ（ｐＭＯＳ）トランジスタと、少なくとも２つのｎ型ＭＯＳ（ｎＭＯＳ）トランジスタとを備える、Ｃ４に記載のＭＯＳデバイス。
［Ｃ６］
前記トランジスタの第１のセットの各トランジスタは、前記ラッチ入力Ｉ、前記ラッチクロックＣ、または反転ラッチクロック
Figure 2018523370
 のうちの１つに結合される、Ｃ４に記載のＭＯＳデバイス。
［Ｃ７］
前記第１のラッチは、直列に積層されたトランジスタの第２のセットをさらに備え、前記トランジスタの第２のセットは、少なくとも３つのトランジスタを備える、Ｃ４に記載のＭＯＳデバイス。
［Ｃ８］
前記トランジスタの第２のセットは、少なくとも２つのｐ型ＭＯＳ（ｐＭＯＳ）トランジスタと、少なくとも１つのｎ型ＭＯＳ（ｎＭＯＳ）トランジスタとを備える、Ｃ７に記載のＭＯＳデバイス。
［Ｃ９］
前記トランジスタの第２のセットの各トランジスタは、前記ラッチフィードバックＦまたは反転ラッチクロック
Figure 2018523370
 のうちの１つに結合される、Ｃ７に記載のＭＯＳデバイス。
［Ｃ１０］
前記第１のラッチは、並列のトランジスタの第３のセットをさらに備え、前記トランジスタの第３のセットは、前記トランジスタの第２のセットと直列に積層されている、Ｃ７に記載のＭＯＳデバイス。
［Ｃ１１］
前記トランジスタの第３のセットの各トランジスタは、前記ラッチ入力Ｉまたは前記ラッチクロックＣのうちの一方に結合される、Ｃ１０に記載のＭＯＳデバイス。
［Ｃ１２］
前記第１のラッチは、
第１のｐ型ＭＯＳ（ｐＭＯＳ）トランジスタソースと、第１のｐＭＯＳトランジスタゲートと、第１のｐＭＯＳトランジスタドレインとを有する第１のｐＭＯＳトランジスタと、前記第１のｐＭＯＳトランジスタゲートは、前記ラッチ入力Ｉに結合される、
第２のｐＭＯＳトランジスタソースと、第２のｐＭＯＳトランジスタゲートと、第２のｐＭＯＳトランジスタドレインとを有する第２のｐＭＯＳトランジスタと、前記第２のｐＭＯＳトランジスタゲートは、反転ラッチクロック
Figure 2018523370
 に結合され、前記第２のｐＭＯＳトランジスタソースは、前記第１のｐＭＯＳトランジスタソースに結合され、前記第２のｐＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタドレインに結合される、
第１のｎ型ＭＯＳ（ｎＭＯＳ）トランジスタソースと、第１のｎＭＯＳトランジスタゲートと、第１のｎＭＯＳトランジスタドレインとを有する第１のｎＭＯＳトランジスタと、前記第１のｎＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタドレインおよび前記第２のｐＭＯＳトランジスタドレインに結合される、
第２のｎＭＯＳトランジスタソースと、第２のｎＭＯＳトランジスタゲートと、第２のｎＭＯＳトランジスタドレインとを有する第２のｎＭＯＳトランジスタと、前記第２のｎＭＯＳトランジスタドレインは、前記第１のｎＭＯＳトランジスタソースに結合され、前記第２のｎＭＯＳトランジスタソースは、第１の電圧源に結合される、
を備え、
前記第１のｎＭＯＳトランジスタゲートは、前記ラッチ入力Ｉまたは前記反転ラッチクロック
Figure 2018523370
 のうちの一方に結合され、前記第２のｎＭＯＳトランジスタゲートは、前記ラッチ入力Ｉまたは前記反転ラッチクロック
Figure 2018523370
 のうちの他方に結合される、
Ｃ１に記載のＭＯＳデバイス。
［Ｃ１３］
前記第１のラッチは、
第３のｐＭＯＳトランジスタソースと、第３のｐＭＯＳトランジスタゲートと、第３のｐＭＯＳトランジスタドレインとを有する第３のｐＭＯＳトランジスタと、前記第３のｐＭＯＳトランジスタソースは、第２の電圧源に結合される、
第４のｐＭＯＳトランジスタソースと、第４のｐＭＯＳトランジスタゲートと、第４のｐＭＯＳトランジスタドレインとを有する第４のｐＭＯＳトランジスタと、前記第４のｐＭＯＳトランジスタソースは、前記第３のｐＭＯＳトランジスタドレインに結合され、前記第４のｐＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタソースおよび前記第２のｐＭＯＳトランジスタソースに結合される、
をさらに備え、
前記第３のｐＭＯＳトランジスタゲートは、前記ラッチ入力Ｉまたは前記ラッチクロックＣのうちの一方に結合され、前記第４のｐＭＯＳトランジスタゲートは、前記ラッチ入力Ｉまたは前記ラッチクロックＣのうちの他方に結合される
Ｃ１２に記載のＭＯＳデバイス。
［Ｃ１４］
前記第１のラッチは、
第３のｎＭＯＳトランジスタソースと、第３のｎＭＯＳトランジスタゲートと、第３のｎＭＯＳトランジスタドレインとを有する第３のｎＭＯＳトランジスタと、前記第３のｎＭＯＳトランジスタソースは、前記第１の電圧源に結合され、前記第３のｎＭＯＳトランジスタゲートは、前記ラッチ入力Ｉに結合される、
第４のｎＭＯＳトランジスタソースと、第４のｎＭＯＳトランジスタゲートと、第４のｎＭＯＳトランジスタドレインとを有する第４のｎＭＯＳトランジスタと、前記第４のｎＭＯＳトランジスタソースは、前記第１の電圧源に結合され、前記第４のｎＭＯＳトランジスタドレインは、前記第３のｎＭＯＳトランジスタドレインに結合され、前記第４のｎＭＯＳトランジスタゲートは、前記ラッチクロックＣに結合される、
をさらに備える、Ｃ１３に記載のＭＯＳデバイス。
［Ｃ１５］
前記第１のラッチは、
第５のｐＭＯＳトランジスタソースと、第５のｐＭＯＳトランジスタゲートと、第５のｐＭＯＳトランジスタドレインとを有する第５のｐＭＯＳトランジスタと、前記第５のｐＭＯＳトランジスタソースは、前記第２の電圧源に結合され、前記第５のｐＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタソースおよび前記第２のｐＭＯＳトランジスタソースに結合され、前記第５のｐＭＯＳトランジスタゲートは、前記ラッチフィードバックＦに結合される、
第５のｎＭＯＳトランジスタソースと、第５のｎＭＯＳトランジスタゲートと、第５のｎＭＯＳトランジスタドレインとを有する第５のｎＭＯＳトランジスタと、前記第５のｎＭＯＳトランジスタソースは、前記第３のｎＭＯＳトランジスタドレインおよび前記第４のｎＭＯＳトランジスタドレインに結合され、前記第５のｎＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタドレインおよび前記第２のｐＭＯＳトランジスタドレインに結合され、前記第５のｎＭＯＳトランジスタゲートは、前記ラッチフィードバックＦに結合される、
をさらに備える、Ｃ１４に記載のＭＯＳデバイス。
［Ｃ１６］
前記第１のラッチは、第１のＮＡＮＤゲート入力と、第２のＮＡＮＤゲート入力と、ＮＡＮＤゲート出力とを有するＮＡＮＤゲートをさらに備え、
前記第１のＮＡＮＤゲート入力は、前記第１のｐＭＯＳトランジスタドレイン、前記第２のｐＭＯＳトランジスタドレイン、前記第１のｎＭＯＳトランジスタドレイン、および前記第５のｎＭＯＳトランジスタドレインに結合され、
前記第２のＮＡＮＤゲート入力は、シフト入力に結合され、
前記ＮＡＮＤゲート出力は、前記ラッチフィードバックＦである、
Ｃ１５に記載のＭＯＳデバイス。
［Ｃ１７］
前記第１のラッチは、インバータ入力およびインバータ出力を有するインバータをさらに備え、
前記インバータ入力は、前記第１のｐＭＯＳトランジスタドレイン、前記第２のｐＭＯＳトランジスタドレイン、前記第１のｎＭＯＳトランジスタドレイン、および前記第５のｎＭＯＳトランジスタドレインに結合され、
前記インバータ出力は、前記ラッチフィードバックＦである、
Ｃ１５に記載のＭＯＳデバイス。
［Ｃ１８］
前記第１のラッチに結合された第２のラッチをさらに備え、前記第２のラッチは、スキャンモードではラッチとして、機能性モードではパルスラッチとして構成される、Ｃ１に記載のＭＯＳデバイス。
［Ｃ１９］
前記第２のラッチは、前記スキャンモードではスキャンクロックで、前記機能性モードではパルスクロックでクロックされるように構成され、前記パルスクロックは、前記スキャンクロックとは異なる、Ｃ１８に記載のＭＯＳデバイス。
［Ｃ２０］
前記スキャンモード中、前記第１のラッチは、マスタラッチとして動作し、前記第２のラッチは、スレーブラッチとして動作する、Ｃ１８に記載のＭＯＳデバイス。
［Ｃ２１］
前記第１のラッチは、前記デバイス内に広がる少なくとも８つのゲート相互接続を含む少なくとも８グリッドの幅を有する、Ｃ１に記載のＭＯＳデバイス。
［Ｃ２２］
前記少なくとも８つのゲート相互接続のうちの少なくとも５つのゲート相互接続の各々は、１つのｐ型ＭＯＳ（ｐＭＯＳ）トランジスタと１つのｎ型ＭＯＳ（ｎＭＯＳ）トランジスタとの間で共有される、Ｃ２１に記載のＭＯＳデバイス。
［Ｃ２３］
金属酸化膜半導体（ＭＯＳ）デバイスの方法であって、
第１のラッチにおいて、ラッチ入力ＩおよびラッチクロックＣを受け取ることと、
前記第１のラッチにおいて、出力Ｑと、前記出力Ｑに基づく前記第１のラッチへの１つのラッチフィードバックＦとを出力することと、前記ラッチフィードバックＦは、前記出力Ｑの関数であり、前記出力Ｑは、ＣＦ、ＩＦ、および
Figure 2018523370
 の関数である、
を備える方法。
［Ｃ２４］
前記ラッチフィードバックＦは、機能的に
Figure 2018523370
 である、Ｃ２３に記載の方法。
［Ｃ２５］
前記出力Ｑは、機能的に
Figure 2018523370
 である、Ｃ２４に記載の方法。
［Ｃ２６］
前記第１のラッチは、直列に積層されたトランジスタの第１のセットを備え、前記トランジスタの第１のセットは、少なくとも５つのトランジスタを備える、Ｃ２３に記載の方法。
［Ｃ２７］
金属酸化膜半導体（ＭＯＳ）デバイスであって、
第１のラッチにおいてラッチ入力ＩおよびラッチクロックＣを受け取るための手段と、
前記第１のラッチにおいて、出力Ｑと、前記出力Ｑに基づく前記第１のラッチへの１つのラッチフィードバックＦとを出力するための手段と、前記ラッチフィードバックＦは、前記出力Ｑの関数であり、前記出力Ｑは、ＣＦ、ＩＦ、および
Figure 2018523370
 の関数である、
を備えるＭＯＳデバイス。
［Ｃ２８］
前記ラッチフィードバックＦは、機能的に
Figure 2018523370
 である、Ｃ２７に記載のＭＯＳデバイス。
［Ｃ２９］
前記出力Ｑは、機能的に
Figure 2018523370
 である、Ｃ２８に記載のＭＯＳデバイス。
［Ｃ３０］
前記第１のラッチは、直列に積層されたトランジスタの第１のセットを備え、前記トランジスタの第１のセットは、少なくとも５つのトランジスタを備える、Ｃ２７に記載のＭＯＳデバイス。

Claims (30)

  1. 金属酸化膜半導体（ＭＯＳ）デバイスであって、
    １つのラッチフィードバックＦで構成され、ラッチ入力ＩおよびラッチクロックＣを受け取るように構成された第１のラッチを備え、前記第１のラッチは、Ｑを出力するように構成され、ここで、前記出力Ｑは、ＣＦ、ＩＦ、および
    Figure 2018523370
     の関数であり、前記ラッチフィードバックＦは、前記出力Ｑの関数である、
    ＭＯＳデバイス。
  2. 前記ラッチフィードバックＦは、機能的に
    Figure 2018523370
     である、請求項１に記載のＭＯＳデバイス。
  3. 前記出力Ｑは、機能的に
    Figure 2018523370
     である、請求項２に記載のＭＯＳデバイス。
  4. 前記第１のラッチは、直列に積層されたトランジスタの第１のセットを備え、前記トランジスタの第１のセットは、少なくとも５つのトランジスタを備える、請求項１に記載のＭＯＳデバイス。
  5. 前記トランジスタの第１のセットは、少なくとも３つのｐ型ＭＯＳ（ｐＭＯＳ）トランジスタと、少なくとも２つのｎ型ＭＯＳ（ｎＭＯＳ）トランジスタとを備える、請求項４に記載のＭＯＳデバイス。
  6. 前記トランジスタの第１のセットの各トランジスタは、前記ラッチ入力Ｉ、前記ラッチクロックＣ、または反転ラッチクロック
    Figure 2018523370
     のうちの１つに結合される、請求項４に記載のＭＯＳデバイス。
  7. 前記第１のラッチは、直列に積層されたトランジスタの第２のセットをさらに備え、前記トランジスタの第２のセットは、少なくとも３つのトランジスタを備える、請求項４に記載のＭＯＳデバイス。
  8. 前記トランジスタの第２のセットは、少なくとも２つのｐ型ＭＯＳ（ｐＭＯＳ）トランジスタと、少なくとも１つのｎ型ＭＯＳ（ｎＭＯＳ）トランジスタとを備える、請求項７に記載のＭＯＳデバイス。
  9. 前記トランジスタの第２のセットの各トランジスタは、前記ラッチフィードバックＦまたは反転ラッチクロック
    Figure 2018523370
     のうちの１つに結合される、請求項７に記載のＭＯＳデバイス。
  10. 前記第１のラッチは、並列のトランジスタの第３のセットをさらに備え、前記トランジスタの第３のセットは、前記トランジスタの第２のセットと直列に積層されている、請求項７に記載のＭＯＳデバイス。
  11. 前記トランジスタの第３のセットの各トランジスタは、前記ラッチ入力Ｉまたは前記ラッチクロックＣのうちの一方に結合される、請求項１０に記載のＭＯＳデバイス。
  12. 前記第１のラッチは、
    第１のｐ型ＭＯＳ（ｐＭＯＳ）トランジスタソースと、第１のｐＭＯＳトランジスタゲートと、第１のｐＭＯＳトランジスタドレインとを有する第１のｐＭＯＳトランジスタと、前記第１のｐＭＯＳトランジスタゲートは、前記ラッチ入力Ｉに結合される、
    第２のｐＭＯＳトランジスタソースと、第２のｐＭＯＳトランジスタゲートと、第２のｐＭＯＳトランジスタドレインとを有する第２のｐＭＯＳトランジスタと、前記第２のｐＭＯＳトランジスタゲートは、反転ラッチクロック
    Figure 2018523370
     に結合され、前記第２のｐＭＯＳトランジスタソースは、前記第１のｐＭＯＳトランジスタソースに結合され、前記第２のｐＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタドレインに結合される、
    第１のｎ型ＭＯＳ（ｎＭＯＳ）トランジスタソースと、第１のｎＭＯＳトランジスタゲートと、第１のｎＭＯＳトランジスタドレインとを有する第１のｎＭＯＳトランジスタと、前記第１のｎＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタドレインおよび前記第２のｐＭＯＳトランジスタドレインに結合される、
    第２のｎＭＯＳトランジスタソースと、第２のｎＭＯＳトランジスタゲートと、第２のｎＭＯＳトランジスタドレインとを有する第２のｎＭＯＳトランジスタと、前記第２のｎＭＯＳトランジスタドレインは、前記第１のｎＭＯＳトランジスタソースに結合され、前記第２のｎＭＯＳトランジスタソースは、第１の電圧源に結合される、
    を備え、
    前記第１のｎＭＯＳトランジスタゲートは、前記ラッチ入力Ｉまたは前記反転ラッチクロック
    Figure 2018523370
     のうちの一方に結合され、前記第２のｎＭＯＳトランジスタゲートは、前記ラッチ入力Ｉまたは前記反転ラッチクロック
    Figure 2018523370
     のうちの他方に結合される、
    請求項１に記載のＭＯＳデバイス。
  13. 前記第１のラッチは、
    第３のｐＭＯＳトランジスタソースと、第３のｐＭＯＳトランジスタゲートと、第３のｐＭＯＳトランジスタドレインとを有する第３のｐＭＯＳトランジスタと、前記第３のｐＭＯＳトランジスタソースは、第２の電圧源に結合される、
    第４のｐＭＯＳトランジスタソースと、第４のｐＭＯＳトランジスタゲートと、第４のｐＭＯＳトランジスタドレインとを有する第４のｐＭＯＳトランジスタと、前記第４のｐＭＯＳトランジスタソースは、前記第３のｐＭＯＳトランジスタドレインに結合され、前記第４のｐＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタソースおよび前記第２のｐＭＯＳトランジスタソースに結合される、
    をさらに備え、
    前記第３のｐＭＯＳトランジスタゲートは、前記ラッチ入力Ｉまたは前記ラッチクロックＣのうちの一方に結合され、前記第４のｐＭＯＳトランジスタゲートは、前記ラッチ入力Ｉまたは前記ラッチクロックＣのうちの他方に結合される
    請求項１２に記載のＭＯＳデバイス。
  14. 前記第１のラッチは、
    第３のｎＭＯＳトランジスタソースと、第３のｎＭＯＳトランジスタゲートと、第３のｎＭＯＳトランジスタドレインとを有する第３のｎＭＯＳトランジスタと、前記第３のｎＭＯＳトランジスタソースは、前記第１の電圧源に結合され、前記第３のｎＭＯＳトランジスタゲートは、前記ラッチ入力Ｉに結合される、
    第４のｎＭＯＳトランジスタソースと、第４のｎＭＯＳトランジスタゲートと、第４のｎＭＯＳトランジスタドレインとを有する第４のｎＭＯＳトランジスタと、前記第４のｎＭＯＳトランジスタソースは、前記第１の電圧源に結合され、前記第４のｎＭＯＳトランジスタドレインは、前記第３のｎＭＯＳトランジスタドレインに結合され、前記第４のｎＭＯＳトランジスタゲートは、前記ラッチクロックＣに結合される、
    をさらに備える、請求項１３に記載のＭＯＳデバイス。
  15. 前記第１のラッチは、
    第５のｐＭＯＳトランジスタソースと、第５のｐＭＯＳトランジスタゲートと、第５のｐＭＯＳトランジスタドレインとを有する第５のｐＭＯＳトランジスタと、前記第５のｐＭＯＳトランジスタソースは、前記第２の電圧源に結合され、前記第５のｐＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタソースおよび前記第２のｐＭＯＳトランジスタソースに結合され、前記第５のｐＭＯＳトランジスタゲートは、前記ラッチフィードバックＦに結合される、
    第５のｎＭＯＳトランジスタソースと、第５のｎＭＯＳトランジスタゲートと、第５のｎＭＯＳトランジスタドレインとを有する第５のｎＭＯＳトランジスタと、前記第５のｎＭＯＳトランジスタソースは、前記第３のｎＭＯＳトランジスタドレインおよび前記第４のｎＭＯＳトランジスタドレインに結合され、前記第５のｎＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタドレインおよび前記第２のｐＭＯＳトランジスタドレインに結合され、前記第５のｎＭＯＳトランジスタゲートは、前記ラッチフィードバックＦに結合される、
    をさらに備える、請求項１４に記載のＭＯＳデバイス。
  16. 前記第１のラッチは、第１のＮＡＮＤゲート入力と、第２のＮＡＮＤゲート入力と、ＮＡＮＤゲート出力とを有するＮＡＮＤゲートをさらに備え、
    前記第１のＮＡＮＤゲート入力は、前記第１のｐＭＯＳトランジスタドレイン、前記第２のｐＭＯＳトランジスタドレイン、前記第１のｎＭＯＳトランジスタドレイン、および前記第５のｎＭＯＳトランジスタドレインに結合され、
    前記第２のＮＡＮＤゲート入力は、シフト入力に結合され、
    前記ＮＡＮＤゲート出力は、前記ラッチフィードバックＦである、
    請求項１５に記載のＭＯＳデバイス。
  17. 前記第１のラッチは、インバータ入力およびインバータ出力を有するインバータをさらに備え、
    前記インバータ入力は、前記第１のｐＭＯＳトランジスタドレイン、前記第２のｐＭＯＳトランジスタドレイン、前記第１のｎＭＯＳトランジスタドレイン、および前記第５のｎＭＯＳトランジスタドレインに結合され、
    前記インバータ出力は、前記ラッチフィードバックＦである、
    請求項１５に記載のＭＯＳデバイス。
  18. 前記第１のラッチに結合された第２のラッチをさらに備え、前記第２のラッチは、スキャンモードではラッチとして、機能性モードではパルスラッチとして構成される、請求項１に記載のＭＯＳデバイス。
  19. 前記第２のラッチは、前記スキャンモードではスキャンクロックで、前記機能性モードではパルスクロックでクロックされるように構成され、前記パルスクロックは、前記スキャンクロックとは異なる、請求項１８に記載のＭＯＳデバイス。
  20. 前記スキャンモード中、前記第１のラッチは、マスタラッチとして動作し、前記第２のラッチは、スレーブラッチとして動作する、請求項１８に記載のＭＯＳデバイス。
  21. 前記第１のラッチは、前記デバイス内に広がる少なくとも８つのゲート相互接続を含む少なくとも８グリッドの幅を有する、請求項１に記載のＭＯＳデバイス。
  22. 前記少なくとも８つのゲート相互接続のうちの少なくとも５つのゲート相互接続の各々は、１つのｐ型ＭＯＳ（ｐＭＯＳ）トランジスタと１つのｎ型ＭＯＳ（ｎＭＯＳ）トランジスタとの間で共有される、請求項２１に記載のＭＯＳデバイス。
  23. 金属酸化膜半導体（ＭＯＳ）デバイスの方法であって、
    第１のラッチにおいて、ラッチ入力ＩおよびラッチクロックＣを受け取ることと、
    前記第１のラッチにおいて、出力Ｑと、前記出力Ｑに基づく前記第１のラッチへの１つのラッチフィードバックＦとを出力することと、前記ラッチフィードバックＦは、前記出力Ｑの関数であり、前記出力Ｑは、ＣＦ、ＩＦ、および
    Figure 2018523370
     の関数である、
    を備える方法。
  24. 前記ラッチフィードバックＦは、機能的に
    Figure 2018523370
     である、請求項２３に記載の方法。
  25. 前記出力Ｑは、機能的に
    Figure 2018523370
     である、請求項２４に記載の方法。
  26. 前記第１のラッチは、直列に積層されたトランジスタの第１のセットを備え、前記トランジスタの第１のセットは、少なくとも５つのトランジスタを備える、請求項２３に記載の方法。
  27. 金属酸化膜半導体（ＭＯＳ）デバイスであって、
    第１のラッチにおいてラッチ入力ＩおよびラッチクロックＣを受け取るための手段と、
    前記第１のラッチにおいて、出力Ｑと、前記出力Ｑに基づく前記第１のラッチへの１つのラッチフィードバックＦとを出力するための手段と、前記ラッチフィードバックＦは、前記出力Ｑの関数であり、前記出力Ｑは、ＣＦ、ＩＦ、および
    Figure 2018523370
     の関数である、
    を備えるＭＯＳデバイス。
  28. 前記ラッチフィードバックＦは、機能的に
    Figure 2018523370
     である、請求項２７に記載のＭＯＳデバイス。
  29. 前記出力Ｑは、機能的に
    Figure 2018523370
     である、請求項２８に記載のＭＯＳデバイス。
  30. 前記第１のラッチは、直列に積層されたトランジスタの第１のセットを備え、前記トランジスタの第１のセットは、少なくとも５つのトランジスタを備える、請求項２７に記載のＭＯＳデバイス。
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