JP2018520507A - リセスを有するインターポーザを用いた集積回路構造 - Google Patents

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Abstract

リセスを備えたインターポーザを有する集積回路（ＩＣ）構造がここに開示される。例えば、ＩＣ構造は、レジスト表面を有するインターポーザと、レジスト表面内に配設されたリセスであり、当該リセスの底面が表面仕上げされているリセスと、レジスト表面に配置された複数の導電コンタクトとを含み得る。他の実施形態も開示され且つ／或いは特許請求され得る。

Description

本開示は、概して集積回路（ＩＣ）の分野に関し、より具体的にはリセスを有するインターポーザを用いたＩＣ構造に関する。
集積回路（ＩＣ）においては、時々、集積回路デバイスのフットプリントを縮小するためにインターポーザが使用されている。しかしながら、インターポーザを用いた従来構造の高さは、例えばスマートフォンなどの小さいフォームファクタ設定に対して大きすぎることがある。
添付の図面とともに以下の詳細な説明を参照することにより実施形態がたやすく理解されることになる。ここでの説明を容易にするため、同様の構成要素は似通った参照符号で指し示す。実施形態は、添付の図面の図への限定としてではなく、例として示されるものである。
様々な実施形態に従った、インターポーザの一部の側断面図である。 様々な実施形態に従った、インターポーザ構造上にパッケージを有する集積回路（ＩＣ）構造の一部の側断面図である。 図３−１１は、様々な実施形態に従った、製造シーケンスの様々な段階におけるＩＣ構造の側断面図である。 図３−１１は、様々な実施形態に従った、製造シーケンスの様々な段階におけるＩＣ構造の側断面図である。 図３−１１は、様々な実施形態に従った、製造シーケンスの様々な段階におけるＩＣ構造の側断面図である。 図３−１１は、様々な実施形態に従った、製造シーケンスの様々な段階におけるＩＣ構造の側断面図である。 図３−１１は、様々な実施形態に従った、製造シーケンスの様々な段階におけるＩＣ構造の側断面図である。 図３−１１は、様々な実施形態に従った、製造シーケンスの様々な段階におけるＩＣ構造の側断面図である。 図３−１１は、様々な実施形態に従った、製造シーケンスの様々な段階におけるＩＣ構造の側断面図である。 図３−１１は、様々な実施形態に従った、製造シーケンスの様々な段階におけるＩＣ構造の側断面図である。 図３−１１は、様々な実施形態に従った、製造シーケンスの様々な段階におけるＩＣ構造の側断面図である。 様々な実施形態に従った、インターポーザを製造する方法のフロー図である。 様々な実施形態に従った、インターポーザ構造上にパッケージを有するＩＣ構造を製造する方法のフロー図である。 様々な実施形態に従った、インターポーザの一部の側断面図である。 様々な実施形態に従った、インターポーザ構造上にパッケージを有するＩＣ構造の一部の側断面図である。 ここに開示されるインターポーザ及びＩＣ構造の何れか１つ以上を含み得るコンピューティング装置の一例のブロック図である。
リセス（凹部）を有するインターポーザを用いた集積回路（ＩＣ）構造、並びに関連する構造及び方法がここに開示される。ここに開示される実施形態のうちの様々なものは、インターポーザに結合されるＩＣパッケージの１つ以上のコンポーネントがリセスの中まで延在するようにインターポーザがリセスを含んだＩＣ構造を可能にし得る。
例えばスマートフォン及びタブレットコンピュータなどの小さいフォームファクタのデバイス用の高密度ロジック（例えば、メモリコンポーネントを積み重ねることによる）を提供するために、インターポーザベースの構造が使用されている。特に、インターポーザは、デバイスのフットプリントを縮小するようにＩＣパッケージをマザーボード又はその他のコンポーネントに結合するのに使用され得る。これは、“パッケージ・オン・インターポーザ”又は“パッチ・オン・インターポーザ”（ＰｏＩＮＴ）構造と呼ばれることもある。インターポーザは、回路基板製造技術（例えば、サブトラクティブプロセス）を用いて製造されることができ、そのコストは、ＩＣパッケージを製造する（例えば、セミアディティブプロセスを使用する）ためのコストよりもかなり低いものであり得る。
従来、ＩＣパッケージは、ミッドレベルインターコネクト（ＭＬＩ）技術を用いてインターポーザに結合され得る。そのような技術は、ボールグリッドアレイ（ＢＧＡ）結合を含み得る。高い密度が望まれるとき、ＢＧＡバンプ間のピッチは６００ミクロン未満となり得る。ＩＣパッケージとインターポーザとの間でのこの微細なピッチは、従来、ＩＣパッケージとインターポーザとの間の“ＭＬＩギャップ”が非常に小さいことを意味していた。
小さいＭＬＩギャップは、デバイスの高さを制限するのに望ましいと思われるかもしれないが、従来のインターポーザベースの構造は、電力供給性能を損なうことなくして、低減された高さを達成することができなかった。特に、インターポーザ上に配置されるＩＣパッケージは、プロセッシングデバイス（例えば、中央演算処理装置（ＣＰＵ）に含まれるプロセッシングコア）を、該プロセッシングデバイスとインターポーザとの間にＩＣパッケージが配置されるように配置して含むことが多い。プロセッシングデバイスを含むこのようなＩＣパッケージがインターポーザ上に配置されるとき、電力はインターポーザを介してプロセッシングデバイスに供給されなければならない。ノイズを低減するために、従来から、電源とその送り先との間にデカップリングキャパシタが配置されるが、インターポーザとＩＣパッケージとの間の小さいＭＬＩギャップは、インターポーザとＩＣパッケージとの間に十分に強力な（及びそれ故に大きい）デカップリングキャパシタを含めることが可能でないことを意味していた。一部の従来アプローチは、マザーボードとインターポーザとの間で、インターポーザの“下に”デカップリングキャパシタを位置付けている。しかしながら、そのようなデカップリングキャパシタからプロセッシングデバイスまでのインターポーザ及びＩＣパッケージを通る長い経路は、プロセッシングデバイスの性能を低下させるノイズを生成し及び引き込む。他の従来アプローチは、ＩＣパッケージとインターポーザとの間で（キャパシタとプロセッシングデバイスとの間の経路の長さを短縮するために）ＩＣパッケージに固定された“薄型”キャパシタを使用しているが、それらのキャパシタの限られたサイズ（例えば、高さ２００ミクロン未満）は、それらのキャパシタでは、所望のノイズ抑制を達成するには不十分なキャパシタンスしか提供しないことを意味していた。実際、薄型キャパシタは、所望のキャパシタンスの半分以下である最大キャパシタンスを持つことがある。
ここに開示される実施形態のうちの様々なものは、インターポーザとその上に配置されたＩＣパッケージとの間に、より高いスタンドオフ高さの領域を達成するために、インターポーザ内のリセスを含む。ＩＣパッケージのコンポーネントが、インターポーザのリセスの中までに延在し得る。これは、インターポーザベースの構造の全体的な高さを妥協することなく、そのようなコンポーネントが、ＩＣパッケージ上の他のコンポーネントに対して、以前に達成可能であったよりも物理的に近接することを可能にし得る。例えば、十分に強力なデカップリングキャパシタ（例えば、およそ０．４７マイクロファラッドのキャパシタンスと２００ミクロンよりも大きい高さとを持つ）が、ＩＣパッケージの“下側”に位置付けられて、該ＩＣパッケージが上に配置されたインターポーザのリセス内に延在し得る。プロセッシングデバイスがＩＣパッケージの“上側”に結合されるとき、デカップリングキャパシタは、ＭＬＩ密度を犠牲にすることなく、所望の性能を達成するのに十分な強力さ且つプロセッシングデバイスに対して十分な近さとなり得る。
以下の詳細な説明では、その一部を形成する添付の図面を参照する。図面においては、全体を通して同様の部分は似通った参照符号で指し示され、また、実施形態が例として示される。理解されるべきことには、他の実施形態が使用されてもよく、構造的又は論理的な変更が、本開示の範囲を逸脱することなく為され得る。故に、以下の詳細な説明は、限定的な意味でとられるべきでなく、実施形態の範囲は、添付の請求項とその均等範囲によって定められる。
様々な処理が、特許請求に係る事項を理解するに際してとても役立つ手法にて、複数の別個のアクション又は処理として順番に記載される。しかしながら、記載の順序は、それらの処理が必ず順序依存であることを意味するように解されるべきでない。特に、それらの処理は、提示の順序で実行されなくてもよい。記載される処理は、記載される実施形態とは異なる順序で実行されてもよい。様々な追加の処理が実行されてもよく、且つ／或いは、記載される処理が、更なる実施形態では省略されてもよい
本開示の目的では、“Ａ及び／又はＢ”なる言い回しは、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的では、フレーズ“Ａ、Ｂ、及び／又はＣ”は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。
本明細書は、“一実施形態において”又は“実施形態において”なる言い回しを使用することがあるが、これらは各々、同じ又は異なる実施形態の１つ以上を指すものであるとし得る。また、“有する”、“含む”、“持つ”、及びこれらに類する用語は、本開示の実施形態に関して使用されるとき、同義語である。
ここで使用されるとき、用語“インターポーザ”は、回路基板（例えば、マザーボード）とパッケージとの間に位置付けられるように構成されたコンポーネントを指し得る。インターポーザは、回路基板構築技術（例えば、マザーボード構築技術）を用いて構築され得る。
図１は、様々な実施形態に従った、インターポーザ１００の一部の側断面図である。インターポーザ１００は、レジスト表面１０２と、レジスト表面１０２内に配設されたリセス（凹部）１０６とを有し得る。リセス１０６の底面１０８は表面仕上げされ得る。一部の実施形態において、リセス１０６の底面１０８は、例えば機械的に研磨された銅などの、表面仕上げされた導電材料１１２で形成され得る。一部の実施形態において、表面仕上げは、ニッケル−パラジウム−金（ＮｉＰｄＡｕ）仕上げ又は銅プリフラックス（copper organic solderability preservative；ＣｕＯＳＰ）仕上げの適用を含み得る。一部の実施形態において、リセス１０６の底面１０８は、例えばソルダーレジストなどの絶縁材料で形成されてもよく、導電材料１１２を含んでいなくてもよい。
レジスト表面１０２に１つ以上の導電コンタクト１１０が配置され得る。レジスト表面１０２は、ビルドアップ材料１９０上に形成されることができ、何らかの既知の好適技術に従って、導電コンタクト１１０を露出させるようにパターニングされ得る。ここで説明されるビルドアップ材料には、例えば味の素ビルドアップフィルム（ＡＢＦ）及びプリプレグビルドアップフィルムなど、如何なる好適なビルドアップ材料が使用されてもよい。ビルドアップ材料１９０は、その中に、例えばビア、導電コンタクト、他のデバイス、又は他の好適な電気的構造若しくは絶縁構造などの更なる構造（これらのうちの幾つかの非限定的な例を示している）を含んでいてもよい。
リセス１０６は深さ１９８（レジスト表面１０２の下のビルドアップ材料１９０の“頂部”と、リセス１０６の下のビルドアップ材料１９０の“頂部”との間で測定される）を持ち得る。リセスの深さ１９８は何らかの好適な値をとってもよい（そして、図３−１１を参照して後述するように、製造中にビルドアップ厚さ又はスタックアップ数を変えることによって容易に調整され得る）。例えば、一部の実施形態において、リセス１０６は、５０ミクロンと３００ミクロンとの間の深さ１９８を持ち得る。
一部の実施形態において、少なくとも２つの導電コンタクト１１０が、レジスト表面１０２に配置され得るとともに、６００ミクロン未満の距離（図１には図示せず）だけ離間され得るが、如何なる好適な間隔が使用されてもよい。導電コンタクト１１０のうちの１つ以上は、銅から（例えば、銅パッドとして）形成され得る。使用時、インターポーザ１００は、インターポーザ１００の“下に”位置付けられるマザーボード（図示せず）に結合され得る。上述のように、インターポーザ１００は、マザーボードからインターポーザ１００に結合された他のコンポーネント（例えば、図２を参照して後述するように、導電コンタクト１１０に結合されるＩＣパッケージ）に電気信号をルーティングし得る。
図２は、様々な実施形態に従った、インターポーザ構造上にパッケージを有するＩＣ構造２００の一部の側断面図である。ＩＣ構造２００は、図示のように、インターポーザ１００の一実施形態を含み得る。図２には特定数のＩＣパッケージ及びコンポーネントが図示されるが、ここに開示される技術は、所望に応じて、より少数又は多数のパッケージ（例えば、リセス内に配置される）を有するＩＣ構造を形成するために使用され得る。一部のそのような実施形態の例が、図１４−１５を参照して後述される。
図１を参照して上述したように、図２のインターポーザ１００は、レジスト表面１０２と、レジスト表面１０２内に配設されたリセス１０６とを有し得る。リセス１０６の底面１０８は表面仕上げされ得る。図２のインターポーザ１００の実施形態では、リセス１０６の底面１０８に配置されるとして、導電材料１１２が示されている。導電材料１１２は、図７を参照して後述するように、リセス１０６を“切り抜く”ためにレーザが使用される実施形態において含められることができ、レーザストップとして作用し得る。リセス１０６を切り抜くために別の技術（例えば機械的な掘り返し）が使用される実施形態では、導電材料１１２は含められなくてもよい。
インターポーザ１００は、レジスト表面１０２の下に配置された第１のビルドアップ部分２０４を含み得る。第１のビルドアップ部分２０４は厚さ２０６を持ち得る。インターポーザ１００は、リセス１０６の底面１０８の下に第２のビルドアップ部分２０８を含み得る。第２のビルドアップ部分２０８は厚さ２１０を持ち得る。厚さ２０６は、厚さ２１０よりも大きいとし得る。図２に例示するように、第１のビルドアップ部分２０４は、その中に配置して及び導電コンタクト１１０と電気的に接触させて、例えばビア及び導電パッドなどの多数の電気的構造を含み得る。第２のビルドアップ部分２０８も、その中に配置して、例えばビア及び導電パッドなどの多数の電気的構造を含み得る。
第１のビルドアップ部分２０４及び第２のビルドアップ部分２０８は、図３−５を参照して後述するように、一連のビルドアップ堆積処理を用いて形成され得る。特に、ビルドアップの第１フェーズが第２のビルドアップ部分２０８を提供し、第１のビルドアップ部分２０４は、ビルドアップの第１フェーズと、ビルドアップの第１フェーズに続くビルドアップの第２フェーズとの組み合わせによって提供され得る。
図２のＩＣ構造２００は、ＩＣパッケージ２２８を含んでいる。ＩＣパッケージ２２８は、第１表面２３０と、第１表面２３０の反対側に置かれた第２表面２３２と、第２表面２３２に配置された１つ以上の導電コンタクト２３４とを有し得る。ＩＣパッケージ２２８は、如何なる好適なＩＣパッケージであってもよく、また、その上に配置して更なるＩＣパッケージ又は他のコンポーネントを有していてもよい（例えば、後述するように）。特に、ＩＣパッケージ２２８は、ＩＣパッケージ２２８の第２表面２３２に結合されたコンポーネント２１４を有し得る。コンポーネント２１４は、能動コンポーネント（例えば、エネルギー源に頼るコンポーネント）又は受動コンポーネント（例えば、正味のエネルギーを回路に導入しないコンポーネント）とし得る。能動コンポーネントの一例は、無線周波数（ＲＦ）回路を含み得る。コンポーネント２１４が受動コンポーネントである実施形態では、コンポーネント２１４は、キャパシタ、抵抗、インダクタ、又は複数のコンポーネントの何らかの組み合わせを含み得る。
図２に例示するように、ＩＣパッケージ２２８は、コンポーネント２１４がインターポーザ１００とＩＣパッケージ２２８との間に配置されるように、インターポーザ１００に結合され得る。導電コンタクト２３４のうちの１つ以上が、導電コンタクト１１０のうちの対応する１つ以上に電気的に結合され得るとともに、コンポーネント２１４が、リセス１０６の中まで延在し得る。図２に例示するように、一部の実施形態において、コンポーネント２１４は、インターポーザ１００と物理的に接触しないとし得る。図２では、導電コンタクト２３４は、（例えば、パターニングされたレジスト表面１０２によって形成される開口内で）レジスト表面１０２の導電コンタクト１１０上に置かれたはんだボール２４２を介して導電コンタクト１１０に結合されるとして例示されている。
図２のＩＣ構造２００はまた、ＩＣコンポーネント２７２を含んでいる。ＩＣコンポーネント２７２は、例えば、ベアのダイとすることができ、及び／又は、例えばシステム・オン・チップ（ＳｏＣ）、アプリケーションプロセッサ、中央演算処理装置（ＣＰＵ）、又はプロセスコントロールハブ（ＰＣＨ）などの、如何なる好適なＩＣコンポーネントであってもよい。ＩＣコンポーネント２７２は、ＩＣパッケージ２２８の第１表面２３０に配置され得る。一部の実施形態において、ＩＣコンポーネント２７２はプロセッシングコアを含むことができ、コンポーネント２１４は、ＩＣコンポーネント２７２のプロセッシングコア用のデカップリングキャパシタとすることができる。ＩＣパッケージ２２８の第２表面２３２は、インターポーザ１００のレジスト表面１０２から距離２３６だけ離間され得る。一部の実施形態において、距離２３６は２５０ミクロン未満とし得る。
上述のように、リセス１０６の深さは、如何なる好適な値をとってもよい。特に、リセス１０６の深さは、リセス１０６内まで延在することになるコンポーネント２１４の高さ、及び／又はインターポーザ１００とレジスト表面１０２の導電コンタクト１１０に結合される別のＩＣパッケージ（例えば、ＩＣパッケージ２２８）との間に見込まれる間隔を考慮して選定され得る。
図３−１１は、様々な実施形態に従った、製造シーケンスの様々な段階におけるＩＣ構造の側断面図である。特に、図３−１１によって例示される製造シーケンスは、図２のＩＣ構造２００を製造するものとして示される。しかしながら、これは単に例示的なものであり、図３−１１を参照して以下にて説明される処理は、任意の好適ＩＣ構造を製造するのに使用され得る。さらに、図３−１１を参照して以下にて説明される様々な製造処理、及びここに開示されるその他の方法は、特定の順序で説明されるが、それらの製造処理は如何なる好適順序で行われてもよい。例えば、（例えば、図７を参照して後述するような）ビルドアップ材料及び剥離（リリース）層を切断することに関連する処理は、（例えば、図６を参照して後述するような）レジスト表面の形成の前に行われてもよいし、その後に行われてもよい。図３−１１を参照して以下にて説明される製造処理はまた、異なる時間に行われてもよいし、異なる施設で行われてもよい。例えば、図３−１０を参照して説明される処理が、製造シーケンスの部分として実行され得る一方で、図１１を参照して説明される処理は、構造シーケンスの部分として別個に実行されてもよい。
図３は、ビルドアップ材料３１６と、その中及びその上に配置された電気的構造３１２とを含んだ構造３００を例示している。特に、構造３００は、表面３１０の第１領域４０８内に配置された導電材料１１２と、表面３１０の第２領域４１０に配置された１つ以上の導電コンタクト３０８とを含み得る。導電材料１１２及び導電コンタクト３０８は、同じ材料（例えば、銅）で形成され得る。第１領域４０８及び第２領域４１０は、表面３１０上で重なっていないとし得る。構造３００は、何らかの好適な従来からの基板構築プロセスを使用して形成され得る。
図４は、構造３００の第１領域４０８の上に剥離層４０２を設けた後の構造４００を例示している。特に、剥離層４０２は、導電材料１１２の頂面に設けられることができ、また、導電材料１１２の広がりのうちの少なくとも幾らかに及び得る、構造４００において、導電材料１１２は、剥離層４０２とビルドアップ材料３１６との間に配置され得る。剥離層４０２は、第２領域４１０内の導電コンタクト３０８とは接触しないとし得る。一部の実施形態において、剥離層４０２を設けることは、剥離層４０２をペースト印刷することを含み得る。他の実施形態において、剥離層４０２を設けることは、剥離層４０２をラミネートすることを含み得る。剥離層４０２に使用される材料は、（例えば、図８を参照して後述するように）後の製造処理において容易に取り除かれることができるように、導電材料１１２に対して弱い付着力を持ち得る。ここに開示される剥離層には、例えば、炭素系粒子若しくは繊維を有した、エポキシ、シリコーン、又はパラフィン系樹脂など、如何なる好適な剥離材料が使用されてもよい。剥離材料は、ビルドアップフィルム（例えば、プリプレグフィルム）及び銅と、乏しい付着力を持ち得る。
図５は、構造４００に対してビルドアップ材料を設けるとともに更なる導電構造５１０及び導電コンタクト１１０を形成した後の構造５００を例示している。特に、ビルドアップ材料は、第１領域４０８の上に設けられたビルドアップ材料５０２と、第２領域４１０の上に設けられたビルドアップ材料５０８とを含み得る。ビルドアップ材料５０２及びビルドアップ材料５０８は別々に識別されているが、ビルドアップ材料５０２及びビルドアップ材料５０８は、連続的な製造処理で提供され得る。ビルドアップ材料５０２は、剥離層４０２がビルドアップ材料５０２と導電材料１１２との間に配置されるように設けられ得る。導電構造５１０（例えば、導電パッド及びビア）は、（例えば、ビルドアップ材料を付与し、該ビルドアップ材料の一部を穿孔又はその他の方法で除去し、導電構造を形成し、そして、このプロセスを繰り返すことによって）ビルドアップ材料の配設と交互に形成され得る。導電コンタクト１１０は、第２領域４１０の上に形成され得る。剥離層４０２の“上に”置かれたビルドアップ材料５０２の内又は上には、導電コンタクト又はその他の導電構造は形成されないとし得る。
図６は、構造５００上にレジスト表面１０２を形成した後の構造６００を例示している。図１及び２を参照して上述したように、レジスト表面１０２は、第２領域４１０の上の導電コンタクト１１０を露出させるようにパターニングされ得る。第１領域４０８の上には、ソルダーレジストは設けられない。
図７は、第１領域４０８の上の構造６００のビルドアップ材料５０２を下方に剥離層４０２まで及び剥離層４０２を含めて切断した後の構造７００を例示している。一部の実施形態において、ビルドアップ材料５０２を切断することは、第１領域４０８の境界でビルドアップ材料５０２をレーザ切断することによって行われ得る。一部の実施形態において、ビルドアップ材料５０２を下方に剥離層４０２まで切断するのに使用されるレーザエネルギーは、剥離層４０２を切り貫き、導電材料１１２（例えば、銅などの硬質金属）に達すると停止し得る。切断が起こり得る深さは、切断を実行するのに使用されるレーザのパワーに依存し得る。他の実施形態において、ビルドアップ材料５０２を切断することは、第１領域の境界でビルドアップ材料５０２を機械的に掘り返すことによって行われ得る。なお、図７は構造の側断面図であり、“上”から見たとき、ビルドアップ材料５０２は、後述するように、所望の形状（例えば、長方形）を形成し及びそれにより所望のフットプリントを持つリセスを形成するように切断され得る。
図８は、構造７００の剥離層４０２と、剥離層４０２上に置かれたビルドアップ材料５０２とを除去した後の構造８００を例示している。レーザ切断後に（図７に示すように）剥離層４０２のエッジが露出されているとき、剥離層４０２は機械的に持ち上げられて導電材料１１２から“剥がし”取られることができ、同時にビルドアップ材料５０２が除去される。剥離層４０２及びビルドアップ材料５０２が除去されると、リセス１０６が形成され得るとともに、リセス１０６の底面１０８で導電材料１１２が露出され得る。構造８００は、図１を参照して上述したインターポーザ１００の一実施形態とし得る。特に、構造８００は、レジスト表面１０２と、リセス１０６と、レジスト表面１０２に配置された１つ以上の導電コンタクト１１０とを有するインターポーザを形成し得る。リセス１０６の深さは、剥離層４０２上に置かれるビルドアップ材料５０２の厚さの関数である。従って、リセス１０６の深さは、製造中に、剥離層４０２を堆積した後に形成される層の数（例えば、スタックアップ数）及び／又は各層で付与されるビルドアップ材料の厚さを調整することによって設定され得る。
図９は、構造８００を表面仕上げした後の構造９００を例示している。一部の実施形態において、構造８００を表面仕上げすることは、既知の技術に従って、構造９００の適切な部分を機械的に研磨することを含み得る。一部の実施形態において、表面仕上げは、例えばＮｉＰｄＡｕ又はＣｕＯＳＰなどの仕上げ材を適用することを含み得る。特に、導電コンタクト１１０及び導電材料１１２の露出面が表面仕上げされ得る。構造９００のその他の部分（例えば、構造９００の“底面”上の第２レベルインターコネクト（ＳＬＩ））も同様に表面仕上げされてもよい。構造９００は、図１を参照して上述したインターポーザ１００の一実施形態とし得る。特に、構造９００は、レジスト表面１０２と、表面仕上げされた底面１０８を持つリセス１０６と、レジスト表面１０２に配置された１つ以上の導電コンタクト１１０とを有するインターポーザを形成し得る。
図１０は、レジスト表面１０２において導電コンタクト１１０にはんだボール２４２を提供した後の構造１０００を例示している。はんだボール２４２は、例えばボールグリッドアレイ（ＢＧＡ）アタッチメントなどの従来技術を用いて提供され得る。構造１０００は、図１を参照して上述したインターポーザ１００の一実施形態とし得る。特に、構造１０００は、レジスト表面１０２と、表面仕上げされた底面１０８を持つリセス１０６と、レジスト表面１０２に配置された１つ以上の導電コンタクト１１０とを有するインターポーザを形成し得る。
図１１は、はんだボール２４２を介して構造１０００にＩＣパッケージ２２８を結合した後の構造１１００を例示している。ＩＣパッケージ２２８は、はんだボール２４２を介して導電コンタクト１１０に電気的に結合された導電コンタクト２３４を含み得る。構造１１００は、図２を参照して上述したＩＣ構造２００の実施形態のうちの何れかの形態をとり得る。構造１１００はまた、図１を参照して上述したインターポーザ１００の一実施形態であってもよい。特に、構造１１００は、レジスト表面１０２と、表面仕上げされた底面１０８を持つリセス１０６と、レジスト表面１０２に配置された１つ以上の導電コンタクト１１０とを有するインターポーザを形成し得る。ＩＣパッケージ２２８は、構造１０００にＩＣパッケージ２２８を結合する前に、予め組み立てられ得る。
図１２は、様々な実施形態に従った、インターポーザを製造する方法１２００のフロー図である。方法１２００の処理は、インターポーザ１００及びそのコンポーネントを参照して説明されることがあるが、これは単に例示目的でのものであり、方法１２００は如何なる好適なＩＣ構造を形成することにも使用され得る。
１２０２にて、構造（例えば、図３の構造３００）が用意され得る。構造は、第１領域及び第２領域（例えば、図３の表面３１０の第１領域４０８及び第２領域４１０）を持つ表面を有し得る。第１領域及び第２領域は重なっていないとすることができ、第２領域の表面に１つ以上の導電コンタクト（例えば、図３の１つ以上の導電コンタクト３０８）が配置され得る。第１領域の表面に導電材料（例えば、図３の導電材料１１２）が配置され得る。
１２０４にて、剥離層が表面の第１領域（例えば、図４の構造４００の剥離層４０２）に設けられ得る。一部の実施形態において、剥離層は、表面の第１領域内の導電材料（例えば、導電材料１１２）の上に設けられ得る。一部の実施形態において、１２０４は、剥離層をペースト印刷することを含み得る。一部の実施形態において、１２０４は、剥離層をラミネートすることを含み得る。
１２０６にて、第１領域及び第２領域にビルドアップ材料（例えば、図５の構造５００の第１領域４０８及び第２領域４１０の、それぞれ、ビルドアップ材料５０２及び５０８）が設けられ得る。
１２０８にて、第２領域の上に１つ以上の導電コンタクト（例えば、図５の構造５００の導電コンタクト１１０）が形成され得る。
１２１０において、１つ以上の導電コンタクトの上にソルダーレジストが設けられ得る（例えば、図６の構造６００のレジスト表面１０２を形成することに例示されるように）。
１２１２にて、ビルドアップ材料が剥離層まで切断され得る（例えば、図７の構造７００を参照して例示されるように剥離層４０２まで切断される）。一部の実施形態において、１２１２は、第１領域の境界でビルドアップ材料をレーザ切断すること又は機械的に掘り返すことを含み得る。
１２１４にて、剥離層と剥離層上に置かれたビルドアップ材料とが除去されて、表面の第１領域を露出させ得る（例えば、図８の構造８００を参照して上述したように、導電材料１１２を露出させる）。
一部の実施形態において、方法１２００はまた、１２０６でビルドアップ材料を設けることよりも後、且つ１２１２でビルドアップ材料を切断することよりも前に、第２領域内のビルドアップ材料の中に１つ以上の導電ビアを形成することを含み得る（例えば、図５を参照して上述したように）。一部のそのような実施形態において、方法１２００はまた、１２０８で形成された導電コンタクトにはんだボールを設けることを含み得る。一部の実施形態において、方法１２００はまた、リセスの底面を表面仕上げすることを含み得る。表面仕上げは、機械的に研磨すること及び／又はＮｉＰｄＡＵ若しくはＣｕＯＳＰ仕上げを適用することを含み得る。
図１３は、様々な実施形態に従った、ＩＣ構造を製造する方法１３００のフロー図である。方法１３００の処理は、ＩＣ構造２００及びそのコンポーネントを参照して説明されることがあるが、これは単に例示目的でのものであり、方法１３００は如何なる好適なＩＣ構造を形成することにも使用され得る。
１３０２にて、インターポーザ（例えば、図１のインターポーザ１００）が用意され得る。１３０２で用意されるインターポーザは、レジスト表面と、レジスト表面内に配設されたリセスであり、当該リセスの底面が表面仕上げされているリセスと、レジスト表面に配置された第１の複数の導電コンタクトとを有し得る（例えば、レジスト表面１０２内に配設されたリセス１０６、及び第１の複数の導電コンタクト１１０）。
１３０４にて、インターポーザにＩＣパッケージが結合され得る（例えば、図２のインターポーザ１００に結合されたＩＣパッケージ２２８）。ＩＣパッケージは、第１表面と、第２表面と、当該ＩＣパッケージの第２表面に配置された第２の複数の導電コンタクトと、当該ＩＣパッケージの第２表面に配置されたコンポーネントとを有し得る（例えば、図２の第１表面２３０、第２表面２３２、導電コンタクト２３４、及びコンポーネント２１４）。コンポーネントは、例えばキャパシタなどの受動コンポーネントとし得る。第２の複数の導電コンタクトが第１の複数の導電コンタクトに電気的に結合され得るとともに、上記コンポーネントがリセス内まで延在するようにＩＣパッケージが配置され得る。
ここに開示されるインターポーザの様々な実施形態は、その中までコンポーネントが延在し得る複数のリセスを含んでいてもよい。例えば、図１４は、様々な実施形態に従った、インターポーザ１００の一部の側断面図である。図１４のインターポーザ１００は、図１のインターポーザ１００と同様に、レジスト表面１０２と、レジスト表面１０２内に配設されたリセス１０６とを有し得る。リセス１０６は底面１０８を持ち得る。一部の実施形態において、底面１０８は表面仕上げされ得る。１つ以上の導電コンタクト１１０がレジスト表面１０２に配置され得る。レジスト表面１０２は、ビルドアップ材料１９０上に形成されることができ、既知の好適技術に従って、導電コンタクト１１０を露出させるようにパターニングされ得る。ビルドアップ材料１９０は、その中に、例えばビア、導電コンタクト、他のデバイス、又は他の好適な電気的構造若しくは絶縁構造などの更なる構造（図示の容易さのために図示せず）を含んでいてもよい。
加えて、インターポーザ１００は、レジスト表面１０２内に配設された更なるリセス１４１６を含み得る。リセス１４１６は底面１４９２を持ち得る。一部の実施形態において、底面１４９２は表面仕上げされ得る。リセス１０６は深さ１４４４を持ち、リセス１４１６は深さ１４４６を持ち得る。一部の実施形態において、深さ１４４４及び深さ１４４６は相異なり得る。例えば、図１４に例示するように、深さ１４４６は深さ１４４４よりも小さくてもよい。リセス１０６は幅１４６２を持ち、リセス１４１６は幅１４６４を持ち得る。一部の実施形態において、幅１４６２及び幅１４６４は相異なり得る。例えば、図１４に例示するように、幅１４６２は幅１４６４よりも小さくてもよい。図１４のインターポーザ１００のリセス、レジスト表面、及び導電コンタクトは、ここに開示されるインターポーザ１００の実施形態のうちの何れかの形態をとり得る。
ここに開示されるＩＣ構造の様々な実施形態は、複数のリセスを備えたインターポーザ、及び／又は単一のリセス内に延在する複数のコンポーネント、を含んだＩＣ構造を含んでいてもよい。例えば、図１５は、様々な実施形態に従った、ＩＣ構造２００の一実施形態の一部の側断面図である。図１５のＩＣ構造２００は、図２のＩＣ構造２００と同様に、インターポーザ１００の一実施形態（例示として、図１４のインターポーザ１００）を含み得る。
図１５のＩＣ構造２００は、インターポーザ１００の導電コンタクト１１０に電気的に結合されたＩＣパッケージ２２８の導電コンタクト２３４を含んでいる。ＩＣパッケージ２２８はコンポーネント２１４を含んでおり、これは、（例えば、図２を参照して上述した実施形態のうちの何れかに従って）コンポーネント２１４がリセス１０６内まで延在するようにＩＣパッケージ２２８に固定されている。
図１５のＩＣ構造２００はまた、コンポーネント１５０２及び１５０４を含んでおり、これらは、コンポーネント１５０２及び１５０４がリセス１４１６内まで延在するようにＩＣパッケージ２２８に固定されている。コンポーネント１５０２及び１５０４は、（例えば、図２を参照して上述した実施形態のうちの何れかに従って）リセス１４１６内で互いに隣接し得る。図１５に例示するように、一部の実施形態において、コンポーネント２１４、１５０２、及び１５０４は、インターポーザ１００と物理的に接触しないとし得る。
本開示の実施形態は、ここに開示されるリセスによる導電コンタクト及び製造技術による恩恵を受け得る如何なるインターポーザ、ＩＣパッケージ、又はＩＣパッケージ構造を用いるシステムにも実装され得る。図１６は、一部の実装に従ったコンピューティング装置１６００を模式的に示しており、これは、ここに開示される実施形態のうちの何れかに従って形成されたリセスを有するインターポーザを含み得るものである。例えば、インターポーザ１００、又はＩＣ構造２００は、コンピューティング装置１６００（後述）のストレージデバイス１６０８、プロセッサ１６０４、通信チップ１６０６を含むように構成され得る。
コンピューティング装置１６００は、例えば、モバイル通信装置、又はデスクトップ若しくはラックベースのコンピューティング装置とし得る。コンピューティング装置１６００は、例えばマザーボード１６０２などのボードを収容し得る。マザーボード１６０２は、（以下に限られないが）プロセッサ１６０４及び少なくとも１つの通信チップ１６０６を含む多数のコンポーネントを含み得る。コンピューティング装置１６００を参照してここで説明されるコンポーネントのうちの何れかが、ここに開示される技術に従ったインターポーザベースの構造にて構成され得る。更なる実装例において、通信チップ１６０６はプロセッサ１６０４の一部であってもよい。
コンピューティング装置１６００は、ストレージデバイス１６０８を含み得る。一部の実施形態において、ストレージデバイス１６０８は、１つ以上のソリッドステートドライブを含み得る。ストレージデバイス１６０８に含まれ得るストレージデバイスの例は、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、読み出し専用メモリ、ＲＯＭ）、フラッシュメモリ、及び大容量記憶装置（例えば、ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、等々）を含む。
コンピューティング装置１６００は、その用途に応じて、他のコンポーネントを含むことができ、それら他のコンポーネントは、マザーボード１６０２に物理的及び電気的に結合されたものであってもよいし、結合されていないものであってもよい。それら他のコンポーネントは、以下に限られないが、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリー、オーディオコーデック、ビデオコーディック、電力増幅器、グローバル・ポジショニング・システム（ＧＰＳ）デバイス、方位計、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、及びカメラを含み得る。
通信チップ１６０６及びアンテナは、コンピューティング装置１６００への、及びそれからのデータの伝送のための無線（ワイヤレス）通信を可能にし得る。用語“無線（ワイヤレス）”及びその派生形は、変調された電磁放射線を用いて非固体媒体を介してデータを伝達し得る回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用され得る。この用語は、関連する装置が如何なるワイヤをも含まないことを意味するものではない（一部の実施形態では、如何なるワイヤをも含まないことがあり得る）。通信チップ１６０６は、数多くある無線規格又はプロトコルのうちの何れを実装してもよい。無線規格又はプロトコルは、以下に限られないが、ＷｉＦｉ（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５補正）を含むＩＥＥＥ規格、ロングタームエボリューション（ＬＴＥ）プロジェクト及びその補正、更新及び／又は改正（例えば、アドバンストＬＴＥプロジェクト）、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（“３ＧＰＰ２”とも呼ばれている）、等々）を含む。ＩＥＥＥ８０２．１６準拠のブロードバンド広域（ＢＷＡ）ネットワークは一般にＷｉＭＡＸネットワーク（ＷｉＭＡＸはワールドワイド・インターオペラビリティ・フォー・マイクロウェイブ・アクセスを表す頭文字である）と呼ばれており、これは、ＩＥＥＥ８０２．１６規格の適合性・相互運用性試験を合格した製品の証明マークとなっている。通信チップ１６０６は、グローバル・システム・フォー・モバイル・コミュニケーション（ＧＳＭ；登録商標）、ジェネラル・パケット・ラジオ・サービス（ＧＰＲＳ）、ユニバーサル・モバイル・テレコミュニケーション・システム（ＵＭＴＳ）、ハイ・スピード・パケット・アクセス（ＨＳＰＡ）、エボルブドＨＳＰＡ（Ｅ−ＨＳＰＡ）、又はＬＴＥネットワークに従って動作してもよい。通信チップ１６０６は、エンハンスト・データレート・フォー・ＧＳＭエボリューション（ＥＤＧＥ）、ＧＳＭ ＥＤＧＥラジオ・アクセス・ネットワーク（ＧＥＲＡＮ）、ユニバーサル・テレストリアル・ラジオ・アクセス・ネットワーク（ＵＴＲＡＮ）、又はエボルブドＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作してもよい。通信チップ１６０６は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタル・エンハンスト・コードレス・テレコミュニケーションズ（ＤＥＣＴ）、エボリューション・データ・オプティマイズド（ＥＶ−ＤＯ）、これらの派生形、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定されるその他の無線プロトコルに従って動作してもよい。通信チップ１６０６は、他の実施形態において、その他の無線プロトコルに従って動作してもよい。
コンピューティング装置１６００は複数の通信チップ１６０６を含み得る。例えば、第１の通信チップ１６０６は、例えばＷｉ−Ｆｉ及び／又はＢｌｕｅｔｏｏｔｈ（登録商標）など、より短距離の無線通信用にされ、第２の通信チップ１６０６は、例えばＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ及び／又はその他など、より長距離の無線通信用にされ得る。一部の実施形態において、通信チップ１６０６は有線通信をサポートしてもよい。例えば、コンピューティング装置１６００は、１つ以上の有線サーバを含み得る。
コンピューティング装置１６００のプロセッサ１６０４及び／又は通信チップ１６０６は、ＩＣパッケージ内の１つ以上のダイ又はその他のコンポーネントを含み得る。そのようなＩＣパッケージは、ここに開示される技術のうちの何れか用いて（例えば、ここに開示されたリセス化構造を用いて）インターポーザ又は別のパッケージと結合され得る。用語“プロセッサ”は、レジスタ及び／又はメモリからの電子データを処理して、該電子データをレジスタ及び／又はメモリに格納され得る他の電子データへと変換する如何なるデバイス又はデバイス部分をも意味し得る。
様々な実装例において、コンピューティング装置１６００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽制御ユニット、デジタルカメラ、ポータブル音楽プレーヤ、又はデジタルビデオレコーダとし得る。更なる実装例において、コンピューティング装置１６００は、データを処理するその他の如何なる電子装置であってもよい。一部の実施形態において、ここに開示されたリセスによる導電コンタクトは、高性能コンピューティング装置に実装され得る。
以降の段落は、ここに開示された実施形態の例を提供するものである。
例１は、レジスト表面を有するインターポーザと、前記レジスト表面内に配設されたリセスであり、当該リセスの底面が表面仕上げされている、リセスと、前記レジスト表面に配置された複数の導電コンタクトと、を有するＩＣ構造である。
例２は、例１の事項を含み得るとともに、さらに、前記複数の導電コンタクトは第１の複数の導電コンタクトであり、当該ＩＣ構造は更に、ＩＣパッケージであり、第１表面と、該第１表面の反対側の第２表面と、当該ＩＣパッケージの前記第２表面に配置された第２の複数の導電コンタクトと、当該ＩＣパッケージの前記第２表面に結合されたコンポーネントと、を有するＩＣパッケージを含み、前記第２の複数の導電コンタクトは、前記第１の複数の導電コンタクトに電気的に結合されており、前記ＩＣパッケージは、前記コンポーネントが前記リセス内まで延在するように配置されている、ことを規定し得る。
例３は、例２の事項を含み得るとともに、さらに、前記コンポーネントは、０．５マイクロファラッドよりも大きいキャパシタンスを持つキャパシタである、ことを規定し得る。
例４は、例２−３の何れかの事項を含み得るとともに、さらに、前記コンポーネントは、２００ミクロンよりも大きい高さを持つ、ことを規定し得る。
例５は、例２−４の何れかの事項を含み得るとともに、さらに、前記ＩＣパッケージは、前記ＩＣパッケージの前記第１表面に配置されたプロセッシングコアを有し、前記コンポーネントは、前記プロセッシングコア用のデカップリングキャパシタである、ことを規定し得る。
例６は、例２−５の何れかの事項を含み得るとともに、さらに、前記ＩＣパッケージの前記第２表面と前記レジスト表面との間の距離が２５０ミクロン未満である、ことを規定し得る。
例７は、例２−６の何れかの事項を含み得るとともに、さらに、前記第１の複数の導電コンタクトのうちの１つと物理的に接触し、且つ前記第２の複数の導電コンタクトのうちの１つとも物理的に接触したはんだ材料、を含み得る。
例８は、例２−７の何れかの事項を含み得るとともに、さらに、前記コンポーネントは、前記インターポーザと物理的に接触していない、ことを規定し得る。
例９は、例１−８の何れかの事項を含み得るとともに、さらに、前記リセスは、１００ミクロンよりも大きい深さを持つ、ことを規定し得る。
例１０は、例１−９の何れかの事項を含み得るとともに、さらに、前記複数の導電コンタクトは、複数の銅パッドを有する、ことを規定し得る。
例１１は、例１−１０の何れかの事項を含み得るとともに、さらに、前記インターポーザはコアレスである、ことを規定し得る。
例１２は、インターポーザを製造する方法であって、表面を持つ構造体を用意し、前記表面の第１領域に剥離層を設け、該剥離層は前記表面の第２領域には設けられず、前記剥離層を設けた後に、前記表面の前記第１領域及び前記第２領域の上にビルドアップ材料を設け、前記第２領域の上に複数の導電コンタクトを形成し、前記複数の導電コンタクトの上にソルダーレジストを設け、前記ビルドアップ材料及び前記剥離層を切断し、且つ前記剥離層と、前記剥離層上に置かれた前記ビルドアップ材料とを除去して、前記表面の前記第１領域を露出させる、ことを含む方法である。
例１３は、例１２の事項を含み得るとともに、さらに、前記剥離層を設けることは、前記剥離層をペースト印刷することを有する、ことを規定し得る。
例１４は、例１２−１３の何れかの事項を含み得るとともに、さらに、前記剥離層を設けることは、前記剥離層をラミネートすることを有する、ことを規定し得る。
例１５は、例１２−１４の何れかの事項を含み得るとともに、さらに、前記ビルドアップ材料及び前記剥離層を切断することは、前記第１領域の境界で前記ビルドアップ材料及び前記剥離層をレーザ切断することを有する、ことを規定し得る。
例１６は、例１２−１５の何れかの事項を含み得るとともに、さらに、前記ビルドアップ材料を設けることよりも後、且つ前記ビルドアップ材料及び前記剥離層を切断することよりも前に、前記第２領域の上の前記ビルドアップ材料の中に複数の導電ビアを形成する、ことを含み得る。
例１７は、例１２−１６の何れかの事項を含み得るとともに、さらに、前記複数の導電コンタクトにはんだ材料を提供する、ことを含み得る。
例１８は、例１２−１７の何れかの事項を含み得るとともに、さらに、前記表面の前記第１領域は、如何なる導電コンタクトも含まない、ことを規定し得る。
例１９は、集積回路（ＩＣ）構造を製造する方法であって、インターポーザを用意することであり、該インターポーザは、レジスト表面と、レジスト表面内に配設されたリセスであり、当該リセスの底面が表面仕上げされている、リセスと、前記レジスト表面に配置された第１の複数の導電コンタクトとを有する、用意することと、前記インターポーザに集積回路（ＩＣ）パッケージを結合することであり、該ＩＣパッケージは、第１表面と、該第１表面の反対側の第２表面と、該ＩＣパッケージの該第２表面に配置された第２の複数の導電コンタクトと、該ＩＣパッケージの該第２表面に配置されたコンポーネントとを有し、前記第２の複数の導電コンタクトが、前記第１の複数の導電コンタクトに電気的に結合され、該ＩＣパッケージが、前記コンポーネントが前記リセス内まで延在するように配置される、結合することと、を含む方法である。
例２０は、例１９の事項を含み得るとともに、さらに、前記ＩＣパッケージは、前記ＩＣパッケージの前記第１表面に配置されたプロセッシングデバイスを含む、ことを規定し得る。
例２１は、例１９−２０の何れかの事項を含み得るとともに、さらに、前記リセスは、５０ミクロンと３００ミクロンとの間の深さを持つ、ことを規定し得る。
例２２は、例１９−２１の何れかの事項を含み得るとともに、さらに、前記コンポーネントは、０．５マイクロファラッドよりも大きいキャパシタンスを持つキャパシタである、ことを規定し得る。
例２３は、例１９−２２の何れかの事項を含み得るとともに、さらに、前記コンポーネントは、２００ミクロンよりも大きい高さを持つ、ことを規定し得る。
例２４は、例１９−２３の何れかの事項を含み得るとともに、さらに、前記ＩＣパッケージは、前記ＩＣパッケージの前記第１表面に配置されたプロセッシングコアを有し、前記コンポーネントは、前記プロセッシングコア用のデカップリングキャパシタである、ことを規定し得る。
例２５は、例１９−２４の何れかの事項を含み得るとともに、さらに、前記インターポーザに前記ＩＣパッケージを結合することの一部として、前記第１の複数の導電コンタクトのうちの１つと物理的に接触し且つ前記第２の複数の導電コンタクトのうちの１つとも物理的に接触したはんだ材料を設けること、を含み得る。

Claims (25)

  1. 集積回路（ＩＣ）構造であって、
    レジスト表面を有するインターポーザと、
    前記レジスト表面内に配設されたリセスであり、当該リセスの底面が表面仕上げされている、リセスと、
    前記レジスト表面に配置された複数の導電コンタクトと、
    を有するＩＣ構造。
  2. 前記複数の導電コンタクトは第１の複数の導電コンタクトであり、
    当該ＩＣ構造は更に、
    ＩＣパッケージであり、第１表面と、該第１表面の反対側の第２表面と、当該ＩＣパッケージの前記第２表面に配置された第２の複数の導電コンタクトと、当該ＩＣパッケージの前記第２表面に結合されたコンポーネントと、を有するＩＣパッケージ
    を有し、
    前記第２の複数の導電コンタクトは、前記第１の複数の導電コンタクトに電気的に結合されており、前記ＩＣパッケージは、前記コンポーネントが前記リセス内まで延在するように配置されている、
    請求項１に記載のＩＣ構造。
  3. 前記コンポーネントは、０．５マイクロファラッドよりも大きいキャパシタンスを持つキャパシタである、請求項２に記載のＩＣ構造。
  4. 前記コンポーネントは、２００ミクロンよりも大きい高さを持つ、請求項２に記載のＩＣ構造。
  5. 前記ＩＣパッケージは、前記ＩＣパッケージの前記第１表面に配置されたプロセッシングコアを有し、前記コンポーネントは、前記プロセッシングコア用のデカップリングキャパシタである、請求項２に記載のＩＣ構造。
  6. 前記ＩＣパッケージの前記第２表面と前記レジスト表面との間の距離が２５０ミクロン未満である、請求項２に記載のＩＣ構造。
  7. 前記第１の複数の導電コンタクトのうちの１つと物理的に接触し、且つ前記第２の複数の導電コンタクトのうちの１つとも物理的に接触したはんだ材料、
    を更に有する請求項２に記載のＩＣ構造。
  8. 前記コンポーネントは、前記インターポーザと物理的に接触していない、請求項２に記載のＩＣ構造。
  9. 前記リセスは、１００ミクロンよりも大きい深さを持つ、請求項１乃至８の何れかに記載のＩＣ構造。
  10. 前記複数の導電コンタクトは、複数の銅パッドを有する、請求項１乃至８の何れかに記載のＩＣ構造。
  11. 前記インターポーザはコアレスである、請求項１乃至８の何れかに記載のＩＣ構造。
  12. インターポーザを製造する方法であって、
    表面を持つ構造体を用意し、
    前記表面の第１領域に剥離層を設け、該剥離層は前記表面の第２領域には設けられず、
    前記剥離層を設けた後に、前記表面の前記第１領域及び前記第２領域の上にビルドアップ材料を設け、
    前記第２領域の上に複数の導電コンタクトを形成し、
    前記複数の導電コンタクトの上にソルダーレジストを設け、
    前記ビルドアップ材料及び前記剥離層を切断し、且つ
    前記剥離層と、前記剥離層上に置かれた前記ビルドアップ材料とを除去して、前記表面の前記第１領域を露出させる、
    ことを有する方法。
  13. 前記剥離層を設けることは、前記剥離層をペースト印刷することを有する、請求項１２に記載の方法。
  14. 前記剥離層を設けることは、前記剥離層をラミネートすることを有する、請求項１２に記載の方法。
  15. 前記ビルドアップ材料及び前記剥離層を切断することは、前記第１領域の境界で前記ビルドアップ材料及び前記剥離層をレーザ切断することを有する、請求項１２に記載の方法。
  16. 前記ビルドアップ材料を設けることよりも後、且つ前記ビルドアップ材料及び前記剥離層を切断することよりも前に、前記第２領域の上の前記ビルドアップ材料の中に複数の導電ビアを形成する、ことを更に有する請求項１２乃至１５の何れかに記載の方法。
  17. 前記複数の導電コンタクトにはんだ材料を提供する、ことを更に有する請求項１２乃至１５の何れかに記載の方法。
  18. 前記表面の前記第１領域は、如何なる導電コンタクトも含まない、請求項１２乃至１５の何れかに記載の方法。
  19. 集積回路（ＩＣ）構造を製造する方法であって、
    インターポーザを用意することであり、該インターポーザは、
    レジスト表面と、
    レジスト表面内に配設されたリセスであり、当該リセスの底面が表面仕上げされている、リセスと、
    前記レジスト表面に配置された第１の複数の導電コンタクトと
    を有する、用意することと、
    前記インターポーザに集積回路（ＩＣ）パッケージを結合することであり、該ＩＣパッケージは、第１表面と、該第１表面の反対側の第２表面と、該ＩＣパッケージの該第２表面に配置された第２の複数の導電コンタクトと、該ＩＣパッケージの該第２表面に配置されたコンポーネントとを有し、前記第２の複数の導電コンタクトが、前記第１の複数の導電コンタクトに電気的に結合され、該ＩＣパッケージが、前記コンポーネントが前記リセス内まで延在するように配置される、結合することと、
    を有する方法。
  20. 前記ＩＣパッケージは、前記ＩＣパッケージの前記第１表面に配置されたプロセッシングデバイスを含む、請求項１９に記載の方法。
  21. 前記リセスは、５０ミクロンと３００ミクロンとの間の深さを持つ、請求項１９に記載の方法。
  22. 前記コンポーネントは、０．５マイクロファラッドよりも大きいキャパシタンスを持つキャパシタである、請求項１９に記載の方法。
  23. 前記コンポーネントは、２００ミクロンよりも大きい高さを持つ、請求項１９に記載の方法。
  24. 前記ＩＣパッケージは、前記ＩＣパッケージの前記第１表面に配置されたプロセッシングコアを有し、前記コンポーネントは、前記プロセッシングコア用のデカップリングキャパシタである、請求項１９乃至２３の何れかに記載の方法。
  25. 前記インターポーザに前記ＩＣパッケージを結合することの一部として、前記第１の複数の導電コンタクトのうちの１つと物理的に接触し且つ前記第２の複数の導電コンタクトのうちの１つとも物理的に接触したはんだ材料を設けること、を更に有する請求項１９乃至２３の何れかに記載の方法。
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