JP2018179697A - 速度検出装置 - Google Patents

Abstract

【課題】２相出力のインクリメンタル式ロータリエンコーダから速度を検出するとき、速度検出の誤差となる要因は、インクリメンタル式ロータリエンコーダの２相出力間のゆらぎ、速度検出装置が内蔵するインターフェィス回路による２相出力波形の変形、インクリメンタル式ロータリエンコーダと速度検出装置間の信号線路の長さ、および周囲温度などがある。【解決手段】インクリメンタル式ロータリエンコーダの２相出力から４つのパルス出力をえる。この４つのパルス出力を入力とする４つの回転位置カウンタを設ける。この４つの回転位置カウンタから連続して回転速度を検出することにより、課題を解決する。【選択図】図１

Description

本発明は、モータや回転体に取り付けたインクリメンタル式ロータリエンコーダから、高精度に回転速度（本特許では回転速度を速度とも表記する）を検出する速度検出装置に関するものである。

モータや回転体に取り付けたロータリエンコーダから回転位置や回転速度を検出しモータを制御することは従来から広く実施されている。そして、これらに関して多くの発明がなされ、たとえば特許文献１、および特許文献２の発明が開示されている。

ここでロータリエンコーダには、回転に応じて矩形波を出力するインクリメンタル式、あるいは回転位置を絶対値で出力するアブソリュート式などの方式がある。そして、本発明はインクリメンタル式ロータリエンコーダに関するもので、これを以下においてインクリメンタルエンコーダと表記する。

特許文献１ではインクリメンタルエンコーダが出力するＡ相信号、Ｂ相信号を入力とする速度検出装置の発明が開示されこれの実施例を図９に引用する。該速度検出装置はラッチ信号作成部２１、１つの角度計測カウンタ２２、および時刻計測カウンタ２３を内蔵している。そして、前記ラッチ信号作成部２１は一周期のＡ相信号、Ｂ相信号から４種類のエッジを検出し各エッジが検出されるごとに、前記角度計測カウンタ２２と時刻計測カウンタ２３が生成する位相角とサンプル時刻を４種類のエッジに分けてそれぞれラッチするとしている。

そして、速度演算周期毎に任意の前記エッジ種類の位相角の変位（回転位相偏差）Δθとサンプル時刻の差（キャプチャ時刻偏差）Δｔを検出し、回転速度ωを次の（１）式にて演算するとしている。
(数１)

かように、該特許文献１ではインクリメンタルエンコーダが出力するＡ相信号、Ｂ相信号から検出した任意の１つエッジ種類にて検出と演算をするので、速度検出周期が早い、精度向上を図るなどの特徴があるとしている。

前記特許文献１は角度計測カウンタ２２を有していたが、特許文献２は該角度計測カウンタを用いない速度検出装置の発明を開示している。
該特許文献２の速度検出装置では、インクリメンタルエンコーダが出力するＡ相信号、Ｂ相信号の一周期から４種類のエッジを検出するとともに、これの検出時刻を記録して速度演算を実施している。さらに前記エッジと速度演算周期が同時に発生したとき、該速度演算周期を所定時間だけずらす発明が開示されている。
かように、前記特許文献１および特許文献２は速度検出について種々工夫されたものである。

ここで、従来のベーシックな速度検出方法について図１０にて説明する。
図１０において１、２、および３はそれぞれインクリメンタルエンコーダ、信号線路、および従来の速度検出装置である。該インクリメンタルエンコーダ１は回転に応じて連続した矩形波（パルス）を出力し、ここでは該出力が９０度位相差のＡ相信号とＢ相信号とする例を示している。そして、該Ａ相信号とＢ相信号は前記信号線路２を介して前記速度検出装置３に入力される。

次に、前記速度検出装置３が内蔵する機器について説明を行う。前記図１０において４、５、１０はそれぞれ入力インターフェイス、信号変換器、および回転位置カウンタである。該入力インターフェイス４は前記Ａ相信号とＢ相信号を入力し、それぞれフィルタ処理、波形整形処理や絶縁処理を行ってＡ５信号とＢ５信号を生成し出力する。
そして、前記信号変換器５は該Ａ５信号とＢ５信号を入力し、この２つの信号から前記Ａ相信号、またはＢ相信号の４倍の周波数である４Ｆ信号（または、２倍の周波数である２Ｆ信号）と回転方向を示すＦＲ信号を出力する。そして、前記回転位置カウンタ１０はアップダウンカウンタであり、該４Ｆ信号とＦＲ信号を入力して、前記ロータリエンコーダ１の回転位置Ｐを出力する。

同じく図１０において、１１、１２、１３はそれぞれ発振器、タイマ、およびタイムラッチである。該発振器１１は２０ＭＨｚや４０ＭＨｚなど一定周期の基準周波数信号を発生し、前記タイマ１２は該基準周波数信号を入力とするカウンタであって、リアルタイムＲＴを生成し出力する。該タイマ１２はダウンカウンタ、またはアップカウンタにて構成される。
そして、前記タイムラッチ１３は前記４Ｆ信号とリアルタイムＲＴを入力し、前記回転位置Ｐが更新された時刻であるキャプチャ時刻Ｔを出力する。

同じく図１０において１５はマイクロプロセッサやデジタルシグナルプロセッサなどから構成される速度検出器であり、前記回転位置Ｐとキャプチャ時刻Ｔを一定の制御周期ごとに入力する。そして、該速度検出器１５は前回制御周期と今回制御周期のキャプチャ時刻偏差ΔＴと回転位置偏差ΔＰを検出し、前記（１）式と同様に演算し回転速度Ｖを生成するものである。
(数２)

なお、マイクロプロセッサやデジタルシグナルプロセッサなどを総称して以下にＭＰＵと表記する。

次に図１１は、上記で説明した図１０の各信号の時間的推移を図示により補足して説明するものである。該図１１の（１）と（２）は、それぞれ前記Ａ相信号とＢ相信号の位相の変化を示し、この図の左側、中央、および右側は、それぞれ逆転、停止、および正転の場合を表し、Ａ相信号に対してＢ相信号は逆転のときは９０度進み、正転のときは９０度遅れとしている。そして前記Ａ５信号とＢ５信号は、該Ａ相信号とＢ相信号と同様な位相の変化となる。
続いて該図１１の（３）と（４）は、前記信号変換機５が出力する４Ｆ信号とＦＲ信号であり、該４Ｆ信号は前記（１）Ａ相信号と（２）Ｂ相信号の立ち上がりと立ち下りをパルス化したもので、これの周波数は前記Ａ相信号の４倍となる。また、該ＦＲ信号は回転方向を検出した信号で、ここでは正転と逆転をそれぞれ0と1としている。

次に図１１の（５）と（６）は、それぞれ前記回転位相カウンタ１０が出力する回転位相Ｐと、前記タイマ１２が出力するリアルタイムＲＴの時間的推移を示している。そして、図１１の（７）は前記速度検出器１５の制御周期を表したものである。
ここで、以降の説明を容易とするためにひとつの数値例を示せば次のとおりがある。
前記インクリメンタルエンコーダ１の１回転のパルス数：６００ｐｐｒ
前記インクリメンタルエンコーダ１の回転速度：１８００ｍｉｎ^−１
(数３)

このとき、前記図１１の（１）Ａ相信号と（３）４Ｆ信号のそれぞれの周波数は次のとおりとなる。
(数４)

(数５)

また前記（２）式において、ΔＴは前記（２）式の制御周期１６０μｓとすれば、ΔＰは４Ｆ信号のとき、次のとおり１１パルスとなる。
(数６)

特開平６−１１８０９０号公報 特開２０１０−８２３５号公報

従来実施されている速度の検出方法について、前記特許文献１、特許文献２、および前記図１０にて示した。ここで本発明による速度検出装置は、前記インクリメンタルエンコーダ１の特性や前記速度検出装置３の回路構成、ならびにこれらの機器の設置状況や周囲温度がさまざまに異なる場合であっても、精度の良い速度の検出を安定して実現することにある。
そして、この実現のために本発明が解決しようとする課題を、従来例を説明した前記図１０を元に図１２から図１７にて説明する。

第１の課題について該図１０を参照し図１２にて説明する。該図１０のインクリメンタルエンコーダ１は光学式のものが多く使用され、これについて図１２にて説明を行う。該図１２の（１）は該インクリメンタルエンコーダ１の構成を簡略して示すもので、回転する被検出体のスリット円板上に放射状に光学的なスリットを設け、これを発光素子、Ａ相受光素子、およびＢ相受光素子により回転に応じて連続したパルスを発生する。そして、該Ａ相受光素子とＢ相受光素子は、後述するＡ相信号とＢ相信号が９０度位相差となるよう物理的に位置を調整して設置されている。

前記インクリメンタルエンコーダ１は、該Ａ相受光素子とＢ相受光素子の出力を波形整形して矩形波とし、前記図１２の（２）と（３）に示すＡ相信号とＢ相信号を出力する。この図では、前記インクリメンタルエンコーダ１が正転にて回転するとき、前記Ａ相信号がＢ相信号より位相が９０度進みとしている。次に前記図１２の（４）と（５）は、前記図１２の（２）と（３）の点線で示す区間を拡大して示している。この図において、Ｔ１、Ｔ２、Ｔ３はそれぞれ前記Ａ相信号やＢ相信号の１周期、ハイ区間、およびロー区間を示し、Ｔ４、Ｔ５、Ｔ６、およびＴ７は前記Ａ相信号とＢ相信号により分割される４つの区間を示している。
次に前記図１２の（６）は、前記Ａ相信号とＢ相信号の立ち上がりと立ち下りをパルス化した４Ｆ信号であり、これの周波数は前記Ａ相信号の４倍となる。そして従来、該４Ｆ信号にて前記インクリメンタルエンコーダ１の回転速度が検出されている。

ここで精度の良い回転速度の検出のためには、前記Ｔ２とＴ３が等しいこと、前記Ｔ４、Ｔ５、Ｔ６、およびＴ４は相互に等しいことが重要であるが、実用において次に示す課題がある。

前記図１２の（１）において、スリット円板のスリットピッチは光学的に極めて精度よく製作され、前記Ａ相受光素子より得られる前記図１２の（４）Ａ相信号も精度よく生成されることになり、前記Ｔ２とＴ３のデューティの変動もわずかなものとなり、前記図１２の（５）Ｂ相信号についても同様である。しかしながら、前記Ａ相受光素子とＢ相受光素子は物理的に設置されるため、相互の位相差の精度は劣るものとなる。次に、これを図１３にて具体的に説明する。

該図１３の（１）、（２）、（３）はそれぞれＡ相信号、Ｂ相信号、および４Ｆ信号の時間的推移を表し、前記図１２の（４）、（５）、および（６）にそれぞれ対応している。該図１３の（１）Ａ相信号は先に示したとおり、Ｔ２とＴ３のデューティの変動はわずかである。一方、前記Ａ相受光素子とＢ相受光素子を取り付ける精度は、前記スリット円板のスリットピッチの精度より劣るため、前記図１３の（２）Ｂ相信号は（１）Ａ相信号に対し点線で示すとおり誤差（ゆらぎ）が発生する。これにより、前記インクリメンタルエンコーダ１が一定速度で回転するとき、図１３の（３）に示す４Ｆ信号の周期が乱れて正しい回転速度が得られなくなる。そして、前記インクリメンタルエンコーダ１が早く回転するほど回転速度の検出において、前記Ａ相信号とＢ相信号間のゆらぎの影響は大きくなって正しい回転速度が得られなくなる課題がある。

そしてこの課題の説明を容易とするために数値例で示せば、このゆらぎが前記区間Ｔ４からＴ７においてそれぞれ２０％であって前記（３）式の条件のとき、前記（６）式より速度検出の誤差は１．８％（２０％を１１で除した値）となって製品の生産において品質に支障をきたすものである。そして、これの解決が本発明にて解決しようとする第1の課題である。

次の課題を示すにあたり図１４の説明を行う。該図１４は前記図１０の入力インターフェイス４の構成例を示すもので、図中のインクリメンタルエンコーダ１および信号線路２は、前記図１０で同じ符号を付すものと同じ機能を有しその説明は割愛する。

該図１４は、前記インクリメンタルエンコーダ１が出力するＡ相信号とＢ相信号が、前記速度検出装置３に入力されるとき、通常実施されているノイズの除去や信号の歪みの整形回路などの一例を示すものである。該図１４において、４-１、４-２、４-３、および４-４はそれぞれフィルタ、コンパレータ、フォトカプラ、およびコンバータであり、該フィルタ４-１の機能はノイズ除去であり、該コンパレータ４-２の機能は波形整形である。
次に前記フォトカプラ４-３は、前記インクリメンタルエンコーダ１側と該入力インターフェイス４の後続電子回路側を電気的に絶縁し、前記コンバータ４-４は該フォトカプラ４-３の出力を波形整形するものである。
そして、図中のＡ１からＡ５はＡ相信号について前記フィルタ４-１からコンバータ４-４のそれぞれの図示する入出力ポイントを示し、Ｂ１からＢ５はＢ相信号について同様の入出力ポイントを示している

次に本発明が解決しようとする第２の課題について、前記図１４を参照しつつ図１５にて説明する。前記図１４において前記入力インターフェイス４が前記フィルタ４-１とコンパレータ４-２にて構成されているとき、該図１５はＡ相信号について各ポイントの波形を時間の推移とともに表しており、該図１５の（１）Ａ１信号、（２）Ａ２信号、（３）Ａ３信号はそれぞれ前記図１４のポイントＡ１、Ａ２、およびＡ３における信号の波形を示している。

始めに、該図１５の（１）Ａ１信号は前記フィルタ４-１の入力波形で、波高値Ｖ１、周期Ｔ１としている。またあとの説明を容易とするため、ハイ区間Ｔ２-１とロー区間Ｔ２-２の時間が等しい矩形波と想定し説明する。
次に該図１５の（２）Ａ２信号は、前記コンパレータ４-２の入力波形で、この波形は前記フィルタ４-１により図示するがごとく緩やかな立ち上がりと立ち下りを有したものとなる。また前記コンパレータ４-２は通常ヒステリシス特性を有しており、図中のＶｈ１とＶｌ１はそれぞれ前記コンパレータ４-２のヒステリシスハイ電圧とヒステリシスロー電圧である。

次に該図１５の（３）Ａ３信号について説明を行う。該Ａ３信号は前記コンパレータ４-２の出力波形であり該コンパレータ４-２のヒステリシス特性のため、立ち上がりと立ち下りが前記Ａ２信号からそれぞれ遅延時間Ｔ３-１、Ｔ３-２で示す遅れとなる。
そして、該Ａ３信号のハイ区間とロー区間はそれぞれＴ４-１とＴ４-２となる。ここで、前記Ａ２信号の立ち上がりと立ち下り時間が異なること、およびヒステリシスハイ電圧Ｖｈ１とヒステリシスロー電圧Ｖｌ１の存在により、前記遅延時間Ｔ３-１とＴ３-２は値が異なる時間となって、前記区間Ｔ４-１とＴ４-２も値が異なる時間となる。

次に図１５の（４）は、速度を検出するために前記Ａ３信号の立ち上がりと立ち下りをパルス化した２ＦＡ信号（図１４には図示せず）を用いる場合で、これの周波数は前記Ａ相信号の２倍となる。しかし、該２ＦＡ信号の周期は図示するとおり前記Ｔ４-１とＴ４-２となってばらつきが発生する。かように前記図１５の（１）から（４）にて示したとおり、前記入力インターフェイス４のハードウェアに起因して、前記Ａ相信号から抽出した前記２ＦＡ信号から速度検出を行うとき正しい回転速度が得られなくなる課題がある。

そしてこの課題を具体的に数値例で示せば、前記（３）式の条件で前記２ＦＡ信号のとき、ΔＰは前記（６）式に換えて次のとおり５パルスとなる
(数７)

ここで、前記区間Ｔ４-１のばらつきが１５％のとき、該（７）式より速度検出の誤差は３％（１５％を５で除した値）となって製品の生産において品質に支障をきたすものであり、これの解消が本発明にて解決しようとする第２の課題である。
なお、前記図１５はＡ相信号について説明したが、Ｂ相信号についても同様である。

本発明が解決しようとする次の課題について、前記図１４を参照しつつ図１６にて説明する。ここで、前記図１５は前記図１４のフィルタ４-１とコンパレータ４-２による動作を表したが、該図１６はこれに加えて前記フォトカプラ４-３とコンバータ４-４が付加されるときの動作を表している。そして、該図１６の（１）、（２）、（３）は前記図１５の（１）、（２）、および（３）と同じでこれの説明は割愛し、該図１６の（４）Ａ４信号、（５）Ａ５信号は、それぞれ前記図１４のポイントＡ４、Ａ５における信号の時間的推移を表している。

そして、前記フォトカプラ４-３は該図１６の（３）Ａ３信号を入力し（４）Ａ４信号を出力するが、これは図示するがごとく緩やかな立ち上がりと立ち下りを有したものとなる。該Ａ４信号は前記コンバータ４-４の入力となるが、図中のＶ２は波高値、Ｖｈ２とＶｌ２はそれぞれ前記コンバータ４-４のヒステリシスハイ電圧とヒステリシスロー電圧である。
次に該図１６の（５）Ａ５信号について説明を行う。該Ａ５信号は前記コンバータ４-４の出力波形であり該コンバータ４-４のヒステリシス特性のため、立ち上がりと立ち下りが前記Ａ３信号からそれぞれ遅延時間Ｔ５-１、Ｔ５-２で示す遅れとなる。

そして、該Ａ５信号のハイ区間とロー区間はそれぞれＴ６-１とＴ６-２となる。ここで、前記Ａ４信号の立ち上がりと立ち下り時間が異なること、およびヒステリシスハイ電圧Ｖｈ２とヒステリシスロー電圧Ｖｌ２の存在により、前記遅延時間Ｔ５-１とＴ５-２は値が異なる時間となって、前記区間Ｔ６-１とＴ６-２も値が異なる時間となる。

次に図１６の（６）は、速度を検出するために前記Ａ５信号の立ち上がりと立ち下りをパルス化した２ＦＡ信号（図１４には図示せず）を示すもので、これの周波数は前記Ａ相信号の２倍となる。しかし、該２ＦＡ信号の周期は図示するとおり前記Ｔ６-１とＴ６-２となってばらつきが発生する。
かように該図１６の（３）から（６）にて示したとおり、前記入力インターフェイス４のハードウェアに起因して、前記Ａ相信号だけから抽出した前記２ＦＡ信号から速度検出を行うときも正しい回転速度が得られなくなり、これは、前記図１５で示した第２の課題と同様であり、前記コンパレータ４-２や前記フォトカプラ４-３をともに設置するなどの回路構成により誤差が累積することとなる。なお、該図１６はＡ相信号について説明したが、Ｂ相信号についても同様である。

すなわち、前記図１４の入力インターフェイス４において、必要とされる機能の例として挙げた前記フィルタ４-１およびフォトカプラ４-３など、波形を変形する複数の回路構成があっても、正確な速度を検出することが第２の課題である。

次に本発明が解決しようとする第３の課題について、前記図１４を参照しつつ図１７にて説明する。該図１７は、前記図１４において前記信号線路２の配線距離が長いとき、前記入力インターフェイス４の動作を示すものである。

始めに、該図１７の（１）Ａ相信号は前記インクリメンタルエンコーダ１の出力波形で、波高値Ｖ１、周期Ｔ１としている。またあとの説明を容易とするため、ハイ区間Ｔ２-１とロー区間Ｔ２-２の時間が等しい矩形波と想定し説明する。
そして該図１７の（２）Ａ１信号は、前記入力インターフェイス４が内蔵するフィルタ４-１の入力波形で、前記信号線路２の配線距離が長いため該信号線路２の特性インピーダンスによって、図示するがごとく緩やかな立ち上がりと立ち下りを有するとともに、波高値も前記のＶ１からＶ３にドロップしたものとなる。

次に図１７の（３）Ａ２信号において、実線は前記フィルタ４-１の出力を表し、点線は比較のため該フィルタ４-１の入力となる前記（２）Ａ１信号を重ねて表している。またこの図でＶ１とＶ３は前記（２）Ａ１信号にて説明のものであり、Ｖ４は該フィルタ４-１の出力の波高値である。該（３）Ａ２信号は前記信号線路２の配線距離が長いため、先に説明した前記図１５の（２）Ａ１信号よりさらに変形されたものとなる。
該（３）Ａ２信号は前記コンパレータ４-２の入力でもあり、ヒステリシスハイ電圧Ｖｈ１とヒステリシスロー電圧Ｖｌ１も示している。

次に該図１７の（４）Ａ３信号について、該Ａ３信号は前記コンパレータ４-２の出力波形であり該コンパレータ４-２のヒステリシス特性のため、立ち上がりと立ち下りが前記Ａ２信号からそれぞれ遅延時間Ｔ７-１、Ｔ７-２で示す遅れとなる。
そして、該Ａ３信号のハイ区間とロー区間はそれぞれＴ８-１とＴ８-２となる。ここで、前記Ａ２信号の立ち上がりと立ち下り時間が異なること、およびヒステリシスハイ電圧Ｖｈ１とヒステリシスロー電圧Ｖｌ１の存在により、前記遅延時間Ｔ７-１とＴ７-２は値が異なる時間となって、前記区間Ｔ８-１とＴ８-２も値が異なる時間となる。

次に図１７の（５）は前記図１５の（４）と同様に、速度を検出するために前記Ａ３信号の立ち上がりと立ち下りをパルス化した２ＦＡ信号（前記図１４には図示せず）を示すもので、これの周波数は前記Ａ相信号の２倍となる。しかし、該２ＦＡ信号の周期は図示するとおり前記Ｔ８-１とＴ８-２となってばらつきが発生する。かように前記図１７の（２）にて示したとおり、前記信号線路２の配線距離が長いため前記インクリメンタルエンコーダ１が出力する波形が変形され、前記Ａ相信号から抽出した前記２ＦＡ信号から速度検出を行うとき正しい回転速度が得られなくなり、これの解決が第３の課題である。
なお、前記図１７はＡ相信号について説明したが、Ｂ相信号についても同様である。

ここで、前記図１７の（２）Ａ１信号と（３）Ａ３信号に示すとおり、前記インクリメンタルエンコーダ１が出力する前記Ａ相信号とＢ相信号が変形して伝達されることを示した。しかしこれは、前記信号線路２の配線距離が長いときのみならず、各装置が設置された環境、室温、および装置の稼働による温度変化により、前記Ａ相信号とＢ相信号の波形がさらに変形されて、前記図１７の（５）２ＦＡ信号において前記区間Ｔ８-１とＴ８-２の時間が時々刻々と変動するに至り、該２ＦＡ信号から速度検出を行うとき正しい回転速度が得られなくなり、これの解決が第４の課題である。

インクリメンタルエンコーダと速度検出装置で構成され、該インクリメンタルエンコーダは、回転に応じて９０度位相差のＡ相信号とＢ相信号の連続した矩形波信号を出力し、該速度検出装置は入力インターフェイス、信号変換器、回転位置カウンタとタイムラッチ、および速度検出部を内蔵している。

前記入力インターフェイスは、前記インクリメンタルエンコーダが出力するＡ相信号とＢ相信号を入力してフィルタ処理、絶縁処理、または波形整形処理を行ったＡ５信号とＢ５信号を前記信号変換器に出力し、前記回転位置カウンタとタイムラッチはそれぞれ、前記信号変換器が出力する信号により回転位置と該回転位置を得た時刻（キャプチャ時刻）を出力する。そして本発明は、前記速度検出部は該回転位置とキャプチャ時刻により速度を検出する速度検出装置に関するものである。

さらに説明を加えると、該速度検出装置が内蔵する前記信号変換器は、入力した前記Ａ５信号について前記インクリメンタルエンコーダの回転方向が正転のときは立ち上がりエッジにて、逆転のときは立ち下がりエッジにてパルスＡ＋信号を生成するとともに、該パルスＡ＋信号が生成されたときの回転方向を示す回転方向ＦＲＡ＋信号を生成する。
同じく前記信号変換器は、入力した前記Ａ５信号が前記インクリメンタルエンコーダの回転方向が正転のときは立ち下がりエッジにて、逆転のときは立ち上がりエッジにてパルスＡ−信号を生成するとともに、該パルスＡ−信号が生成されたときの回転方向を示す回転方向ＦＲＡ−信号を生成しする。

同じく前記信号変換器は、入力した前記Ｂ５信号が前記インクリメンタルエンコーダの回転方向が正転のときは立ち上がりエッジにて、逆転のときは立ち下がりエッジにてパルスＢ＋信号を生成するとともに、該パルスＢ＋信号が生成されたときの回転方向を示す回転方向ＦＲＢ＋信号を生成する。
同じく前記信号変換器は、入力した前記Ｂ５信号が前記インクリメンタルエンコーダの回転方向が正転のときは立ち下がりエッジにて、逆転のときは立ち上がりエッジにてパルスＢ−信号を生成するとともに、該パルスＢ−信号が生成されたときの回転方向を示す回転方向ＦＲＢ−信号を生成する。

さらに前記速度検出装置は、４組の回転位置カウンタとタイムラッチを内蔵し、該４組の回転位置カウンタは、アップダウンカウンタの機能を有して、それぞれ前記パルスＡ＋信号と回転方向ＦＲＡ＋信号、前記パルスＡ―信号と回転方向ＦＲＡ−信号、前記パルスＢ＋信号と回転方向ＦＲＢ＋信号、および前記パルスＢ―信号と回転方向ＦＲＢ−信号を入力して、回転位置ＰＡ＋、回転位置ＰＡ−、回転位置ＰＢ＋、および回転位置ＰＢ−を検出して出力する。
また前記４組のタイムラッチは、それぞれ前記パルスＡ＋信号、前記パルスＡ―信号、前記パルスＢ＋信号、および前記パルスＢ―信号を入力して、前記回転位置ＰＡ＋、回転位置ＰＡ−、回転位置ＰＢ＋、および回転位置ＰＢ−が更新された時刻をキャプチャ（捕獲）してキャプチャ時刻ＴＡ＋、キャプチャ時刻ＴＡ−、キャプチャ時刻ＴＢ＋、およびキャプチャ時刻ＴＢ−を出力する。

そして、前記速度検出装置が内蔵する前記速度検出部は、さらに４組のメモリを内蔵し、１組目のメモリＰＡ＋（０）、ＴＡ＋（０）、ＰＡ＋（−１）、およびＴＡ＋（−１）について前記速度検出装置が内蔵するＭＰＵは、速度検出タイミングごとに前記キャプチャ時刻ＴＡ＋をチェックして更新されているときは、前記メモリＰＡ＋（０）とメモリＴＡ＋（０）をそれぞれ前記メモリＰＡ＋（−１）とメモリＴＡ＋（−１）にセーブしたあと、前記回転位置ＰＡ＋と前記キャプチャ時刻ＴＡ＋をそれぞれ前記メモリＰＡ＋（０）とメモリＴＡ＋（０）にセーブする。
次に、２組目のメモリＰＡ−（０）、ＴＡ−（０）、ＰＡ−（−１）、およびＴＡ−（−１）について前記ＭＰＵは、速度検出タイミングごとに前記キャプチャ時刻ＴＡ−をチェックし更新されているときは、前記メモリＰＡ−（０）とメモリＴＡ−（０）をそれぞれ前記メモリＰＡ−（−１）とメモリＴＡ−（−１）にセーブしたあと、前記回転位置ＰＡ−と前記キャプチャ時刻ＴＡ−をそれぞれ前記メモリＰＡ−（０）とメモリＴＡ−（０）にセーブする。

また、３組目のメモリＰＢ＋（０）、ＴＢ＋（０）、ＰＢ＋（−１）、およびＴＢ＋（−１）について前記ＭＰＵは、速度検出タイミングごとに前記キャプチャ時刻ＴＢ＋をチェックし更新されているときは、前記メモリＰＢ＋（０）とメモリＴＢ＋（０）をそれぞれ前記メモリＰＢ＋（−１）とメモリＴＢ＋（−１）にセーブしたあと、前記回転位置ＰＢ＋と前記キャプチャ時刻ＴＢ＋をそれぞれ前記メモリＰＢ＋（０）とメモリＴＢ＋（０）にセーブする。
そして、４組目のメモリＰＢ−（０）、ＴＢ−（０）、ＰＢ−（−１）、およびＴＢ−（−１）について前記ＭＰＵは、速度検出タイミングごとに前記キャプチャ時刻ＴＢ−をチェックし更新されているときは、前記メモリＰＢ−（０）とメモリＴＢ−（０）をそれぞれ前記メモリＰＢ−（−１）とメモリＴＢ−（−１）にセーブしたあと、前記回転位置ＰＢ−と前記キャプチャ時刻ＴＢ−をそれぞれ前記メモリＰＢ−（０）とメモリＴＢ−（０）にセーブする。

次に、前記速度検出装置が内蔵するＭＰＵは速度検出タイミングごとに、前記インクリメンタルエンコーダの回転速度とあらかじめ定めた速度確立レベルを比較する。そして、該回転速度が該速度確立レベル未満のとき、前記速度検出装置は前記メモリＴＡ＋（０）、ＴＡ−（０）、ＴＢ＋（０）、およびＴＢ−（０）のうち、直近の時刻の組にて速度ＶＡ＋（ｎ）、ＶＡ−（ｎ）、ＶＢ＋（ｎ）、またはＶＢ−（ｎ）のうち１つを演算して速度を出力する。

また、前記インクリメンタルエンコーダの回転速度が前記速度確立レベル以上のときは、前の速度検出タイミングにて速度を演算した組と同じ組にて連続して速度ＶＡ＋（ｎ）、ＶＡ−（ｎ）、ＶＢ＋（ｎ）、またはＶＢ−（ｎ）のうち1つの速度を演算して、または複数の速度を演算し平均して、速度を出力することを特徴とする速度検出装置である。

以上で説明したとおり、インクリメンタルエンコーダから速度を検出するとき、インクリメンタルエンコーダと速度検出装置間の信号線路が長い場合であっても、速度検出装置の入力インターフェイスがどの様な回路構成であっても、また周囲温度が高い低いにかかわらず、常にインクリメンタルエンコーダの精度を損なうことなく精度良く安定した速度を検出する速度検出装置を実現する。これにより本発明による速度検出装置を用いて、電動機の回転速度や搬送装置の速度を精度よく検出して、高品質な製品の生産を実現するものである。

本発明の実施例の構成を説明する図である。 インクリメンタルエンコーダの出力を説明する図である。 本発明の入力インターフェイスの動作を説明する図である。 本発明の入力インターフェイスの動作を説明する図（その２）である。 本発明の入力インターフェイスの動作を説明する図（その３）である。 回転位相カウンタの動作を説明する図である。 インクリメンタルエンコーダの出力を説明する図（その２）である。 速度検出を説明する図である。 特許文献１の実施例である。 速度検出の従来例を説明する図である。 速度検出装置の動作を説明する図である。 インクリメンタルエンコーダを説明する図である。 インクリメンタルエンコーダの出力を説明する図（その３）である。 入力インターフェイスの構成例である。 入力インターフェイスの動作を説明する図である。 入力インターフェイスの動作を説明する図（その２）である。 入力インターフェイスの動作を説明する図（その３）である。

以下に本発明の実施例の図を示して説明を行う。図1は本発明の実施例を示し、図２、図３、図４、図５、図６、図７、および図８は該図１の動作を補足して説明するものである。

図１は本発明による速度制御装置３-１の実施例の構成を説明する図である。該図１において、インクリメンタルエンコーダ１、信号線路２、入力インターフェイス４、回転位置カウンタ１０、発振器１１、タイマ１２、およびタイムラッチ１３は、前記図１０で同じ符号を付すものと同じ機能を有しておりこれの説明は割愛する。そして、速度検出装置３-１、信号変換器５-１、および速度検出部１５-１が本発明によるものである。

始めに前記速度検出装置３-１が内蔵する信号変換器５-１について説明を行う。該信号変換器５-１は前記入力インターフェイス４が出力する前記Ａ５信号とＢ５信号を入力し、この２つの信号から４組のパルス列と回転方向信号を検出し出力する。
そして、該パルス列と回転方向信号の1組目を説明すると、該信号変換器５-１は入力した前記Ａ５信号について、前記インクリメンタルエンコーダ１の回転方向が正転のときは立ち上がりエッジにて、逆転のときは立ち下がりエッジにてパルスＡ＋信号を生成して出力するとともに、該パルスＡ＋信号が生成されたときの回転方向を示す回転方向ＦＲＡ＋信号を生成し出力する。

次に、前記パルス列と回転方向信号の２組目を説明すると、前記信号変換器５-１は入力した前記Ａ５信号について、前記インクリメンタルエンコーダ１の回転方向が正転のときは立ち下がりエッジにて、逆転のときは立ち上がりエッジにてパルスＡ-信号を生成して出力するとともに、該パルスＡ-信号が生成されたときの回転方向を示す回転方向ＦＲＡ-信号を生成し出力する。

次に、前記パルス列と回転方向信号の３組目を説明すると、前記信号変換器５-１は入力した前記Ｂ５信号について、前記インクリメンタルエンコーダ１の回転方向が正転のときは立ち上がりエッジにて、逆転のときは立ち下がりエッジにてパルスＢ＋信号を生成して出力するとともに、該パルスＢ＋信号が生成されたときの回転方向を示す回転方向ＦＲＢ＋信号を生成し出力する。

そして、前記パルス列と回転方向信号の４組目を説明すると、前記信号変換器５-１は入力した前記Ｂ５信号について、前記インクリメンタルエンコーダ１の回転方向が正転のときは立ち下がりエッジにて、逆転のときは立ち上がりエッジにてパルスＢ-信号を生成して出力するとともに、該パルスＢ-信号が生成されたときの回転方向を示す回転方向ＦＲＢ-信号を生成し出力する。
かようにして、前記信号変換器５-１は４組のパルス列と回転方向信号を検出し出力する。

次に前記図１において、点線で示す６は１組目の前記パルスＡ＋信号と回転方向ＦＲＡ＋信号の処理を行うＡ＋の処理ブロックである。同様に点線で示す７，８、および９は、それぞれ２組目の前記パルスＡ−信号と回転方向ＦＲＡ−信号のＡ−の処理ブロック、３組目の前記パルスＢ＋信号と回転方向ＦＲＢ＋信号のＢ＋の処理ブロック、および４組目の前記パルスＢ−信号と回転方向ＦＲＢ−信号のＢ−の処理ブロックであり、次にこれらについて順次説明する。

始めに前記Ａ＋の処理ブロック６は、このブロック専用の前記回転位相カウンタ１０とタイムラッチ１３を有している。そして、該回転位相カウンタ１０は前記パルスＡ＋信号と回転方向ＦＲＡ＋信号を入力してカウントアップまたはカウントダウンを行って、回転位置ＰＡ＋を検出し出力する。また、前記タイムラッチ１３は前記パルスＡ＋信号と前記リアルタイムＲＴを入力し、前記回転位置ＰＡ＋が更新された時刻であるキャプチャ時刻ＴＡ＋を検出し出力する。

ここで前記速度検出装置３-１は図示しないＭＰＵを内蔵し、前記速度検出部１５-１は回転位置とキャプチャ用の４組のメモリを内蔵している。そして、該１組目は前記Ａ＋の処理ブロック６内のメモリＰＡ＋（０）、ＴＡ＋（０）、ＰＡ＋（−１）、およびＴＡ＋（−１）であり、２組目は前記Ａ−の処理ブロック７内のメモリＰＡ−（０）、ＴＡ−（０）、ＰＡ−（−１）、およびＴＡ−（−１）であり、３組目は前記Ｂ＋の処理ブロック８内のメモリＰＢ＋（０）、ＴＢ＋（０）、ＰＢ＋（−１）、およびＴＢ＋（−１）であり、４組目は前記Ｂ−の処理ブロック９内のメモリＰＢ−（０）、ＴＢ−（０）、ＰＢ−（−１）、およびＴＢ−（−１）である。

そして、前記Ａ＋の処理ブロック６において前記速度検出装置３-１のＭＰＵは、制御周期ごとに前記キャプチャ時刻ＴＡ＋をチェックして更新されているときは、前記メモリＰＡ＋（０）とメモリＴＡ＋（０）をそれぞれ前記メモリＰＡ＋（−１）とメモリＴＡ＋（−１）にセーブしたあと、前記回転位置ＰＡ＋と前記キャプチャ時刻ＴＡ＋をそれぞれ前記メモリＰＡ＋（０）とメモリＴＡ＋（０）にセーブする。

次に、前記速度検出部１５-１は速度演算器１６を内蔵し、該速度演算器１６は１６-１、１６-２、１６-３、および１６-４に示す４つの速度演算を実行するもので、それぞれは前記Ａ＋の処理ブロック６、Ａ−の処理ブロック７、Ｂ＋の処理ブロック８、およびＢ−の処理ブロック９に属している。
そして、前記Ａ＋の処理ブロック６内の前記速度演算１６-１は後述する規則性にて、ΔＰとΔＴを次の（８）式と（９）式により算出し前記（２）式の演算を行って速度ＶＡ＋（ｎ）を得ることとなる。
(数８)

(数９)

以上で前記Ａ＋の処理ブロック６の処理について説明したが、これと同様に前記Ａ−の処理ブロック７は前記パルスＡ−信号と回転方向ＦＲＡ−信号の処理を行う。
すなわち前記図１のＡ−の処理ブロック７は、このブロック専用の前記回転位相カウンタ１０とタイムラッチ１３を有している。そして、該回転位相カウンタ１０は前記パルスＡ−信号と回転方向ＦＲＡ−信号を入力してカウントアップまたはカウントダウンを行って、回転位置ＰＡ−を検出し出力する。また、前記タイムラッチ１３は前記パルスＡ−信号と前記リアルタイムＲＴを入力し、前記回転位置ＰＡ−が更新された時刻であるキャプチャ時刻ＴＡ−を検出し出力する。

同じく、前記Ａ−の処理ブロック７において前記速度検出装置３-１のＭＰＵは、制御周期ごとに前記キャプチャ時刻ＴＡ−をチェックして更新されているときは、前記メモリＰＡ−（０）とメモリＴＡ−（０）をそれぞれ前記メモリＰＡ−（−１）とメモリＴＡ−（−１）にセーブしたあと、前記回転位置ＰＡ−と前記キャプチャ時刻ＴＡ−をそれぞれ前記メモリＰＡ−（０）とメモリＴＡ−（０）にセーブする。

そして、前記Ａ−の処理ブロック７内の前記速度演算１６-２は後述する規則性にて、ΔＰとΔＴを前記（８）式と（９）式に準じて算出し、前記（２）式の演算を行って速度ＶＡ−（ｎ）を得ることとなる。

次に、前記図１のＢ＋の処理ブロック８は前記パルスＢ＋信号と回転方向ＦＲＢ＋信号の処理を行うもので、該Ｂ＋の処理ブロック８は、このブロック専用の前記回転位相カウンタ１０とタイムラッチ１３を有している。そして、該回転位相カウンタ１０は前記パルスＢ＋信号と回転方向ＦＲＢ＋信号を入力してカウントアップまたはカウントダウンを行って、回転位置ＰＢ＋を検出し出力する。また、前記タイムラッチ１３は前記パルスＢ＋信号と前記リアルタイムＲＴを入力し、前記回転位置ＰＢ＋が更新された時刻であるキャプチャ時刻ＴＢ＋を検出し出力する。

同じく、前記Ｂ＋の処理ブロック８において前記速度検出装置３-１のＭＰＵは、制御周期ごとに前記キャプチャ時刻ＴＢ＋をチェックして更新されているときは、前記メモリＰＢ＋（０）とメモリＴＢ＋（０）をそれぞれ前記メモリＰＢ＋（−１）とメモリＴＢ＋（−１）にセーブしたあと、前記回転位置ＰＢ＋と前記キャプチャ時刻ＴＢ＋をそれぞれ前記メモリＰＢ＋（０）とメモリＴＢ＋（０）にセーブする。

そして、前記Ｂ＋の処理ブロック８内の前記速度演算１６-３は後述する規則性にて、ΔＰとΔＴを前記（８）式と（９）式に準じて算出し、前記（２）式の演算を行って速度ＶＢ＋（ｎ）を得ることとなる。

次に、前記図１のＢ−の処理ブロック９は前記パルスＢ−信号と回転方向ＦＲＢ−信号の処理を行うもので、該Ｂ−の処理ブロック９は、このブロック専用の前記回転位相カウンタ１０とタイムラッチ１３を有している。そして、該回転位相カウンタ１０は前記パルスＢ−信号と回転方向ＦＲＢ−信号を入力してカウントアップまたはカウントダウンを行って、回転位置ＰＢ−を検出し出力する。また、前記タイムラッチ１３は前記パルスＢ−信号と前記リアルタイムＲＴを入力し、前記回転位置ＰＢ−が更新された時刻であるキャプチャ時刻ＴＢ−を検出し出力する。

同じく、前記Ｂ−の処理ブロック９において前記速度検出装置３-１のＭＰＵは、制御周期ごとに前記キャプチャ時刻ＴＢ−をチェックして更新されているときは、前記メモリＰＢ−（０）とメモリＴＢ−（０）をそれぞれ前記メモリＰＢ−（−１）とメモリＴＢ−（−１）にセーブしたあと、前記回転位置ＰＢ−と前記キャプチャ時刻ＴＢ−をそれぞれ前記メモリＰＢ−（０）とメモリＴＢ−（０）にセーブする。

そして、前記Ｂ−の処理ブロック９内の前記速度演算１６-４は後述する規則性にて、ΔＰとΔＴを前記（８）式と（９）式に準じて算出し、前記（２）式の演算を行って速度ＶＢ−（ｎ）を得ることとなる。

次に図１において、１７には本発明により検出した速度がセーブされる。該速度１７には前記速度ＶＡ＋（ｎ）、速度ＶＡ−（ｎ）、速度ＶＢ＋（ｎ）、または速度ＶＢ−（ｎ）を本発明による規則性にて算出し処理を行った速度がセーブされる。ここでこの規則性を説明する前に、先に示した４つの課題について前記図１にて実現する解決策を図２から図６にて説明する。

始めに、図２は前記図１３にて示した第１の課題の解決を説明する図である。該図２の（１）、（２）、および（３）は、それぞれ前記図１３の（１）、（２）、および（３）と同じでこれの説明は割愛する。そして該図２の（４）は前記図１で示したパルスＡ＋信号に相当し、前記Ａ相信号について前記インクリメンタルエンコーダ１が正転のときは立ち上がりエッジにて、逆転のときは立ち下がりエッジにてパルス化したものである。ここで。該図２は正転の場合を表している。そして前記４Ｆ信号と相違して、該パルスＡ＋信号は前記Ａ相信号のみから生成されるので、周期は元の前記Ａ相信号と同じくＴ１となる。

次に該図２の（５）は前記図１で示したパルスＢ＋信号に相当し、前記Ｂ相信号について、正転のときは立ち上がりエッジにて、逆転のときは立ち下がりエッジにてパルス化したものである。そして前記４Ｆ信号と相違して、該パルスＢ＋信号は前記Ｂ相信号のみから生成されるので、周期は元の前記Ｂ相信号と同じくＴ１となる。

そして該図２について要約すれば、前記インクリメンタルエンコーダ１の回転速度を検出するとき、Ａ相信号とＢ相信号の両方から抽出した前記４Ｆ信号はゆらぎが避けられず、該４Ｆ信号から速度を検出すると精度が悪くなる。したがって、本発明の速度検出装置３-１による第１の課題の解決は、ゆらぎの少ない前記パルスＡ＋信号から前記図１のＡ＋の処理ブロック６、またはパルスＢ＋信号から前記図１のＢ＋の処理ブロック８により速度を検出することである。

次に、図３は前記図１５にて示した第２の課題の解決を説明する図である。該図３の（１）、（２）、（３）、および（４）は、それぞれ前記図１５の（１）、（２）、（３）、および（４）と同じでこれの説明は割愛する。そして、該図３の（５）は前記図１で示したパルスＡ＋信号であり、前記Ａ１信号について前記インクリメンタルエンコーダ１が正転の場合を表している。

ここで、前記インクリメンタルエンコーダ１が一定速度にて回転しているときはもちろん、加速中または減速中であっても、前記Ａ相信号の周波数は前記（４）式の例のとおり高いので、該図３の（２）Ａ２信号において隣接する波形はほとんど等しいと言える。そして、該Ａ２信号が前記ヒステリシスハイ電圧Ｖｈ１にクロスすることにより生成される該図３の（５）パルスＡ＋信号の周期は、元の波形である該図３の（１）Ａ１信号の周期Ｔ１と等しくなる。
また、該図３の（６）は前記図１で示したパルスＡ−信号であり、これの周期も同様に該図３の（１）Ａ１信号の周期Ｔ１と等しくなる。

そして該図３について要約すれば、前記入力インターフェイス４が内蔵するフィルタ４-１に起因して、前記Ａ相信号から抽出した前記２ＦＡ信号から速度検出を行うとき正しく回転速度が得られなくなる。したがって、本発明の速度検出装置３-１による第２の課題の解決は、前記パルスＡ＋信号から前記図１のＡ＋の処理ブロック６、またはパルスＡ−信号から前記図１のＡ−の処理ブロック７により速度を検出することである。同様に前記Ｂ相信号について、前記パルスＢ＋信号から前記図１のＢ＋の処理ブロック８、またはパルスＢ−信号から前記図１のＢ−の処理ブロック９により速度を検出することである。

次に、前記図１５に加えて前記図１６による第２の課題を説明したが、図４は該図１６にて示した課題の解決を説明する図である。該図４の（１）から（６）は、それぞれ前記図１６の（１）から（６）と同じでこれの説明は割愛する。そして、該図４の（７）は前記図１で示したパルスＡ＋信号であり、前記Ａ１信号について前記インクリメンタルエンコーダ１が正転の場合を表している。

ここで、前記インクリメンタルエンコーダ１が一定速度にて回転しているときはもちろん、加速中または減速中であっても、前記Ａ相信号の周波数は前記（４）式の例のとおり高いので、該図４の（２）Ａ２信号と（４）Ａ４信号おいて隣接する波形はそれぞれほとんど等しいと言える。そして、該Ａ２信号とＡ４信号がそれぞれヒステリシスハイ電圧Ｖｈ１、Ｖｈ２にクロスすることにより生成される該図４の（７）パルスＡ＋信号の周期は、元の波形である該図４の（１）Ａ１信号の周期Ｔ１と等しくなる。
また、該図４の（８）は前記図１で示したパルスＡ−信号であり、これの周期も同様に該図４の（１）Ａ１信号の周期Ｔ１と等しくなる。

そして該図４について要約すれば、前記入力インターフェイス４が内蔵するフィルタ４-１やフォトカプラ４-３に起因して、前記Ａ相信号から抽出した前記２ＦＡ信号から速度検出を行うとき正しく回転速度が得られなくなる。したがって、本発明の速度検出装置３-１による第２の課題の解決は、前記パルスＡ＋信号から前記図１のＡ＋の処理ブロック６、またはパルスＡ−信号から前記図１のＡ−の処理ブロック７により速度を検出することである。同様に前記Ｂ相信号について、前記パルスＢ＋信号から前記図１のＢ＋の処理ブロック８、またはパルスＢ−信号から前記図１のＢ−の処理ブロック９により速度を検出することである。

次に、前記信号線路２の配線距離が長いことに起因する第３の課題と、温度変化に起因する第４の課題を前記図１７にて示したが、図５はこの第３と第４の課題の解決を説明する図である。該図５の（１）から（５）は、それぞれ前記図１７の（１）から（５）と同じでこれの説明は割愛する。そして、該図５の（６）は前記図１で示したパルスＡ＋信号であり、前記Ａ相信号について前記インクリメンタルエンコーダ１が正転の場合を表している。

ここでも、前記インクリメンタルエンコーダ１が一定速度にて回転しているときはもちろん、加速中または減速中であっても、前記Ａ相信号の周波数は前記（４）式の例のとおり高いので、該図５の（３）Ａ２信号において隣接する波形はほとんど等しいと言える。そして、該Ａ２信号が前記ヒステリシスハイ電圧Ｖｈ１にクロスすることにより生成される該図５の（６）パルスＡ＋信号の周期は、元の波形である該図５の（１）Ａ相信号の周期Ｔ１と等しくなる。
また、該図５の（７）は前記図１で示したパルスＡ−信号であり、これの周期も同様に該図５の（１）Ａ相信号の周期Ｔ１と等しくなる。

そして該図５について要約すれば、前記Ａ相信号から抽出した前記２ＦＡ信号から速度検出を行うとき、前記信号線路２の配線距離が長い場合や温度変化に起因して、正しく回転速度が得られなくなる。したがって、本発明の速度検出装置３-１による第３と第４の課題の解決も、前記パルスＡ＋信号から前記図１のＡ＋の処理ブロック６、またはパルスＡ−信号から前記図１のＡ−の処理ブロック７により速度を検出することである。同様に前記Ｂ相信号について、前記パルスＢ＋信号から前記図１のＢ＋の処理ブロック８、またはパルスＢ−信号から前記図１のＢ−の処理ブロック９により速度を検出することである。

次の実施例を説明する前に、図６は前記図１の動作をまとめて表したものでこれについて説明を行う。該図６の（１）Ａ５信号と（２）Ｂ５信号は前記入力インターフェイス４の出力を表し、該図６の（３）は前記回転位相カウンタ１０が出力する前記回転位相ＰＡ＋を表している。そして前記インクリメンタルエンコーダ１は、時刻Ｔａまでは逆転、時刻ＴａからＴｂまでは停止、時刻Ｔｂ以降は正転としている。

そして、該時刻ＴａからＴｂ間を拡大して該図６の（４）から（１４）に示し、該図６の（４）と（５）はそれぞれ前記（１）Ａ５信号と（２）Ｂ５信号を表しており、逆転と正転における位相関係は図示のとおりとしている。また、該図６の（６）、（７）、および（８）はそれぞれパルスＡ＋信号、回転方向ＦＲＡ＋信号、回転位相ＰＡ＋を表し、該（８）回転位相ＰＡ＋は図示するとおり１ずつカウントダウン、またはカウントアップする。

次に、該図６の（９）、（１０）はパルスＡ−信号、回転方向ＦＲＡ−信号を表し、該図６の（１１）、（１２）はパルスＢ＋信号、回転方向ＦＲＢ＋信号を表し、該図６の（１３）、（１４）はパルスＢ−信号、回転方向ＦＲＢ―信号を表わすものである。

前記図１において前記速度１７には、前記速度ＶＡ＋（ｎ）、速度ＶＡ−（ｎ）、速度ＶＢ＋（ｎ）、または速度ＶＢ−（ｎ）を本発明による規則性にて演算し処理を行った速度がセーブされる。この規則性について、前記図１を参照し図７および図８にて説明を行う。
始めに該図７において、（１）と（２）はそれぞれ前記Ａ相信号とパルスＡ＋信号の時間的推移を表している。そして該図７の（１）Ａ相信号においてＴ１は、前記インクリメンタルエンコーダ１が一定の速度で回転しているとき、該（１）Ａ相信号の理論的な周期を示している。ここで該（１）Ａ相信号の周期は、前記図１２の（１）で説明したとおり光学技術や精密技術により精度よく生成されるとは言え、該理論周期Ｔ１に対して例えば最大で１５％程度の周期誤差がある。そして、該周期誤差により前記（１）Ａ相信号から抽出した前記（２）パルスＡ＋信号から速度を得ようとするとき、検出誤差が発生することが避けられない。
なお該（２）パルスＡ＋信号は、前記図４の（２）で示したとおり、前記図７の（１）Ａ相信号から一様にＴ３-１の遅れがあるとしている。

ここで該図７の（１）Ａ相信号についてさらに説明すると、図中のＴ１０、Ｔ１１、およびＴ１２は実際の周期を模擬的に表したもので、該周期Ｔ１０は理論周期Ｔ１より短いとしている。しかし前記（３）式で例を示したとおり、前記インクリメンタルエンコーダ１の１回転のパルス数は固定値であり、前記周期Ｔ１０が理論周期Ｔ１より短いとき、他に長い周期も存在することになる。該図７において周期Ｔ１１とＴ１２はこれを表すもので、該周期Ｔ１１は理論周期Ｔ１より長く、該周期Ｔ１２は理論周期Ｔ１より短いことを表している。この例で示すように、理論周期Ｔ１より短い周期があるとき近接する周期で長い周期の波形が発生するものである。

次に、前記図７の状態で速度検出を行うときの様相を図８にて説明する。該図８の（１）、（２）、（３）、および（４）はそれぞれＡ相信号、パルスＡ＋信号、前記速度検出装置３-１が内蔵するＭＰＵの処理タイミング、および速度ＶＡ＋（ｎ）の時間的推移を表している。
始めに（１）Ａ相信号と（２）パルスＡ＋信号は、前記図７の（１）および（２）と同じ信号で時間を縮小して表し、説明を容易とするため該（２）パルスＡ＋信号は（１）Ａ相信号から遅れなしとしている。そして、前記インクリメンタルエンコーダ１は一定の速度で回転し、前記Ａ相信号の理論周期はＴ１としている。

続いて該図８の（３）ＭＰＵの処理は、前記速度検出装置３-１が内蔵するＭＰＵによる速度検出タイミングを表しており、図中の時刻ｔ１、ｔ２、ｔ３、ｔ４、およびｔ５にて速度を検出する。また、ΔＰ２、ΔＰ３、ΔＰ４、およびΔＰ５はそれぞれの速度検出タイミングにおける回転位置偏差を表し、ΔＴ２、ΔＴ３、ΔＴ４、およびΔＴ５はそれぞれの速度検出タイミングにおけるキャプチャ時刻偏差を表している。
これをさらに速度検出タイミングｔ３について説明すると、速度検出タイミングｔ３における回転位置偏差とキャプチャ時刻偏差はそれぞれΔＰ３とΔＴ３である。そして、前記ＭＰＵは前記回転位置偏差ΔＰ３を前記（８）式にて演算して３とし、ΔＴ３も前記（９）式にて求める。そして、速度検出タイミングｔ３における速度ＶＡ＋（３）は、前記（２）式にて、速度ＶＡ＋（３）＝３／ΔＴ３となる。

次に前記図８の（４）は、ＭＰＵが演算した速度ＶＡ＋（ｎ）を示し、速度検出タイミングｔ１、ｔ２、ｔ３、ｔ４、およびｔ５における速度はそれぞれＶＡ＋（１）、ＶＡ＋（２）、ＶＡ＋（３）、ＶＡ＋（４）、およびＶＡ＋（５）である。また図中のＶ１は、前記ロータリエンコーダ１の理論速度で固定値としている。そして速度検出タイミングｔ３において、キャプチャ時刻偏差ΔＴ３は（理論周期Ｔ１×３）であるべきところ、前記理論周期Ｔ１より短い波形が含まれた場合を想定すると、ＶＡ＋（３）は前記理論速度Ｖ１より早くなるものである。
そして、次の速度検出タイミングｔ４において、キャプチャ時刻偏差ΔＴ４は（理論周期Ｔ１×３）であるべきところ、前記理論周期Ｔ１より長い波形が含まれる可能性が高くなり、これによってＶＡ＋（４）は前記理論速度Ｖ１より遅くなるものである。

該図８の（４）について要約すれば、前記ＭＰＵが検出する速度ＶＡ＋（ｎ）は理論速度Ｖ１に対して速い速度と遅い速度が交互に現れるものである。そして前記ＭＰＵは全ての速度検出タイミングで、漏れなく速度を検出してフィードバック制御などを実施することが重要である。そして、該速度ＶＡ＋（ｎ）について平均処理を行うか、慣性がある負荷であれば、前記インクリメンタルエンコーダ１が取り付けられたモータ等の速度制御を行うとき、極めて精度良く理論速度Ｖ１となるよう制御できるものである。

ここでこれまで４つの速度のうち、前記Ａ相信号に関わる速度ＶＡ＋（ｎ）を用いて説明を行ったが、これに換えて前記Ａ相信号に関わる速度ＶＡ−（ｎ）、前記Ｂ相信号に関わる速度ＶＢ＋（ｎ）、または前記Ｂ相信号に関わる速度ＶＢ−（ｎ）を用いてもかまわない。しかし、速度検出タイミングごとに速度の種類を変えるのは不可であり、必ず同じ速度を連続して使用して前記速度１７とする必要がある。
また、使用する速度は１つに限らず複数の速度を使用してもよい。例えば速度検出タイミングごとに常に２つの速度、例えば速度ＶＡ＋（ｎ）と速度ＶＢ＋（ｎ）を検出しこれの平均を前記速度１７としてもよい。また、速度の変化により早く追従するため速度検出タイミングごとに４つの速度、速度ＶＡ＋（ｎ）、速度ＶＡ−（ｎ）、速度ＶＢ＋（ｎ）、および速度ＶＢ−（ｎ）の全てを検出し、これの平均を前記速度１７としてもよい。

ここで、前記図８にて説明した上記の内容を前記図１にて再び説明を行う。前記検出装置３-１が内蔵するＭＰＵは速度検出タイミングごとに、前記インクリメンタルエンコーダ１の前記速度１７とあらかじめ定めた速度確立レベルを比較する。そして、前記速度１７が該速度確立レベル未満のとき、前記ＭＰＵは前記メモリＴＡ＋（０）、ＴＡ−（０）、ＴＢ＋（０）、およびＴＢ−（０）のうち、直近の時刻の組にて前記速度ＶＡ＋（ｎ）、速度ＶＡ−（ｎ）、速度ＶＢ＋（ｎ）、または速度ＶＢ−（ｎ）のうち１つを演算して前記速度１７にセーブする。

これを例により説明すると、前記メモリＴＡ＋（０）、ＴＡ−（０）、ＴＢ＋（０）、およびＴＢ−（０）のうち直近の時刻がＴＢ＋（０）とすれば、前記ＭＰＵは前記Ｂ＋の処理ブロック８内のメモリＰＢ＋（０）、ＴＢ＋（０）、ＰＢ＋（−１）、およびＴＢ＋（−１）について、前記（８）式と（９）式に準じて次のとおりΔＰとΔＴを求める。
(数１０)

(数１１)

そして、該ΔＰとΔＴを前記速度演算１６-３にて前記（２）式の演算を行って速度ＶＢ＋（ｎ）を求め、前記速度１７にセーブするものである。

また、前記ＭＰＵは速度検出タイミングごとに、前記インクリメンタルエンコーダ１の前記速度１７と前記速度確立レベルを比較し、前記速度１７が該速度確立レベル以上のとき、前記ＭＰＵは前記速度１７に前回の速度検出タイミングにてセーブした組と同じ組にて前記（２）式の演算を行って、前記速度１７にセーブする。
これを例により説明すると、前記速度１７が該速度確立レベル以上のとき、前回の速度検出タイミングにて速度ＶＢ＋（ｎ−１）を前記速度１７にセーブしているとき、前記ＭＰＵは今回の速度検出タイミングにおいても速度ＶＢ＋（ｎ）を求め前記速度１７にセーブするものである。

ここで前記速度１７が該速度確立レベル以上のとき、上記では１つの組にて新しく速度を求め前記速度１７にセーブしたが、複数の組の速度を求めこれの平均値を前記速度１７にセーブしてもよい。これにより、前記速度検出装置３-１は、前記インクリメンタルエンコーダ１が一定速度で回転しているときは極めて正確に前記速度１７を検出し、加速または減速しているときは追従性に優れた前記速度１７を検出するものである。

本発明による速度検出装置はインクリメンタルエンコーダから速度を検出するとき、該速度検出装置の入力インターフェイスがどの様な回路構成であっても、周囲温度が高い低いにかかわらず、また信号線路の長い短いにかかわらず、安定した精度のよい速度を検出することができる。
これにより、液晶表示器や電子部品に必要とされる高品質のフィルムや輪転機によるカラー印刷などに利用できるものである。

１ インクリメンタルエンコーダ
２ 信号線路
３ 速度検出装置（従来の速度検出装置）
３-１ 速度検出装置（本発明による速度検出装置）
４ 入力インターフェイス
５ 信号変換器（従来の信号変換器）
５-１ 信号変換器（本発明による信号変換器）
６ Ａ＋の処理ブロック
７ Ａ−の処理ブロック
８ Ｂ＋の処理ブロック
９ Ｂ−の処理ブロック
１０ 回転位置カウンタ
１１ 発振器
１２ タイマ
１３ タイムラッチ
１５ 速度検出器（従来の速度検出器）
１５-１ 速度検出器（本発明による速度検出器）
１６-１ 速度演算（Ａ＋の処理ブロック用）
１６-２ 速度演算（Ａ−の処理ブロック用）
１６-３ 速度演算（Ｂ＋の処理ブロック用）
１６-４ 速度演算（Ｂ−の処理ブロック用）
１７ 速度

Claims (1)

1. インクリメンタルエンコーダと速度検出装置で構成され、
   該インクリメンタルエンコーダは、回転に応じて９０度位相差のＡ相信号とＢ相信号の連続した矩形波信号を出力し、
   前記速度検出装置は入力インターフェイス、信号変換器、回転位置カウンタとタイムラッチ、および速度検出部を内蔵し、
   該入力インターフェイスは、前記インクリメンタルエンコーダが出力するＡ相信号とＢ相信号を入力してフィルタ処理、絶縁処理、または波形整形処理を行ったＡ５信号とＢ５信号を前記信号変換器に出力し、
   前記回転位置カウンタとタイムラッチはそれぞれ、前記信号変換器が出力する信号により回転位置と該回転位置を得た時刻（キャプチャ時刻）を出力し、
   前記速度検出部は該回転位置とキャプチャ時刻により速度を検出する速度検出装置であって、
   
   該速度検出装置が内蔵する
   前記信号変換器は、入力した前記Ａ５信号について前記インクリメンタルエンコーダの回転方向が正転のときは立ち上がりエッジにて、逆転のときは立ち下がりエッジにてパルスＡ＋信号を生成するとともに、該パルスＡ＋信号が生成されたときの回転方向を示す回転方向ＦＲＡ＋信号を生成し、
   同じく前記信号変換器は、入力した前記Ａ５信号が前記インクリメンタルエンコーダの回転方向が正転のときは立ち下がりエッジにて、逆転のときは立ち上がりエッジにてパルスＡ−信号を生成するとともに、該パルスＡ−信号が生成されたときの回転方向を示す回転方向ＦＲＡ−信号を生成し、
   同じく前記信号変換器は、入力した前記Ｂ５信号が前記インクリメンタルエンコーダの回転方向が正転のときは立ち上がりエッジにて、逆転のときは立ち下がりエッジにてパルスＢ＋信号を生成するとともに、該パルスＢ＋信号が生成されたときの回転方向を示す回転方向ＦＲＢ＋信号を生成し、
   同じく前記信号変換器は、入力した前記Ｂ５信号が前記インクリメンタルエンコーダの回転方向が正転のときは立ち下がりエッジにて、逆転のときは立ち上がりエッジにてパルスＢ−信号を生成するとともに、該パルスＢ−信号が生成されたときの回転方向を示す回転方向ＦＲＢ−信号を生成し、
   
   前記速度検出装置は、４組の回転位置カウンタとタイムラッチを内蔵し、
   該４組の回転位置カウンタは、アップダウンカウンタの機能を有して、それぞれ前記パルスＡ＋信号と回転方向ＦＲＡ＋信号、前記パルスＡ―信号と回転方向ＦＲＡ−信号、前記パルスＢ＋信号と回転方向ＦＲＢ＋信号、および前記パルスＢ―信号と回転方向ＦＲＢ−信号を入力して、回転位置ＰＡ＋、回転位置ＰＡ−、回転位置ＰＢ＋、および回転位置ＰＢ−を検出して出力し、
   前記４組のタイムラッチは、それぞれ前記パルスＡ＋信号、前記パルスＡ―信号、前記パルスＢ＋信号、および前記パルスＢ―信号を入力して、前記回転位置ＰＡ＋、回転位置ＰＡ−、回転位置ＰＢ＋、および回転位置ＰＢ−が更新された時刻をキャプチャ（捕獲）してキャプチャ時刻ＴＡ＋、キャプチャ時刻ＴＡ−、キャプチャ時刻ＴＢ＋、およびキャプチャ時刻ＴＢ−を出力する。
   
   前記速度検出装置が内蔵する前記速度検出部は、さらに４組のメモリを内蔵し、
   １組目のメモリＰＡ＋（０）、ＴＡ＋（０）、ＰＡ＋（−１）、およびＴＡ＋（−１）について前記速度検出装置が内蔵するＭＰＵは、速度検出タイミングごとに前記キャプチャ時刻ＴＡ＋をチェックして更新されているときは、前記メモリＰＡ＋（０）とメモリＴＡ＋（０）をそれぞれ前記メモリＰＡ＋（−１）とメモリＴＡ＋（−１）にセーブしたあと、前記回転位置ＰＡ＋と前記キャプチャ時刻ＴＡ＋をそれぞれ前記メモリＰＡ＋（０）とメモリＴＡ＋（０）にセーブする。
   ２組目のメモリＰＡ−（０）、ＴＡ−（０）、ＰＡ−（−１）、およびＴＡ−（−１）について前記ＭＰＵは、速度検出タイミングごとに前記キャプチャ時刻ＴＡ−をチェックし更新されているときは、前記メモリＰＡ−（０）とメモリＴＡ−（０）をそれぞれ前記メモリＰＡ−（−１）とメモリＴＡ−（−１）にセーブしたあと、前記回転位置ＰＡ−と前記キャプチャ時刻ＴＡ−をそれぞれ前記メモリＰＡ−（０）とメモリＴＡ−（０）にセーブする。
   ３組目のメモリＰＢ＋（０）、ＴＢ＋（０）、ＰＢ＋（−１）、およびＴＢ＋（−１）について前記ＭＰＵは、速度検出タイミングごとに前記キャプチャ時刻ＴＢ＋をチェックし更新されているときは、前記メモリＰＢ＋（０）とメモリＴＢ＋（０）をそれぞれ前記メモリＰＢ＋（−１）とメモリＴＢ＋（−１）にセーブしたあと、前記回転位置ＰＢ＋と前記キャプチャ時刻ＴＢ＋をそれぞれ前記メモリＰＢ＋（０）とメモリＴＢ＋（０）にセーブする。
   ４組目のメモリＰＢ−（０）、ＴＢ−（０）、ＰＢ−（−１）、およびＴＢ−（−１）について前記ＭＰＵは、速度検出タイミングごとに前記キャプチャ時刻ＴＢ−をチェックし更新されているときは、前記メモリＰＢ−（０）とメモリＴＢ−（０）をそれぞれ前記メモリＰＢ−（−１）とメモリＴＢ−（−１）にセーブしたあと、前記回転位置ＰＢ−と前記キャプチャ時刻ＴＢ−をそれぞれ前記メモリＰＢ−（０）とメモリＴＢ−（０）にセーブする。
   
   次に前記速度検出装置が内蔵するＭＰＵは速度検出タイミングごとに、前記インクリメンタルエンコーダの回転速度とあらかじめ定めた速度確立レベルを比較し、該回転速度が該速度確立レベル未満のときは、前記メモリＴＡ＋（０）、ＴＡ−（０）、ＴＢ＋（０）、およびＴＢ−（０）のうち、直近の時刻の組にて速度ＶＡ＋（ｎ）、ＶＡ−（ｎ）、ＶＢ＋（ｎ）、またはＶＢ−（ｎ）のうち１つを演算して速度を出力し、
   また、前記インクリメンタルエンコーダの回転速度が前記速度確立レベル以上のときは、前の速度検出タイミングにて速度を演算した組と同じ組にて連続して速度ＶＡ＋（ｎ）、ＶＡ−（ｎ）、ＶＢ＋（ｎ）、またはＶＢ−（ｎ）のうち1つの速度を演算して、または複数の速度を演算し平均して、速度を出力することを特徴とする速度検出装置。
   
   

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