JP2018160492A - 多層配線基板及び差動伝送モジュール - Google Patents

Abstract

【課題】差動伝送により良好な高速伝送特性を得られる多層配線基板及びこれを用いた差動伝送モジュールを提供する。【解決手段】第一の層２２と、第二の層２３とがそれぞれ接地導体３０を有して積層されてなり、第一配線２０１及び第二配線２０２で構成される差動配線２０を備えた多層配線基板であって、第一の層２２及び第二の層２３に形成され、多層配線基板の一方の面に配置された第一配線２０１及び第二配線２０２と、多層配線基板の他方の面に配置された第一配線２０１及び第二配線２０２とを、それぞれ電気的に接続する一対のスルーホール１１、１２と、接地導体３０とスルーホール１１、１２とを絶縁するクリアランス１３、１４と、を有し、第二の層２３に形成された一対のスルーホール１２は、互いの中心を結ぶ仮想線４０を、差動配線２０の信号伝播方向に垂直な線に対して傾けて配置されている多層配線基板である。【選択図】図１

Description

本発明は、多層配線基板及び差動伝送モジュールに関する。

情報通信分野において、処理データ量の飛躍的な増加に伴い、装置内や装置間における信号伝送速度の高速化が求められている。このような高速伝送に対応するため、近年、差動伝送方式が用いられている。

装置内や装置間の伝送には、例えばＱＳＦＰ（Quad Small Form-factor Pluggable）等のコネクタを備えたケーブルを用いる方式が採用されており、例えばＤＡＣ（Direct Attach Cable）が多用されている。しかしながら、ＤＡＣの伝送距離は３ｍ程度が限度であるため、伝送距離の長距離化が求められている。また、例えば２５Ｇｂｉｔ／ｓを超えるような高速伝送では、伝送線路の損失が問題となる。このため、ＤＡＣに替わる伝送用ケーブルとして、ＱＳＦＰ等のコネクタ内に、伝送線路で生じた損失を補償する等化素子を実装した、ＡＣＣ（Active Copper Cable）の適用が検討されている。これらのケーブルに用いられるコネクタの基板としては、厚さの異なる二種以上の樹脂基板を積層した多層基板が多用されている。

ＡＣＣの等化素子は、組立てコストや素子実装後の信頼性を考慮して、多層基板の片面に実装される。一方、コネクタの信号入出力用のピンは、高密度化の観点から、一般に、多層基板の表面裏面の双方に設けられる。従って、ＡＣＣのコネクタ用の多層基板には、例えばスルーホールを設けることで、等化素子が実装されていない面のピンを、等化素子と電気的に接続可能な構成とすることが求められる。例えば特許文献１には、第一配線層のランドと、第ｎ配線層のランドとの間を、多層プリント配線板内部に設けたバイアホールにより接続した構成例が開示されている。

特開２００１−３３２８５８号公報

上記したＡＣＣは、ＤＡＣと互換性を有することが求められる。このため、ＡＣＣのコネクタは、外形サイズやピン配置が、ＤＡＣの規格に合わせて設計され、コネクタの多層基板の外形サイズも、ＤＡＣの規格に合わせて設計される。このような限られた基板幅内に、差動伝送用の複数の配線や等化素子を並列配置してコネクタを作製した場合、ＡＣＣにおいて良好な高速信号の伝送特性を得られないことがある。この点に関する知見は、特許文献１にはない。

そこで、本発明の目的は、差動伝送により良好な高速信号の伝送特性を得られる多層配線基板及びこれを用いた差動伝送モジュールを提供することにある。

本発明に係る多層配線基板の好ましい実施形態としては、第一の層と、前記第一の層より厚い第二の層とがそれぞれ接地導体を有して積層されてなり、第一配線及び第二配線で構成される差動配線を備えた多層配線基板であって、前記第一の層及び前記第二の層に形成され、前記多層配線基板の一方の面に配置された前記第一配線及び前記第二配線と、前記多層配線基板の他方の面に配置された前記第一配線及び前記第二配線とを、それぞれ電気的に接続する一対のスルーホールと、前記接地導体と前記スルーホールとを絶縁するクリアランスと、を有し、前記第二の層に形成された前記一対のスルーホールは、互いの中心を結ぶ仮想線を、前記差動配線の信号伝播方向に垂直な線に対して傾けて配置されていることを特徴とする。

また、本発明に係る差動伝送モジュールの好ましい実施形態としては、第一の層と、前記第一の層より厚い第二の層とがそれぞれ接地導体を有して積層されてなり、第一配線及び第二配線で構成される差動配線を備えた多層配線基板と、前記多層配線基板の前記差動配線上に搭載され、前記差動配線で生じる損失を補償する回路を有する等化素子とを備えた差動伝送モジュールであって、前記多層配線基板は、前記第一の層及び前記第二の層に形成され、前記多層配線基板の一方の面に配置された前記第一配線及び前記第二配線と、前記多層配線基板の他方の面に配置された前記第一配線及び前記第二配線とを、それぞれ電気的に接続する一対のスルーホールと、前記接地導体と前記スルーホールとを絶縁するクリアランスと、を有し、前記第二の層に形成された前記一対のスルーホールは、互いの中心を結ぶ仮想線を、前記差動配線の信号伝播方向に垂直な線に対して傾けて配置されていることを特徴とする。

本発明によれば、差動伝送により良好な高速信号の伝送特性を得られる多層配線基板及びこれを用いた差動伝送モジュールを実現することができる。

実施例１に係る多層配線基板のスルーホール構造を示す上面図である。 図１のＡ−Ａ線断面図である。 図１のＢ−Ｂ線断面図である。 図１のＡ−Ａ線断面図である。 図１に示す多層配線基板の各層の配線パターンを示す図である。 実施例１に係る多層配線基板に形成されるスルーホール及びクリアランスを示す図である。 実施例２に係る多層配線基板に形成されるスルーホール及びクリアランスを示す図である。 仮想線４０と仮想線５０とのなす角θと、Ｗｃｌｒ及びＬｃｌｒとの関係を示す図である。 コア層のスルーホールをθ＝４５°で配置したときの多層配線基板の各層の配線パターンを示す図である。 ＡＣＣモジュール１００の構成を示す図である。 図９に示すＱＳＦＰコネクタ１７の高速信号ピン（高速Ｉ／Ｏピン）の配置図を示す図である。 図９に示す等化素子１６のチップの概要を示す図である。 図９に示すＡＣＣモジュールにおいて、表面側にピン（Ｒｘ２，Ｒｘ４）を有する差動配線の配線構造を示す図である。 図９に示すＡＣＣモジュールにおいて、裏面側にピン（Ｒｘ１，Ｒｘ３）を有する差動配線の配線構造を示す図である。 図１に示すスルーホール構造を適用した多層配線基板の上面図を示す図である。 図６Ｂに示すスルーホール構造（θ＝４５°）を適用した多層配線基板の上面図を示す図である。 実施例３に係る多層配線基板の上面図を示す図である。 ＡＣＣモジュール１００の変形例の構成を示す図である。 ＤＡＣモジュールの構成を示す図である。 ＡＣＣモジュールの構成を示す図である。 ＡＣＣモジュールとＤＡＣモジュールとの、ＬＳＩ端での周波数特性の比較結果を示す図である。 従来の多層配線基板の構成を示す図である。

以下に、実施例の多層配線基板を説明する前に、差動伝送用のＡＣＣのコネクタに適用される、従来の多層配線基板の問題点を説明する。コネクタのパドル基板としては、層厚の異なる二種以上の層を積層した多層配線基板が多用されている。このような多層配線基板では、層厚の薄い層では、一般に、スルーホール径が小さく形成されるため、差動配線の配線対に対応するスルーホール対（以下、単にスルーホールの差動ペアという）の間隔が狭ピッチとなる。一方、層厚の厚い層では、一般に、スルーホール径が大きく形成されるため、スルーホールの差動ペアの間隔が広ピッチとなる。

このような多層配線基板を、コネクタのパドル基板に採用した場合の問題点について、本発明者が検討した結果、スルーホールの差動ペアが広ピッチになる層において、このスルーホール対を結ぶ仮想線が、信号伝播方向の線に対して垂直に交差する時に、高速信号の伝送特性に支障が生じ易い点を見出した。

この点について、図２０を用いて詳細に説明する。図２０は、従来の多層配線基板の構成を示す図である。図２０においては、説明の便宜のため、広ピッチのスルーホール対１２及びクリアランス１４を示している。実際には、図２０に示している広ピッチのスルーホール１２が形成されている層の上面及び下面に、狭ピッチのスルーホールが形成された層が積層されているが、図２０では、これらの層のスルーホール及びクリアランスは省略している。

図２０において、多層配線基板の各層には、ＧＮＤパターン３０が形成されている。高速信号用の差動配線Ｒｘ２２、Ｒｘ２３、Ｒｘ２４のうち、Ｒｘ２３は、多層配線基板の表面に配線される表面配線２０Ａのみで構成されている。一方、Ｒｘ２２、Ｒｘ２４は、多層配線基板の裏面に配線される裏面配線２０Ｂと表面配線２０Ａとが、ＧＮＤパターン３０を刳り貫いて形成されたクリアランス１４を有するスルーホール１２を介して接続されている。図２０は、多層配線基板の表面において、Ｒｘ２３が、Ｒｘ２２のスルーホール１２とＲｘ２４のスルーホール１２との間の領域を通過するように配線される場合の例について示している。

このような構成において、図２０中、基板側の配線可能幅を「Ｗｂ」、広ピッチのスルーホール１２の差動ペアの間隔を「Ｗｐ」、スルーホール１２のクリアランス１４幅のうち「Ｗｐ」を除いた幅を「Ｗｃ」、差動配線Ｒｘ２３の配線幅に対応するＧＮＤパターンの幅を「Ｗｌ」としたとき、下記式（１）で表される「Ａ」がマイナスの値となると、Ｒｘ２３のリターンパスとなるＧＮＤパターンが狭くなり、インピーダンス不連続により反射を起こすことで、良好な高速信号の伝送特性を得られないことを見出した。

Ａ＝Ｗｂ−（２×Ｗｌ＋２×（Ｗｐ＋Ｗｃ）） ・・・ （１）
なお、例えば、ＱＳＦＰ基板の長さ方向（「Ｗｂ」方向に直交する方向）の長さを長くして，スルーホールの幅方向の位置を互いに重ならないようにした場合には、パドル基板の配線長が長くなり損失劣化に繋がり、装置の性能を劣化させる。このため、パドル基板を短くするためにスルーホールは、後述する実施例１〜３で示すように、幅方向に重なる位置で配置することがよい。

以下に、図１〜図５を用いて、実施例１に係る多層配線基板の構成について説明する。図１は、実施例１に係る多層配線基板のスルーホール構造を示す上面図であり、図２、４は、図１のＡ−Ａ線断面図であり、図３は、図１のＢ−Ｂ線断面図であり、図５は、図１に示す多層配線基板の各層の配線パターンを示す図である。

図１〜５に示す多層配線基板は、高速有線伝送に関わるコネクタのパドル基板に用いることを想定している。パドル基板の多層配線基板としては、層厚の異なる樹脂層を積層した樹脂基板を好適に用いることができる。これにより、セラミック等の高コストな材料を用いることなく、配線の高密度化と、基板強度向上との両立が可能となる。

図２に示すように、多層配線基板は、層厚の薄いビルドアップ層２２（第一の層）と、層厚の厚いコア層２３（第二の層）とが交互に積層されて構成されている。

多層配線基板には、図１に示すように、第一配線であるＮ配線２０１と、第二配線であるＰ配線２０２とを一組の伝送線路とする差動配線２０が配線されている。Ｐ配線２０２、Ｎ配線２０１は、それぞれ、多層配線基板の裏面に配線された裏面配線２０Ｂと、多層配線基板の表面に配線された表面配線２０Ａとを有している。

表面配線２０Ａと裏面配線２０Ｂとは、ビルドアップ層２２に形成されたスルーホール１１、コア層２３に形成されたスルーホール１２により電気的に接続されている。スルーホール１１、１２は、それぞれ、Ｐ配線２０２を接続するスルーホールと、Ｎ配線２０１を接続するスルーホールとを一対とする差動ペアにより構成される。ビルドアップ層２２は、微細加工が可能であり、スルーホール径が小さく形成されるため、スルーホール１１の差動ペアは、狭ピッチに形成されている（図１参照）。一方、コア層２３は、基板強度を高く得られる反面、微細加工が困難であり、スルーホール径が大きく形成されるため、スルーホール１２の差動ペアは、広ピッチに形成されている（図１、２参照）。

多層配線基板は、図５に示すように、ビルドアップ層２２及びコア層２３により形成された、第１層〜第４層の配線層を有している。

第１層は、差動配線２０の表面配線２０Ａを有する層であり、ビルドアップ層２２の上面の配線パターン層である。第２層は、コア層２３の上面の配線パターン層であり、第３層は、コア層２３の下面の配線パターン層である。コア層２３の上面配線パターン層である第２層と、コア層２３の下面配線パターン層である第３層とは、同一の配線パターンとなっている。第４層は、差動配線２０の裏面配線２０Ｂを有する層であり、ビルドアップ層２２の下面の配線パターン層である。

なお、スルーホール構造は、各層において、Ｐ配線２０２とＮ配線２０１の配線パターンが対称となっており、Ｐ配線２０２とＮ配線２０１の配線状態を違いなく揃えた状態であれば、配線角度を変更することも可能である。

第１層〜第４層には、それぞれ、接地導体パターン３０（以下、単にＧＮＤパターン３０という）が形成されている。各層のスルーホール１１、１２の周辺には、スルーホール１１とＧＮＤパターン３０との短絡を防止するためのクリアランス１３、スルーホール１２とＧＮＤパターン３０との短絡を防止するためのクリアランス１４が、それぞれＧＮＤパターン３０を刳り貫いて形成されている。

図１に示すように、コア層２３のスルーホール１２の差動ペアは、互いの中心を結ぶ仮想線４０を、差動配線の信号伝播方向に垂直でかつ多層配線基板の主面に対して水平な線に対して傾けて配置されている。即ち、コア層２３のスルーホール１２は、差動ペアの互いの中心を結ぶ仮想線４０が、信号伝播方向に垂直な線と一致しないように配置されている。以下において、「差動配線の信号伝播方向に垂直」とは、差動配線の信号伝播方向に垂直でかつ多層配線基板の主面に対して水平であることをいう。

図１に示す例では、差動ペアの互いの中心を結ぶ仮想線４０が、信号伝播方向と平行になるように、コア層２３のスルーホール１２を配置している。このように、差動ペアの間隔が広ピッチとなる、コア層２３のスルーホール１２を、信号伝播方向に平行に並べることで、コア層２３のクリアランス１４が、多層配線基板の幅の制限がある向き、即ち、信号伝播方向に対して垂直な向きに広がらないように配置している。これにより、コア層２３のクリアランス１４の形成幅を、多層配線基板の幅の制限がある向きに関して最狭幅化している。

一方、ビルドアップ層２２のスルーホール１１の差動ペアは、図１に示す例では、互いの中心を結ぶ仮想線５０が、信号伝播方向に対して垂直となるように配置している。

以上説明した実施例１の多層配線基板における信号伝送の流れについて、Ｎ配線２０１を例に図５を用いて説明する。Ｎ配線２０１の裏面配線２０Ｂにより伝送された信号は、差動ペアを結ぶ仮想線が信号伝播方向に対して垂直に配置された、ビルドアップ層２２のスルーホール対１１のうちのスルーホール１１ａ−１により、コア層２３に接続される（第４層〜第３層）。

コア層２３に接続された信号は、差動ペアを結ぶ仮想線が信号伝播方向に対して平行に配置された、コア層２３のスルーホール対１２のうちのスルーホール１２−１により、コア層２３を通過して、上層のビルドアップ層２２に接続される（第３層〜第２層）。

上層のビルドアップ層２２に接続された信号は、差動ペアを結ぶ仮想線が信号伝播方向に対して垂直に配置された、ビルドアップ層２２のスルーホール対１２のうちのスルーホール１１ｂ−１により、Ｎ配線２０１の表面配線２０Ａに伝送される（第２層〜第１層）。

図３に、Ｎ配線２０１の伝送路を示し、図４に、Ｐ配線２０２の伝送路を示す。図３及び図４中、各伝送路において使用されないスルーホールを破線で示している。

図１４に、図１に示すスルーホール構造を適用した多層配線基板の上面図を示す。裏面配線２０Ｂ及び表面配線２０Ａを有する差動配線Ｒｘ１、Ｒｘ３の間の領域に、表面配線２０Ａのみで構成される差動配線Ｒｘ２が配線されている。また、差動配線Ｒｘ３よりも基板端に近い領域に、表面配線２０Ａのみで構成される差動配線Ｒｘ４が配線されている。

実施例１の構成によれば、信号伝播方向に垂直な方向（多層配線基板の幅の制限がある方向）のコア層２３のクリアランス幅が狭い幅となるように、コア層２３のスルーホール１２を形成している。このため、コア層２３において、Ｒｘ２のＧＮＤパターンの幅が確保され、良好な高速信号の伝送特性を得ることができる。

以下に、図６Ａ、図６Ｂ、図７、図８を用いて、実施例２に係る多層配線基板の構成について説明する。図６Ａは、実施例１に係る多層配線基板に形成されるスルーホール及びクリアランスを示す図であり、図６Ｂは、実施例２に係る多層配線基板に形成されるスルーホール及びクリアランスを示す図であり、図７は、コア層２３のスルーホール１２の差動ペアを結ぶ仮想線４０と、差動配線の信号伝播方向に垂直な線とのなす角θと、Ｗｃｌｒ及びＬｃｌｒとの関係を示す図である。 実施例１では、コア層２３のスルーホール１２の差動ペアの中心を結ぶ仮想線４０が、信号伝播方向に平行となるように、コア層２３のスルーホール対１２を配置した構成について説明した。実施例２では、コア層２３のスルーホール１２の差動ペアの中心を結ぶ仮想線４０を、実施例１の状態（図６Ａ参照）から傾けて配置する。なお、実施例２に係る多層配線基板は、上記した点以外は実施例１と同様であるため、共通する部分については、その説明を省略する。この点は、実施例３においても同様である。

実施例２においては、コア層２３のスルーホール１２の差動ペアの中心を結ぶ仮想線４０（以下、実施例２において、単に仮想線４０という）と、差動配線の信号伝播方向に垂直でかつ多層配線基板の主面に対して水平な線（以下、実施例２において、単に基準線５００という）とのなす角度θにより、コア層２３のスルーホール対１２の傾き度合を表現する。なお、図６Ａ、Ｂでは、基準線５００が、ビルドアップ層２２のスルーホール１１の差動ペアの中心を結ぶ仮想線５０と一致している形態を例に説明する。

実施例１の構成では、仮想線４０は、上記した基準線５００と、θ＝９０°の角度をなして交差している（図６Ａ参照）。これにより、図６Ａに示す構成では、多層配線基板の幅の制限がある方向（信号伝播方向に対して垂直な方向）についての、コア層２３のクリアランス幅（Ｗｃｌｒ）は最小となっている。一方、高速信号配線である差動配線では、線路のインピーダンス調整は、コア層２３表面のＧＮＤパターンを用いて行われる。このため、コア層２３に形成されたクリアランス１４は、線路のインピーダンス不連続点となるため、クリアランス１４上の線路の配線長が長くなるほど、線路インピーダンスが高くなる。従って、良好なインピーダンス特性を得るためには、クリアランス１４上に配線される線路の配線長（Ｌｃｌｒ）が短いほどよい。図６Ａに示す構成では、高速信号配線である差動配線２０が、コア層２３のクリアランス１４と、その最長幅で重なるように配置されているため、高速信号の伝送特性の劣化度合が大きくなる。

実施例２に係る多層配線基板では、図６Ｂに示すように、仮想線４０と基準線５００とのなす角度θが、９０°の状態（図６Ａ参照）から０°に近づくように、仮想線４０を傾ける。これにより、差動配線２０が、コア層２３のクリアランス１４上に配線される配線長が短くなり、高速信号の伝送特性の低下が抑制される。

図７に、仮想線４０と基準線５００とのなす角度θと、Ｗｃｌｒ及びＬｃｌｒとの関係を示す。なお、Ｗｃｌｒは、信号伝播方向に垂直な方向についてのクリアランス幅であり、Ｌｃｌｒは、クリアランスの上の高速信号の配線長である。図７中、実線はＷｃｌｒを示し、破線はＬｃｌｒを示す。

図７に示すように、仮想線４０と基準線５００とのなす角度θが９０°に近づくほど、Ｗｃｌｒが小さくなるが、その反面、Ｌｃｌｒは大きくなり、高速信号の伝送特性が低下する。一方、仮想線４０と基準線５００とのなす角度θが０°に近づくほど、Ｌｃｌｒが小さくなり、高速信号の伝送特性が向上するが、その反面、Ｗｃｌｒが大きくなる。

以上説明したように、ＷｃｌｒとＬｃｌｒとは、トレードオフの関係にある。従って、限られた基板幅にスルーホールを適用した構造において、高速信号の伝送特性の劣化を抑制するためには、θは、４５°＜θ＜９０°とすることが望ましい。

なお、角度θは、上記したように、仮想線４０と基準線５００とのなす角θを用いて表した、コア層２３のスルーホール対１２の傾き度合であり、４５°＜θ＜９０°は、仮想線４０を、基準線５００を始点として図６Ｂ中時計回りに回転させた回転角θ_ｍが、４５°＜θ_ｍ＜９０°の場合、及び９０°＜θ_ｍ＜１３５°の場合の双方を含んでいる。

なお、図６Ｂには、４５°＜θ_ｍ＜９０°の場合の構成例を示している。９０°＜θ_ｍ＜１３５°の構成は、例えば、信号伝播方向に平行で、かつ仮想線４０と基準線５００との交点を通る線を中心として、図６Ｂに示すスルーホール１２及びクリアランス１４の配置と線対称に配置されたスルーホール１２及びクリアランス１４の構成である。一方、ＷｃｌｒとＬｃｌｒの双方を、均等に両立させるためには、θ＝４５°が好ましい。

図８に、コア層のスルーホールをθ＝４５°で配置したときの、多層配線基板の各層の配線パターンを示す図である。実施例２に係る多層配線基板は、図８に示すように、ビルドアップ層２２の上面により形成される第１層と、コア層２３の上面及び下面により形成される第２層、第３層と、ビルドアップ層２２の下面により形成される第４層とが積層されたものである。

実施例２に係る多層配線基板の各層は、第２層及び第３層に形成されるスルーホール１２の配置が異なっている点以外は、実施例１に係る多層配線基板の各層（図５参照）と同じであるため、その説明を省略する。

図１５に、図６Ｂに示すスルーホール構造（θ＝４５°）を適用した多層配線基板の上面図を示す。図１５の構成では、図１４の構成と比較して、差動配線２０が、コア層２３のクリアランス１４上に配線される配線長Ｌｃｌｒが短くなっている。従って、図１４に示す構成と比較して、高速信号の伝送特性の低下が抑制される。

実施例２では、コア層２３のスルーホールの差動ペアの中心を結ぶ仮想線４０を、実施例１の状態から傾けて配置しているため（図６Ｂ参照）、コア層２３において、信号伝播方向に垂直な方向についてのクリアランス幅（Ｗｃｌｒ）が、多層配線基板の幅の制限がある方向に広がっている。従って、例えばθ＝４５°の場合、配線基板領域内に、所定のスルーホール１２やクリアランス１４が収まらない場合がある。

実施例３では、ビルドアップ層２２のスルーホール１１の差動ペアの中心を結ぶ仮想線５０を、実施例１及び実施例２の状態から傾けて配置する構成について説明する。

図１６に、実施例３に係る多層配線基板の上面図を示す。実施例３に係る多層配線基板では、コア層２３に形成されたスルーホール１２の差動ペアの中心を結ぶ仮想線４０を、信号伝播方向に平行になるように配置し、ビルドアップ層２２のスルーホール１１の差動ペアの中心を結ぶ仮想線５０を、信号伝播方向に垂直でかつ多層配線基板の主面に対して水平な線に対して傾けて配置している。なお、図１６に示す例では、仮想線４０と仮想線５０とのなす角度θを４５°とした場合を示している。

これにより、実施例３に係る多層配線基板では、コア層２３において、信号伝播方向に垂直な方向のクリアランス幅（Ｗｃｌｒ）が狭い幅となる。このため、実施例２の構成（図１５参照）と比較して、コア層２３において、Ｒｘ２のＧＮＤパターンの幅が確保される。また、ビルドアップ層２２のスルーホール１１の差動ペアを傾けて配置しているため、差動配線２０は、これらのスルーホール１１と接続するために、クリアランス１４に対して斜めに配線される。従って、差動配線２０が、コア層２３のクリアランス１４と、その最長幅で重なっている実施例１の構成（図１４参照）と比較して、クリアランス上に配線される線路の配線長（Ｌｃｌｒ）が短くなる。

図９に、ＡＣＣモジュール１００の構成を示す。ＡＣＣモジュール１００は、複数の差動配線２０を１つに束ねたケーブル１９を有しており、ケーブル１９の両端には、差動伝送モジュールであるＱＳＦＰコネクタ１７が接続されている。具体的には、例えば、ケーブル１９は、送信用の差動配線２０の４本と、受信用の差動配線２０の４本の、合計８本の差動配線２０が束ねられて構成されており、その両端に、幅Ｗ_１約１８ｍｍのＱＳＦＰコネクタ１７が接続されて、双方向通信可能に構成されている。

ＱＳＦＰコネクタ１７の内部には、パドル基板１５が設けられており、パドル基板１５の一方の面に、差動配線２０で生じる損失を補償する回路を有する等化素子１６が実装されている。パドル基板１５として、実施例１に係る多層配線基板を適用する。なお、パドル基板１５としては、実施例１の多層配線基板に限られず、実施例２又は実施例３に係る多層配線基板を適用してもよい。

パドル基板１５の一側辺には、ケーブル１９が接続されており、この辺と対向する辺に、カードエッジパターン２４が設けられている。カードエッジパターン２４は、カードエッジコネクタ１８に挿入されて、ＱＳＦＰコネクタ１７と外部装置とを接続する。ケーブル１９とカードエッジパターン２４の間は、高速信号配線である差動配線２０で接続されており、差動配線２０の途中に等化素子１６がフリップチップ実装されている。図９に示す例では、受信用の差動配線２０の途中に、等化素子１６が実装されている。ＱＳＦＰコネクタ１７の強度及びカードエッジコネクタ１８とのラッチ機構を考慮すると、一般には、パドル基板の幅Ｗ_２（図１０参照）は概ね１４ｍｍ程度である。

なお、図９に示す幅Ｗ_１は、上記したように、ＱＳＦＰコネクタ１７における、ケーブル１９と接続される辺又はこれと対向する辺の幅であり、幅Ｗ_２は、パドル基板１５における、カードエッジパターン２４が設けられている辺又はこれと対向する辺の幅である。

また、受信とは、ケーブル１９から、カードエッジコネクタ１８を有する外部装置側の方向への信号伝送であり、送信とは、カードエッジコネクタ１８を有する外部装置から、ケーブル１９側の方向への信号伝送である。

図１０に、図９に示すＱＳＦＰコネクタ１７の高速信号ピン（高速Ｉ／Ｏピン）の配置図を示す。ＱＳＦＰコネクタ１７において、Ｔｘ側（送信側）とＲｘ側（受信側）とは、信号振幅が互いに異なるため、クロストークが問題となり、高速信号の容量結合や電源ノイズの回り込みを抑える必要がある。このため、図１０に示すように、Ｔｘ側とＲｘ側とでＧＮＤを分離配置している。このように、ＧＮＤを分離配置しているため、コネクタサイズ等を考慮すると、高速Ｉ／Ｏピンをパドル基板１５の片面のみに配置することは困難である。従って、図１０に示すように、高速Ｉ／Ｏピンは、パドル基板１５の表面側（Ｒｘ２，Ｒｘ４）と裏面側（Ｒｘ１，Ｒｘ３）の両面に配置される。また、ケーブル１９側においてもスペースには限りがあるため、表面側（Ｒｘ２，Ｒｘ４）と裏面側（Ｒｘ１，Ｒｘ３）とは、カードエッジコネクタ１８と同じピン配置としている。

図１１に、図９に示す等化素子１６のチップの概要を示す。等化素子１６は、高速信号配線である差動配線４本の等化回路が、１チップに集積されている。従って、例えば等化素子１６をパドル基板１５の表面に実装した場合には、パドル基板１５の裏面側のピン（Ｒｘ１，Ｒｘ３）の差動配線を、パドル基板１５の裏面側から表面側に接続する必要がある。

なお、図１１において、１６１−１は、Ｒｘ１の等化素子であり、１６１−２は、Ｒｘ２の等化素子であり、１６１−３は、Ｒｘ３の等化素子であり、１６１−４は、Ｒｘ４の等化素子である。また、図１１において、１６２は電源パッドであり、１６３はＧＮＤパッドであり、１６４は高速信号パッドであり、１６５は制御信号パッドである。

図１２に、図９に示すＡＣＣモジュールにおいて、表面側にピン（Ｒｘ２，Ｒｘ４）を有する差動配線の配線構造を示す。図１２に示すように、ケーブル１９を伝送された信号は、表面配線２０Ａである差動配線Ｒｘ２，Ｒｘ４に伝送され、等化素子１６に入力されて波形整形された後、表面配線２０Ａを伝送されて、カードエッジコネクタ１８に出力される。

図１３に、図９に示すＡＣＣモジュールにおいて、裏面側にピン（Ｒｘ１，Ｒｘ３）を有する差動配線の配線構造を示す。図１３に示すように、ケーブル１９を伝送された信号は、差動配線Ｒｘ１，Ｒｘ３の裏面配線２０Ｂに伝送された後、スルーホール１２１にて表面配線２０Ａに伝送される。表層配線２０Ａに伝送された信号は、等化素子１６に入力されて波形整形された後、表面配線２０Ａに出力され、再びスルーホール１２１にて裏面配線２０Ｂに伝送された後、カードエッジコネクタ１８に出力される。

上記したように、パドル基板１５として、基板内部にスルーホールを設けた多層配線基板を用いることで、差動配線Ｒｘ１〜Ｒｘ４の伝送損失を、４レーン分を１チップに集積した等化素子１６により補償することができる。

なお、例えば、上記したように、パドル基板１５の幅Ｗ_２が１４ｍｍである場合には、ＧＮＤの分離配置を考慮すると、Ｒｘ側の配線幅は、概ね６ｍｍ程度となる。例えば図１４に示す例では、この６ｍｍ程度の幅内に、スルーホール対２個と、表層配線２本が配設される。

図１７に、ＡＣＣモジュール１００の変形例の構成を示す。実施例５に係るＡＣＣモジュール１００は、受信側の配線路だけでなく、送信側の配線路にも等化素子１６を実装したＱＳＦＰコネクタ１７を用いている。図１７に示すＡＣＣモジュール１００は、等化素子１６により、送信側、受信側の双方で、伝送損失を補償する等化を行うことが可能である。図１７においても、１つのチップで、差動配線４本分の等化を行う回路が集積した等化素子１６を用いている。

図１９に、ＡＣＣモジュールとＤＡＣモジュールとの、ＬＳＩ端での周波数特性の比較結果を示す。図１８Ａ及び図１８Ｂに、図１９において比較対照を行ったＤＡＣモジュール及びＡＣＣモジュールの構成を示す。なお、図１９では、ＤＡＣモジュールとＡＣＣモジュールとが、ケーブル１９において同じ長さのケーブル長を有する場合を想定した結果を示している。

図１８Ｂに示すＡＣＣモジュールは、Ｐ配線とＮ配線とで構成される差動配線２０を複数本束ねて構成したケーブル１９と、ケーブル１９の両端に設けられたＱＳＦＰコネクタ１７、１７とを有している。ＡＣＣモジュールのＱＳＦＰコネクタ１７、１７は、パドル基板を有しており、その表面に、等化素子１６が実装されている。

ＬＳＩの内部には、不図示の基板が実装されており、この基板にＱＳＦＰコネクタ１７、１７を受けるコネクタが配置されている。なお、図１８Ｂに示す例では、ケーブル１９内に、送信用４本、受信用４本、合計８本の差動配線２０が束ねられており、これらの組み合わせで双方向通信が行われる。

図１８Ａに、図１９の検証に用いたＤＡＣモジュールの基本構成を示す。ＤＡＣモジュールは、ＱＳＦＰコネクタ１７、１７に等化素子１６を実装していない点以外は、図１８Ｂに示すＡＣＣと同じ構成である。

図１９に示すように、ＤＡＣモジュールでは、ケーブル特性そのままを反映した損失がＬＳＩ端で現れるのに対し、ＡＣＣモジュールでは、損失の一部が、等化素子１６により補償される。このため、ＡＣＣモジュールでは、ＤＡＣモジュールと比較して、ＬＳＩ端での損失値が小さくなっている。従って、ＬＳＩとしては、損失の小さいケーブル、換言すれば、ケーブル長が実際より短いケーブルが接続されたような特性を得られる。また、ＬＳＩと等化素子１６の入力換算雑音が同じであると仮定した場合には、受信側のＬＳＩの基板損失分だけ大きい信号振幅を受けることができる。このため、信号/雑音比においても、ＡＣＣの方が有利となり、ケーブル伝送の長距離化に有効である。

図１９に示すように、ＤＡＣモジュールによりＬＳＩを接続する場合には、ＤＡＣの損失と、ＬＳＩに実装されている基板の損失との合計損失を、ＬＳＩにおいて等化する必要がある。このため、ＬＳＩには、これらの合計損失を補償することが可能な等化回路が必要となる。これに対し、ＡＣＣでは、ＱＳＦＰに等化素子１６を実装しているため、ＬＳＩ側に対して大きい損失補償を必要としない。

なお、等化素子１６としては、例えば、ＦＦＥ（Ｆｅｅｄ Ｆｏｒｗａｒｄ Ｅｑｕａｌｉｚｅｒ）、ＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕｌｉｚｅｒ）、ＤＦＥ（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）等の等化回路が実装されたものを用いることができる。

１１、１２…スルーホール、１３、１４…クリアランス、１５…パドル基板、１６、１６１−１〜１６１−４…等化素子、１６２…電源パッド、１６３…ＧＮＤパッド、１６４…高速信号パッド、１６５…制御信号パッド、１７…ＱＳＦＰコネクタ、１８…カードエッジコネクタ、１９…ケーブル、２０…差動配線、２０Ａ…表面配線、２０Ｂ…裏面配線、２０１…Ｎ配線、２０２…Ｐ配線、２２…ビルドアップ層、２３…コア層、２４…カードエッジパターン、３０…ＧＮＤパターン、４０、５０…仮想線、１００…ＡＣＣモジュール、Ｒｘ１〜Ｒｘ４、Ｒｘ２２〜Ｒｘ２４…差動配線、Ｗｐ…差動ペアの間隔、Ｗｃ…クリアランス幅、Ｗｌ…高速配線幅

Claims (6)

1. 第一の層と、前記第一の層より厚い第二の層とがそれぞれ接地導体を有して積層されてなり、第一配線及び第二配線で構成される差動配線を備えた多層配線基板であって、
   前記第一の層及び前記第二の層に形成され、前記多層配線基板の一方の面に配置された前記第一配線及び前記第二配線と、前記多層配線基板の他方の面に配置された前記第一配線及び前記第二配線とを、それぞれ電気的に接続する一対のスルーホールと、
   前記接地導体と前記スルーホールとを絶縁するクリアランスと、を有し、
   前記第二の層に形成された前記一対のスルーホールは、互いの中心を結ぶ仮想線を、前記差動配線の信号伝播方向に垂直な線に対して傾けて配置されていることを特徴とする多層配線基板。
2. 前記第二の層に形成された前記一対のスルーホールは、互いの中心を結ぶ仮想線が、前記差動配線の信号伝播方向に平行に配置されていることを特徴とする請求項１に記載の多層配線基板。
3. 前記第二の層に形成された前記一対のスルーホールは、互いの中心を結ぶ仮想線と、前記差動配線の信号伝播方向に垂直な線とのなす角度θが、４５°＜θ＜９０°となるように配置されていることを特徴とする請求項１に記載の多層配線基板。
4. 前記第一の層に形成された前記一対のスルーホールは、互いの中心を結ぶ仮想線が、前記差動配線の信号伝播方向に垂直に配置されていることを特徴とする請求項１に記載の多層配線基板。
5. 前記第一の層に形成された前記一対のスルーホールは、互いの中心を結ぶ仮想線を、前記差動配線の信号伝播方向に垂直な線に対して傾けて配置されていることを特徴とする請求項２に記載の多層配線基板。
6. 第一の層と、前記第一の層より厚い第二の層とがそれぞれ接地導体を有して積層されてなり、第一配線及び第二配線で構成される差動配線を備えた多層配線基板と、
   前記多層配線基板の前記差動配線上に搭載され、前記差動配線で生じる損失を補償する回路を有する等化素子とを備えた差動伝送モジュールであって、
   前記多層配線基板は、前記第一の層及び前記第二の層に形成され、前記多層配線基板の一方の面に配置された前記第一配線及び前記第二配線と、前記多層配線基板の他方の面に配置された前記第一配線及び前記第二配線とを、それぞれ電気的に接続する一対のスルーホールと、
   前記接地導体と前記スルーホールとを絶縁するクリアランスと、を有し、
   前記第二の層に形成された前記一対のスルーホールは、互いの中心を結ぶ仮想線を、前記差動配線の信号伝播方向に垂直な線に対して傾けて配置されていることを特徴とする差動伝送モジュール。

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