JP2016506063A - 高速データ伝送用の電気リード線を接続するための電気接続インタフェース - Google Patents

Abstract

本発明は、高速データ伝送用の電気リード線を接続するための電気接続インタフェースに関する。この電気接続インタフェースは、少なくとも１つの第２の導電リード線（１０４、１０４’）に接続されたインタフェース領域を有する少なくとも１つの第１の導電リード線（１０２、１０２’）と、少なくとも１つの第１の接地面層（１０６、１０６’）とを担持する第１の基板を備える。第２の基板は、前記少なくとも１つの第１の導電リード線に接続されたインタフェース領域を有する少なくとも１つの第２の導電リード線と、少なくとも１つの第２の接地面層（１０８、１０８’）とを担持する。導電リード線は上記した複数の基板の隣接面に配置される。接地面層（１０６、１０６’；１０８、１０８’）は、それぞれの導電リード線から電気的に絶縁され、少なくとも部分的に互いに重なるように配置される。【選択図】 図１

Description

本発明は、高速データ伝送用の電気リード線を接続するための電気接続インタフェースに関する。本発明は特に、基板間相互接続（board-to-board interconnects）に着目する。

最近開発された通信システムにおけるデータ速度は例えばデータ伝送速度が２５Ｇｂｐｓと高速であるため、例えば信号線間のクロストーク低減等の信号品位（signal integrity）が大きな関心事となっている。

相互接続システムが歪みなく信号を搬送することが理想的である。１つのタイプの歪みはクロストークと呼ばれる。クロストークは、１つの信号が別の信号線に望ましくない信号を発生させるときに起きる。一般に、クロストークは、信号線間の電磁結合によって引き起こされる。したがって、クロストークは、高速高密度相互接続システムにとって特に大きな問題である。信号線が互いに近付くとき、または信号線の搬送信号が高周波であるときに電磁結合が増加する。このような条件はいずれも、高速高密度相互接続システムに存在する。コネクタの不連続が、しばしばクロストークの問題を悪化させる。クロストークの影響を低減させるために、接続システム内のコネクタにシールドを挿入することが知られている。

さらに、情報を送るために差動信号を使用することが知られている。１つの差動信号が２つの導体上で搬送され、信号は導体間の電気レベルの差として表される。一般に導体に当たる漂遊信号が両導体上のレベルを変化させるが、レベルの差を変更しないため、差動信号はシングルエンド信号よりもクロストークに対する耐性が高い。

そのため、従来の高速伝送アセンブリは、各差動信号を搬送するための対の電線を有する別の基板に接続される基板として、回路基板を使用する。第１のプリント回路基板は、その表面の少なくとも１つにトレースおよびパッドを有し、特定のコンタクトパッドが、第２のプリント回路基板の相手側コンタクトパッドにはんだ付けされることによって接触される。トレースは、第１のプリント回路基板および第２のプリント回路基板のそれぞれを横切って電気信号を伝送する。

第１のプリント回路基板から第２のプリント回路基板への移行は、当然、高速のデータ速度を同様に処理できる必要がある。さらに、その相互接続がスモールフォームファクタであることに起因して、隣接する対の線、またはさらに離れた対の線の間のクロストークが重要なパラメータとなる。一般的に、信号歪みに対して線をシールドするために接地面層（ground plane layers）が使用される。

しかしながら、２つのプリント回路基板がはんだ付けされる電気接続インタフェースでは、信号反射による信号歪みを避けるために、インピーダンス補償を使用しなければならない。したがって、従来の電気接続インタフェースは、トレースの導電パッドが互いにはんだ付けされる特定の領域において、内部接地層（internal ground layers）を不要にする。第１のプリント回路基板および第２のプリント回路基板の接地面層間の電気接続は、接地面の自由間隙（free gap）にわたって延びる接地間相互接続リード線（ground-to-ground interconnecting leads）を設けることによって確立される。このような基板間相互接続のサイズはかなり重要であり、はんだボール間に最小２００μｍの間隔を可能にし、かつはんだボール幅を２００μｍに制限する現在のリフローはんだ付け技術を考慮すると、差動信号対について一般に１２００μｍであり得る。

しかしながら、これによって、信号線間のクロストークおよび信号品位を低下させる他の影響が十分効果的に解消されることはなくなる。

したがって、本発明の基礎となる目的は、スモールフォームファクタおよび費用効果の高い構成を維持しつつ、信号品位およびクロストーク低減に関して高速の基板間接続インタフェースを改良することである。この目的は、独立請求項の主題により解決される。本発明の接続インタフェース要素の有利な発展は、従属請求項の主題である。

本発明は、相互接続されなければならない２つの回路基板の接地面層を、特に電気接続インタフェースの領域で少なくとも部分的に互いに重なるように配置することにより、短いストリップ線を介して差動信号対を平滑に移行させることができるという知見に基づく。相互接続性能を向上させることができ、接地間相互接続の数を減らすことができることにより、相互接続全体のサイズも低減させることができる。

特に、本発明による高速データ伝送用の電気リード線を接続するための電気接続インタフェースは、少なくとも１つの第１の導電リード線を担持する第１の基板を備える。第１の導電リード線は、少なくとも１つの第２の導電リード線に接続されたインタフェース領域を有する。第１の基板は、少なくとも１つの第１の接地面層をさらに備える。第２の基板は、少なくとも１つの第２の導電リード線、および少なくとも１つの第２の接地面層を担持する。

第１の導電リード線および第２の導電リード線は、第１の基板および第２の基板のそれぞれの隣接面に配置される。少なくとも１つの第１の接地面層は、少なくとも１つの第１の導電層から電気的に絶縁されるように配置され、第２の接地面層は、少なくとも１つの第２の導電リード線から電気的に絶縁される。第１の接地面層および第２の接地面層は、少なくとも部分的に互いに重なるように配置される。

いわゆるＥ／Ｏエンジン（電気光学エンジン）回路をさらなる回路キャリアに接続する場合、プリント回路基板とこのようなＥ／Ｏエンジン回路キャリアとの重なりについての極めて特定の値のみがすべての決定的な特性において十分な結果をもたらすことが、発明者らにより認識されている。
特に、信号品位の性能、すなわち、差動モードおよび共通モードのリターンロスならびにクロストークおよびモード変換が十分に高くなければならない。他方、Ｅ／Ｏエンジン、特にＩＣおよび光電子部品ならびに必要な熱伝導材料のための十分な空間が残されているべきである。０．５〜０．８ｍｍの範囲の重なり距離ｄが最良の結果をもたらすことが示され得る。

有利な実施形態によれば、第１の接地面層および第２の接地面層の少なくとも一方に、少なくとも１つの間隙が設けられる。このような間隙を２つの基板上の第１の導電リード線および第２の導電リード線の間の移行インタフェースに隣接する領域に設けて、その周辺領域に接地層の幅狭ストリップのみを残すことにより、クロストークがモード変換レベルに伴って低減する。同時に、インタフェースでの差動インピーダンスが無視できる程度の影響しか受けないため、２つの回路基板間の移行の電気性能が維持される。

特に、導電リード線に沿った方向で測定すると、少なくとも１つのプリント回路基板の縁の接地ストリップは、インタフェース領域の寸法の１０パーセント未満の寸法を有する。これにより、第１のリード線と第２のリード線とのインピーダンス整合への影響が確実に非常に小さくなる。

さらに、複数の電気リード線およびしたがって複数の間隙を設けるときに、これらを接地ウエブによって互いに分離させることができる。共通モードインピーダンスおよびモード変換をさらに向上させるために、追加の接地ウエブを形成するさらなる導線ストリップを、接続された対の信号線を覆う間隙に導入して、１対の電気リード線の個々のリード線が互いに分離されるようにすることができる。

パッドの領域よりも小さい幅を有する導電リード線の部位に隣接するテーパ領域を有するように、この分離接地ウエブを設計することにより、自己インダクタンスを低減させることができる。他方、当然、電気リード線も、対の導電リード線ごとに１つの共通の間隙付近に位置するように配置することができる。

本発明は、プリント回路基板（ＰＣＢ）、フレキシブルプリント回路（ＦＰＣ）、セラミック回路キャリア、または他の適切な基板等のあらゆる種類の回路キャリアを相互接続するために有利に使用することができる。接続される第１の基板および第２の基板は、同一の種類であっても異なる種類であってもよい。接地面層を、これらの回路キャリアの表面内または表面上の構造化銅層（structured copper layer）によって形成することができる。

本発明によれば、第１の接地面層および第２の接地面層は、重なり部位に配置された少なくとも１つの接点によって互いに電気的に接続される。これは、３次元での直接の接触が行われ、信号リード線の部位内へ延びる追加のリード線を設ける必要がないことを意味する。この少なくとも１つの接点は、インタフェース領域に隣接して位置していても、インタフェース領域から離れて位置していてもよい。
特定の位置の選択は、サイズまたは信号品位によって課される制限により左右される。例えば、共通モードインピーダンス、モード変換、およびクロストークが極めて重要なシステムでは、いわゆるＧＳＳＧ構成が形成されるように、接点を信号リード線のコンタクトパッド間に位置させることができる。これは、２対の信号線が、接地接点により、隣接する信号線から常に分離されることを意味する。しかしながら、より厳密なサイズ制約を満たすために、ＧＳＳＳＳＧ構成を設けてもよい。

本発明のいくつかの実施形態を示すために、添付図面が明細書に組み込まれ、明細書の一部を構成する。これらの図面は、記述と共に本発明の原理を説明する役割を果たす。図面は、本発明がどのように構成され使用され得るかについての好ましい例および代替例を示すためのものに過ぎず、本発明が図示され記載された実施形態のみに限定されるものと解釈すべきではない。
さらに、実施形態のいくつかの態様が、個々に、または異なる組合せで本発明による解決法を形成することができる。さらなる特徴および利点が、添付図面に示す本発明の種々の実施形態についての以下のより詳細な説明から明らかになろう。図中、同一の参照符号は同一の要素を示す。

本発明の第１の実施形態による電気接続インタフェースの一部の斜視図である。 本発明の第２の実施形態による電気接続インタフェースの一部の斜視図である。 本発明の第３の実施形態による電気接続インタフェースの一部の斜視図である。 図１の実施形態についての、公称インピーダンス９０Ωでの１５ｐｓ２０％〜８０％の立ち上がり時間に関する第１の信号リード線側からの差動モードインピーダンスプロファイルを示す図である。 図４のインピーダンスプロファイルに対応するリターンロスを示す図である。 図１の実施形態についての、公称インピーダンス２２．５Ωでの１５ｐｓ２０％〜８０％の立ち上がり時間に関する第１の信号リード線側からの共通モードインピーダンスプロファイルを示す図である。 図６のインピーダンスプロファイルに対応するリターンロスを示す図である。 図１の実施形態についての近端クロストークおよび遠端クロストークを示す図である。 図１に示す相互接続についてのモード変換を示す図である。 図３に示す実施形態についての、公称インピーダンス９０Ωでの１５ｐｓ２０％〜８０％の立ち上がり時間に関する第１の信号リード線側からの差動モードインピーダンスプロファイルを示す図である。 図１０のインピーダンスプロファイルに対応するリターンロスを示す図である。 図３に示す実施形態についての、公称インピーダンス２２．５Ωでの１５ｐｓ２０％〜８０％の立ち上がり時間に関する第１の信号リード線側からの共通モードインピーダンスプロファイルを示す図である。 図１２のインピーダンスプロファイルに対応するリターンロスを示す図である。 図３に示す相互接続についての近端クロストークおよび遠端クロストークを示す図である。 図３に示す相互接続についてのモード変換を示す図である。 さらなる有利な実施形態による電気接続インタフェースの上面図である。 図１６に示す実施形態についての、１５ｐｓ２０％〜８０％の立ち上がり時間および公称インピーダンス９０Ωに関するＦＰＣ側からの差動モードインピーダンスプロファイルを示す図である。 図１７のインピーダンスプロファイルに対応するリターンロスを示す図である。 図１６に示す実施形態についての、１５ｐｓ２０％〜８０％の立ち上がり時間および公称インピーダンス２２．５Ωに関するＦＰＣ側からの共通モードインピーダンスプロファイルを示す図である。 図１９のインピーダンスプロファイルに対応するリターンロスを示す図である。 図１６に示す相互接続についての近端クロストークおよび遠端クロストークを示す図である。 図１６に示す実施形態による相互接続についてのモード変換を示す図である。 ＧＳＳＳＧ構成のＥ／Ｏエンジンチップの配置図である。 図２３の概略詳細図である。 ＧＳＳＧ構成を有する別のＥ／Ｏエンジンチップの配置図である。

以下で、図１を参照して、本発明による電気接続インタフェース１００の第１の有利な実施形態を示す。

図１では、本発明の要旨を明確にするために、金属部分、すなわち信号リード線および接地面層のみが示される。しかしながら、当然、絶縁層も存在し、さらに、図示した金属層は導電層のみである必要はない。例えば、各プリント回路基板が、埋め込まれた能動部品および受動部品を含むことができる。さらに、３つ以上の回路基板を積み重ねて、２つ以上の電気接続インタフェース１００によってこれらを相互接続することもできる。

図１に示す本発明の基本的な実施形態によれば、２つのプリント回路基板（ＰＣＢ）を接続するために電気接続インタフェース１００が使用される。第１の基板（図示せず）は２対の第１の導電リード線を担持する。第２のＰＣＢ（図示せず）の基板上には、第２の導電リード線１０４が設けられる。図示したリード線の数は、当然、特定の例を示すことを意図しているに過ぎない。当然、他の所望の数の導電リード線も可能である。

図１に示すように、第１のＰＣＢ上に、第１の接地面層１０６が配置される。対向する第２のＰＣＢ上には、第２の接地面層１０８が設けられる。これらの接地面層の各々は、プリント回路基板内に位置していても、それぞれの導電リード線１０２、１０４が配置された表面に対向する表面に位置決めされていてもよい。

本発明によれば、接地面層１０６、１０８は、電気接続インタフェース１００の部位で、距離ｄで示すように重なる。５００μｍ×２００μｍ×８０μｍのはんだボールサイズを仮定すると、距離ｄは約１ｍｍであり得る。各第１の導電リード線１０２は、はんだボール１１０によって、対応する第２の導電リード線１０４に接続される。
しかしながら、本発明により２つの接地面層１０６、１０８の重なりを設けるときに、当然、圧入ピン等の他の導電接続技法を、信号リード線の接続のために使用してもよい。はんだ接続を確立するために、第１の導電リード線１０２および第２の導電リード線１０４の各々がインタフェース領域にはんだパッド構造を有する。

図示した実施形態では、各差動対のはんだパッドに隣接して、間隙１１２が第１の接地面層１０６に設けられる。アンチパッドと呼ばれることもあるこれらの間隙は、伝送線の差動インピーダンスプロファイルを調整するために有利に設けられる。図１では、２対の第１の導電リード線１０２および第２の導電リード線１０４のみが示される。しかしながら、当然、さらに多くのリード線が平行に存在していてもよい。
図１では、第１の接地面層１０６と第２の接地面層１０８との電気接続が、接続点１１４により概略的に示される。例えば、第１の接地面層と第２の接地面層との接続点１１４として、ソリッド接地相互接続が、４つの信号パッド差動対ごとに設けられていてもよい。はんだボール１１０は５００μｍ×２００μｍ×８０μｍの寸法を有することができる。

さらに、各対の第１の導電リード線１０２における２本のリード線は、２００μｍ離れることができるが、隣接する対は例えば３５０μｍ離れる。第１の導電リード線１０２および第２の導電リード線１０４は、例えばそれぞれ１１ｍｍおよび３ｍｍの全長を有することができる。

図１に示すように、各間隙１１２は、第２の接地面層１０８に設けられた接地ウエブ１１６によって隣接する間隙から分離される。さらに、クロストーク抑制ストリップ１１８が第２の接地面層１０８の縁に形成される。この特定の設計を使用することにより、二重の効果が得られる。すなわち、第１に、第２の接地層１０８の一部が相互接続部位に存在したままであるため、ＥＳＤシールドに等しい効果をもたらす。他方、必要なインピーダンス整合を達成して信号反射を避けるために、第１の電気リード線１０２および第２の電気リード線１０４が互いに接続される領域に、カットアウトが存在する。したがって、不変の（またはわずかにのみ異なる）差動インピーダンスを維持しながら、クロストーク成分をブロックすることができる。

図１では、第２の接地面層１０８のみに間隙１１２が設けられる。しかしながら、当然、加えてまたはあるいは、このような間隙を第１の接地面層１０６に設けてもよい。

図２は、本発明による電気接続インタフェース１００の第２の有利な実施形態を示す。本実施形態によれば、第２の接地面層１０８は、図１の間隙１１２の各々が追加の接地ウエブ１２０によって２つの間隙１１２ａ、１１２ｂに分割されるように修正される。導電線のこのような短いストリップを２つの信号パッド間の間隙１１２の中央に挿入することにより、共通モードインピーダンスおよびモード変換をさらに向上させることができる。特に、トレース１０４が出てはんだパッドにまで広がるトレース１０４の領域で、追加の接地ウエブ１２０が幅広になる。このようなテーパ領域１２２により、自己インダクタンスが低減するため、信号品位が向上する。

図２の配置により、第１の接地面層１０６と第２の接地面層１０８との接続は、ＧＳＳＳＳＧ構成で行われてもＧＳＳＧ構成で行われてもよい。２つの接地面層間の接続点１１４がより少ない第１の構成は、必要な空間を考慮すると利点があるが、共通モードインピーダンス、モード変換、およびクロストークが極めて重要である場合には、より多くの接続点を設けることがより有利である。

特に、図３は、接続点１１４が２つの信号パッド差動対ごとの間に設けられた、より頑強なＧＳＳＧ構成を示す。

図４〜図９は、図１による配置の実際の性能を示す。特に、図４は、公称インピーダンス９０Ωでの１５ｐｓ２０％〜８０％の立ち上がり時間に関する、第１の導電リード線１０２側からの差動モードインピーダンスプロファイルを示す。図４のインピーダンスプロファイルに対応するリターンロスが図５に示される。

リターンロスとは、時間領域インピーダンスプロファイルに類似の周波数領域パラメータである。リターンロス（ＲＬ）は、伝送路におけるインピーダンス不整合の結果、ソースに向かって反射されて戻る信号エネルギーの量として定義される。

さらに、図６は、図１の実施形態についての、公称インピーダンス２２．５Ωでの１５ｐｓ２０％〜８０％の立ち上がり時間に関する第１の信号リード線側からの共通モードインピーダンスプロファイルを示す。図７は、図６のインピーダンスプロファイルに対応するリターンロスを示す。

前述したように、クロストークはしばしば、高速用途用の相互接続を選択するときに考慮すべき重要なパラメータとなる。クロストークは、隣接する信号線の望ましくない結合によって生じるノイズとして定義することができる。クロストークは、信号を搬送する導体間の誘導結合および容量結合によって２つの信号が互いに部分的に重畳されるときに起きる。クロストークは、所望の信号の歪みおよび劣化を生じさせ得る。高速システムには、懸念となる２つのタイプのクロストーク、すなわち近端クロストーク（ＮＥＸＴ）、および遠端クロストーク（ＦＥＸＴ）がある。ＮＥＸＴは信号経路の送信端でのクロストークのレベルの評価基準であり、ＦＥＸＴは信号経路の受信端でのクロストークの評価基準である。

図８は、図１の実施形態についての近端クロストークおよび遠端クロストークを示し、図９は、図１に示した相互接続についてのモード変換を示す。これらの図では、ＭＳ１およびＭＳ２が、第１の導電リード線および第２の導電リード線をそれぞれ示す。図１の実施形態について、挿入損失とクロストークとの割合は、１４ＧＨｚで約４７ｄＢおよび３５ＧＨｚで３０ｄＢである。当業者に公知であるように、３０ｄＢの値は一般的なトランシーバダイナミックレンジに対応する。

図３による配置の性能が、図１０〜図１５の測定曲線に示される。すなわち、図１０は、図３２に示す実施形態についての、公称インピーダンス９０Ωでの１５ｐｓ２０％〜８０％の立ち上がり時間に関する第１の信号リード線側からの差動モードインピーダンスプロファイルを示す。図１１は、図１０のインピーダンスプロファイルに対応するリターンロスを示す。

さらに、図１２は、図３の実施形態についての、公称インピーダンス２２．５Ωでの１５ｐｓ２０％〜８０％の立ち上がり時間に関する第１の信号リード線側からの共通モードインピーダンスプロファイルを示す。図１３は、図１２のインピーダンスプロファイルに対応するリターンロスを示す。

図１４は、図３に示した相互接続についての近端クロストークおよび遠端クロストークを示す。図１５は、図３に示した相互接続についてのモード変換を示す。図３による配置に関し、挿入損失とクロストークとの割合は、１４ＧＨｚで約４７ｄＢおよび４０ＧＨｚを超える周波数について３０ｄＢである。

図１６は、本発明のさらなる有利な実施形態の上面図である。

再び、第１のプリント回路基板が第２の基板に接続されるが、この第２の基板は、図１〜図３の前の実施形態とは対照的に、フレキシブルプリント回路（ＦＰＣ）によって形成される。

図１６では、金属部分、特に、第１の接地面層１０６’および第２の接地面層１０８’ならびに第１の導電リード線１０２’および第２の導電リード線１０４’のそれぞれのみが示される。図１〜図３に示した実施形態と同様に、最適化されたインピーダンス整合を行うために、間隙１１２’が第２の接地面層１０８’に設けられる。
しかしながら、前の実施形態とは対照的に、第１の接地面層１０６’と第２の接地面層１０８’との接続点１１４’は、間隙付近には配置されず、突出フィンガ１２４により形成される離れた位置に配置される。この設計も、はるかに大きい重なり距離ｄ’を示唆する。

この特定の実施形態の利点は、主に、はるかに幅狭の設計を達成できることに見られる。さらに、第２の接地面層１０８’を担持するＦＰＣの機械的安定性がこれにより強化される。図１６による設計は、ＦＰＣとＰＣＢとの相互接続に有利に使用することができ、
このことは２５Ｇｂｐｓの１２チャネル伝送データ速度に、引き続き十分な信号品位をもたらすことができる。

図１６による配置の実際の性能が、図１７〜２３の測定曲線に示される。すなわち、図１７は、図１６に示す実施形態についての、１５ｐｓ２０％〜８０％の立ち上がり時間および公称インピーダンス９０Ωに関するＦＰＣ側からの差動モードインピーダンスプロファイルを示す。図１８は、図１７のインピーダンスプロファイルに対応するリターンロスを示す。

図１９は、図１６の実施形態についての、１５ｐｓ２０％〜８０％の立ち上がり時間および公称インピーダンス２２．５Ωに関するＦＰＣ側からの共通モードインピーダンスプロファイルを示す。図２０は、図１９のインピーダンスプロファイルに対応するリターンロスを示す。

図２１は、図１６に示した相互接続についての近端クロストークおよび遠端クロストークを示す。図２２は、図１６に示した実施形態による相互接続についてのモード変換を示す。図１６による実施形態について、挿入損失とクロストークとの割合は、１４ＧＨｚで約４９ｄＢおよび３３ＧＨｚで３０ｄＢである。

本発明の原理は、電気光学エンジン（Ｅ／Ｏエンジン）、すなわち、電気信号を光学信号に、かつ光学信号を電気信号に変換する変換部品と共に有利に使用することができる。このようなＥ／Ｏエンジンを、一方で光ファイバに、他方で電気リード線に、ならびに電気領域と光学領域との所望の変換を行うための発光素子および受光素子に結合することができる。

徹底した研究から、プリント回路基板とこのようなＥ／Ｏエンジン回路キャリアとの重なりについての非常に特定の値のみがすべての決定的な特性において十分な結果をもたらすことがわかっている。特に、信号品位の性能、すなわち、差動モードおよび共通モードのリターンロスならびにクロストークおよびモード変換が十分に高くなければならない。
他方、Ｅ／Ｏエンジン、特にＩＣおよび光電子部品ならびに必要な熱伝導材料のための十分な空間が残されているべきである。０．５〜０．８ｍｍの範囲の重なり距離ｄが最良の結果をもたらすことが示され得る。

図２３は、プリント回路基板に取り付けられたＥ／Ｏエンジンの配置図の例である。Ｅ／Ｏエンジン回路キャリアが、プリント回路基板の矩形のカットアウト上に取り付けられ、ＰＣＢの縁部１２６が図に破線で示される。図２３の構成では、ＧＳＳＳＧ構成が選択され、これは、３対の差動信号線が１つの接地線によって常に分離されることを意味する。

考慮すべき重要なパラメータは、第１に、参照符号ａで示す差動信号対間の最小距離である。十分な信号品位を確保するために、この距離は少なくとも０．２５ｍｍでなければならない。さらに、２つの接地点間の距離ｂは３．５ｍｍ未満でなければならない。重なり距離ｄに関しては、０．５〜０．８ｍｍの範囲内とすべきであることが示され得る。これらの特定の距離は、図２４に示す図２３の概略的な詳細でも強調して示される。

図２５は、本発明のさらなる実施形態、特に信号対がＧＳＳＧ構成に配置され、２対の信号が１つの接地接続により常に分離されるＥ／Ｏエンジンを示す。図２５に示すように、Ｅ／Ｏエンジン部品１２８は、ドライバ１３０を有する集積回路（ＩＣ）と、垂直キャビティ面発光レーザ（ＶＳＣＥＬ）１３２を備えるＩＣと、トランスインピーダンス増幅器（ＴＩＡ）１３４とを備える。さらに、受光器１３６、特にＰＩＮ受光器が、受信した光学信号を電気信号に変換するために設けられる。

送信差動フロントエンドライン１３８および受信差動フロントエンドライン１４０が、前述したＧＳＳＧ構成に配置される。さらに、ビア１４２が設けられて、追加の金属層を接続する。この特定の例では、Ｅ／Ｏエンジン部品１２８が、例えば９ｍｍ×１０ｍｍの寸法を有する。この特定の適用について、２つの差動信号対間の距離ａは、少なくとも０．２ｍｍでなければならない。さらに、２つの接地接続間の距離ｂは、図２５に示すように、少なくとも２．５ｍｍでなければならない。

本発明を説明する文脈（特に以下の特許請求の範囲の文脈）における用語「ａ」および「ａｎ」および「ｔｈｅ」および同様の指示対象の使用は、本明細書で特記されない限り、または文脈と明らかに矛盾しない限り、単数形および複数形の両方を含むものと解釈されるべきである。用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「有する（ｈａｖｉｎｇ）」「備える（ｉｎｃｌｕｄｉｎｇ）」、および「含む（ｃｏｎｔａｉｎｉｎｇ）」は、特記されない限り、オープンエンドな用語（すなわち、「備えるがこれに限定されない」ことを意味する）と解釈されるべきである。
本明細書において、複数の値の範囲の記載は、特記されない限り、範囲内の各別個の値を個々に指す簡潔な方法としての役割を果たすものであり、各別個の値は、本明細書に個々に記載されているかのように、明細書に組み込まれる。本明細書に記載のすべての方法は、本明細書で特記されない限り、または文脈と明らかに矛盾しない限り、任意の適切な順序で実施することができる。
本明細書に提示されたすべての例または例示的な言い回し（例えば「等の」）の使用は、特に特許請求の範囲に記載されない限り、本発明をより明らかすることを意図しているに過ぎず、本発明の範囲を限定するものではない。本明細書中のいかなる言い回しも、本発明の実施に必須の、特許請求されない要素を示すものと解釈されるべきではない。

100、100' 電気接続インタフェース
102、102' 第1の導電リード線
104、104' 第2の導電リード線
106、106' 第1の接地面層
108、108' 第2の接地面層
110 はんだボール
112、112' 間隙
114、114' 接続点
116 接地ウエブ
118 クロストーク抑制のための接地ストリップ
120 追加の接地ウエブ
122 追加の接地ウエブのテーパ領域
124 突出接触フィンガ
d、d' 重なり距離
126 PCBの縁部
a 2つの信号対間の距離
b 2つの接地点間の距離
128 E/Oエンジン部品
130 ドライバ
132 VCSEL
134 TIA
136 PIN
138 Tx差動線
140 Rx差動線
142 ビア

Claims (15)

1. 高速データ伝送用の電気リード線を接続するための電気接続インタフェース（１００）であって、
   前記電気接続インタフェース（１００）は、
   少なくとも１つの第２の導電リード線（１０４、１０４’）に接続されたインタフェース領域を有する少なくとも１つの第１の導電リード線（１０２、１０２’）と、少なくとも１つの第１の接地面層（１０６、１０６’）とを担持する第１の基板と、
   前記少なくとも１つの第１の導電リード線（１０２、１０２’）に接続されたインタフェース領域を有する前記少なくとも１つの第２の導電リード線（１０４、１０４’）と、少なくとも１つの第２の接地面層（１０８、１０８’）とを担持する第２の基板とを備え、
   前記第１の導電リード線（１０２、１０２’）および前記第２の導電リード線（１０４、１０４’）が、前記第１の基板および前記第２の基板の隣接面に配置され、
   前記少なくとも１つの第１の接地面層（１０６、１０６’）が、前記少なくとも１つの第１の導電リード線（１０２、１０２’）から電気的に絶縁されるように配置され、前記少なくとも１つの第２の接地面層（１０８、１０８’）が、前記少なくとも１つの第２の導電リード線（１０４、１０４’）から電気的に絶縁されるように配置され、
   前記第１の接地面層（１０６、１０６’）および前記第２の接地面層（１０８、１０８’）が、少なくとも部分的に互いに重なるように配置される、電気接続インタフェース（１００）。
2. 前記第１の接地面層（１０６、１０６’）および前記第２の接地面層（１０８、１０８’）の少なくとも一方に、少なくとも１つの間隙（１１２、１１２’）が設けられる、請求項１に記載の電気接続インタフェース。
3. 前記少なくとも１つの間隙（１１２、１１２’）が、前記第１の導電リード線および前記第２の導電リード線の前記インタフェース領域に直接隣接するように配置され寸法決めされ、接地面の金属化（メタライゼーション）が存在しないのに対して、
   前記電気接続インタフェースの外周領域には、少なくとも１つの幅狭の接地ストリップ（１１８）が形成される、請求項２に記載の電気接続インタフェース。
4. 前記導電リード線に沿った方向の前記接地ストリップ（１１８）が、前記インタフェース領域の寸法の１０パーセント未満の寸法を有する、請求項３に記載の電気接続インタフェース。
5. 複数の間隙（１１２、１１２’）が設けられ、各々が、接地ウエブ（１１６）によって隣接する間隙から分離される、請求項１〜４のいずれか一項に記載の電気接続インタフェース。
6. 各基板が少なくとも１対の電気リード線を担持し、
   少なくとも１つの追加の接地ウエブ（１２０）が、１対の電気リード線の個々のリード線を分離させるように配置される、請求項１〜５のいずれか一項に記載の電気接続インタフェース。
7. 前記第１の接地面層（１０６、１０６’）および前記第２の接地面層（１０８、１０８’）が、０．５〜０．８ｍｍの範囲内の重なり距離で、互いに重なるように配置される、請求項１〜６のいずれか一項に記載の電気接続インタフェース。
8. 各基板が少なくとも１対の電気リード線を担持し、前記少なくとも１対の電気リード線が共通の間隙（１１２、１１２’）に隣接するように配置される、請求項１〜７のいずれか一項に記載の電気接続インタフェース。
9. 各第１の導電リード線（１０２、１０２’）のインピーダンスが、各対応する第２の導電リード線（１０４、１０４’）の特性インピーダンスに整合するように調整される、請求項１〜８のいずれか一項に記載の電気接続インタフェース。
10. 前記第１の基板および前記第２の基板が、多層プリント回路基板、ＰＣＢ、フレキシブルプリント回路、ＦＰＣ、またはセラミック回路キャリアの少なくとも１つを含む、請求項１〜９のいずれか一項に記載の電気接続インタフェース。
11. 前記第１の接地面層（１０６、１０６’）および前記第２の接地面層（１０８、１０８’）が、前記ＰＣＢまたは前記ＦＰＣの表面内または表面上の構造化銅層によって形成される、請求項１０に記載の電気接続インタフェース。
12. 前記第１の接地面層（１０６、１０６’）および前記第２の接地面層（１０８、１０８’）が、重なり部位に配置された少なくとも１つの接点（１１４）によって互いに電気的に接続される、請求項１〜１１のいずれか一項に記載の電気接続インタフェース。
13. 前記少なくとも１つの接点（１１４、１１４’）が前記インタフェース領域に隣接して位置し、または、前記少なくとも１つの接点（１１４、１１４’）が前記インタフェース領域から離れて位置する、請求項１２に記載の電気接続インタフェース。
14. 前記少なくとも１つの第１の電気リード線（１０２、１０２’）および前記第２の電気リード線（１０４、１０４’）が、はんだ接続、圧入接続、または接着剤によって互いに接続される、請求項１〜１３のいずれか一項に記載の電気接続インタフェース。
15. 前記第１の接地面層（１０６、１０６’）および前記第２の接地面層（１０８、１０８’）を電気的に接続する接点（１１４、１１４’）が間に配置されないように、少なくとも２対の第１の電気リード線および第２の電気リード線が配置される、請求項１〜１４のいずれか一項に記載の電気接続インタフェース。

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