JP2018139118A - 自律的メモリの方法及びシステム - Google Patents

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Abstract

【課題】コンピュータシステムに対する任意の動作負荷を軽減するために、メモリに対する読出し及び書込みをより効率的にする方法、装置、及びシステムを提供する。
【解決手段】方法は、命令一式を自律的メモリデバイスにおいて受信すること１２０１と、命令一式をメモリデバイスにおいて実行すること１２０５と、命令一式を、命令一式に応答してメモリデバイスから取出した任意のデータと併せて、パケットを生成すること１２０７と、パケットをメモリデバイスから送信すること１２０９と、を含む。
【選択図】図１２

Description

［優先出願］
本出願は、２０１３年１２月２日に出願された米国特許出願第１４／０９４，２７３号に対する優先権の利益を主張し、その全体が本明細書に参考により組み込まれる。
一般にメモリデバイスは、コンピュータまたは他の電子デバイスにおける内部半導体集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、読出専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、及び不揮発性メモリ（例えばフラッシュメモリ）を含む、数多くの異なる種類のメモリが存在する。
いくつかの不揮発性メモリデバイスを組み合わせて、コンピュータシステムにおいて機械的に作動するハードディスクドライブをエミュレートし得るソリッドステートドライブ（ＳＳＤ）を作ることが可能である。ソリッドステートドライブは、可動部品がないので、機械的ハードドライブよりもより速く、より信頼性のあるアクセスを提供可能である。
コンピュータシステムの高性能化に少なくとも一部起因して、メモリ及びソリッドステートドライブの製造業者には、コンピュータシステムの高性能化に遅れをとらないように自社製品のメモリを高性能化するという継続的な圧力がかかり得る。コンピュータシステムに対する任意の動作負荷を軽減するために、メモリに対する読出し及び書込みをより効率的にするという一般的ニーズがある。
上記の課題を解決するために、本発明の方法は、命令一式を自律的メモリデバイスにおいて受信することと、前記命令一式を前記メモリデバイスにおいて実行することと、前記命令一式を、前記命令一式に応答して前記メモリデバイスから取出した任意のデータと併せて、パケットを生成することと、前記パケットを前記メモリデバイスから送信することと、を含むことを特徴とする。
自律的メモリ処理装置の実施形態の機能的ブロック図を例示する。 図１の実施形態による、パケットパーサの実施形態のブロック図を例示する。 図１の実施形態による、プログラムカウンタの実施形態のブロック図を例示する。 図１の実施形態による、命令メモリの実施形態のブロック図を例示する。 図１の実施形態による、デコードロジックの実施形態のブロック図を例示する。 図１の実施形態による、レジスタファイルの実施形態のブロック図を例示する。 図１の実施形態による、実行ユニットの実施形態のブロック図を例示する。 図１の実施形態による、プログラムカウンタ実行ユニットの実施形態のブロック図を例示する。 図１の実施形態による、パーサの実施形態のブロック図を例示する。 図１の実施形態による、パケットジェネレータの実施形態のブロック図を例示する。 図１の実施形態による、命令実行フォーマットの実施形態の図解を例示する。 メモリシステムの実施形態のブロック図を例示する。 自律的メモリデバイスにおける自律的メモリ処理装置の作動の実施形態のフローチャートを例示する。
以下の詳細説明において、本明細書の一部を形成し、例示のために特定の実施形態が示される添付図面を参照する。図面において同じ番号は、いくつかの図を通して実質的に同様の構成要素を説明する。他の実施形態が使用可能であり、そして本開示の範囲から逸脱することなく構造的、論理的、及び電気的変更を行うことが可能である。従って、以下の詳細説明は、限定的な意味で解釈されるべきではない。
本開示は、いかなる１つの種類のメモリにも限定されない。自律的メモリ処理装置は、任意の種類のメモリデバイス、メモリデバイス群、または半導体メモリ、光学メモリ、磁気メモリを含むメモリ技術に対応付けることが可能である。例えば、メモリは、不揮発性（例えばＮＡＮＤフラッシュ、ＮＯＲフラッシュ、相変化メモリ（ＰＣＭ））、または揮発性（例えばＤＲＡＭ、ＳＲＡＭ）を含み得る。
本明細書で使用される場合、ノードは、受信パケットを構文解析するパケットパーサと、ノードからネットワークへ送信されるパケットを生成するパケットジェネレータと、任意のネットワークにノードをインターフェイス接続可能なネットワークポートとを備え得る。ノードはその上、ノードの作動を制御する処理要素と、並びにデータを記憶するメモリとを備え得る。別の実施形態において、ノードは、追加機能のための追加ハードウェア及び／またはソフトウェア／ファームウェアを備え得る。自律的処理装置を有する自律的メモリデバイスは、ノードとみなされ得る。
図１は、自律的メモリ処理装置の実施形態の機能的ブロック図を例示する。このような装置は、メモリ１００に対応付けられ、中央処理装置（ＣＰＵ）ベースのコンピューティングシステムにおけるボトルネックメモリ帯域幅の渋滞を軽減するのに使用され得る。自律的メモリ処理装置は、自律的メモリデバイス内に配置され得る。
自律的メモリ処理装置は、パケットパーサ１０１と、プログラムカウンタ１０７と、命令メモリ１０５と、デコードロジック１０３と、レジスタファイル１０９と、パーサ１１５と、パケットジェネレータ１１１と、１つまたは複数の実行ユニット（ＥＵ）１１３と、ページバッファ１１７とを備え得る。図１の構成要素及び構成は、他の実施形態が他の構成要素及び他の構成を使用することができるので、例示のみを目的とする。
図２は、パケットパーサ１０１のブロック図を例示する。パケットパーサ１０１はネットワークに接続され、ネットワークから（例えば外部ネットワークからメモリ１００へ）のデータパケットを受け入れ得る。パケットパーサ１０１がネットワークからのパケットにおいて受信したプログラムカウント（例えば命令メモリ位置）をプログラムカウンタ１０７にロードできるように、パケットパーサ１０１はプログラムカウンタ１０７の入力にも接続され得る。プログラムカウンタ１０７が現在のプログラムカウント（例えば命令メモリ位置）をパケットパーサ１０１にロードできるように、パケットパーサ１０１はプログラムカウンタ１０７の出力にも接続され得る。パケットパーサ１０１はさらに、ネットワークからのパケットにおいて受信したデータ（例えば命令）を命令メモリ１０５及びレジスタファイル１０９へロードできるように、命令メモリ１０５及びレジスタファイル１０９の入力にも接続され得る。
図３は、プログラムカウンタ１０７のブロック図を例示する。例示のため、プログラムカウンタ１０７は、３２ビットカウンタとして示される。しかしながら、他の実施形態は、他のプログラムカウンタサイズを使用可能である。
プログラムカウンタ１０７は、パケットパーサ１０１と、１つまたは複数の実行ユニット１１３から成る部であり得るプログラムカウンタ実行ユニット（ＰＣＥＵ）１１４とからの入力を有し得る。プログラムカウンタ１０７は、命令メモリ１０５に接続された出力を有し得る。
プログラムカウンタ１０７は、プログラム（例えば実行可能命令）を含み得る命令メモリ１０５における特定の命令位置へアクセスするプログラムカウント値（例えば命令メモリ位置）を含み得る。プログラムカウント値は、パケットパーサ１０１により特定されパケットパーサから受信された、受信パケット内の特定のデータフィールドにより、またはプログラムカウンタ実行ユニット１１４からの計算値により、設定され得る。そしてプログラムカウンタ１０７は、プログラムカウント値（例えば３２ビットレジスタ）を命令メモリ１０５に出力し得る。
図４は、命令メモリ１０５のブロック図を例示する。命令メモリ１０５は、プログラム（例えば実行可能命令）を記憶するいくつかのレジスタを備え得る。パケットパーサ１０１は、命令メモリ１０５の書込ポートに接続され得る。命令メモリ１０５はパケットパーサ１０１により書込可能であり、それによってパケットパーサ１０１により特定される受信パケット内の受信命令は、当該パケットから命令メモリ１０５へロードされ得る。
命令メモリ１０５は、命令メモリ１０５内の特定位置にアクセスするためのアドレスを各自受入可能な２つのアドレスポートを備え得る。１つのアドレスは、プログラムカウンタ１０７から送られ得る。他方のアドレスは、パケットジェネレータ１１１から送られ得る。
１つの動作中に、命令メモリ１０５は、プログラムカウンタ１０７のアドレスが示す位置から、命令（例えばデータポート）を出力し得る。行う演算に関して実行ユニット１１３に指示するために、この命令は実行ユニット１１３により解読及び実行され得る。この命令は、実行ユニット１１３にオペランドを与え、並びに処理のため何のデータを実行ユニット１１３に出力するかに関してレジスタファイル１０９に指示するために、レジスタファイル１０９にインデックスを与え得る。
図５は、デコードロジック１０３のブロック図を例示する。デコードロジック１０３は、実行ユニットデコードロジック５０１と、パーサデコードロジック５０２と、多重分離機能５０３（例えばデマルチプレクサ）とを備え得る。
多重分離機能５０３への入力は、命令メモリ１０５の出力からの命令ストリームに接続され得る。命令ストリーム内の１つまたは複数の制御ビットは、命令ストリーム内の特定命令の行先（例えＥＵデコードロジック５０１、パーサデコードロジック５０２）を選択するのに使用され得る。
命令がＥＵデコードロジック５０１へ送られた場合、ＥＵデコードロジック５０１は、命令を実行ユニット１１３のうちの１つに送るため命令を処理し得る。命令は、何の種類の演算を行うのかに関して、並びに命令の実行中に使用するオペランドを実行ユニット１１３のうちの１つに与えるように、実行ユニット１１３のうちの１つに指示し得る。オペランドは、レジスタファイル１０９のレジスタに対し指標を付け、実行ユニット１１３のうちの１つがデータを処理できるように何のデータを出力するかに関してそのレジスタに指示し得る。
多重分離機能５０３はまた、命令をパーサ１１５に接続されたパーサデコードロジック５０２へ送信し得る。命令はパーサデコードロジック５０２を制御し、今度はパーサデコードロジック５０２が、処理のためにページバッファ１１７の特定セグメントからのデータを実行ユニット１１３のうちの１つへ読込むために、ページバッファ１１７のどのセグメントにアクセスするかパーサに指示する。
図６は、レジスタファイル１０９のブロック図を例示する。レジスタファイル１０９は、パケットパーサ１０１、パケットジェネレータ１１１、実行ユニット１１３のうちの１つまたは複数、及びメモリ読出指示からの入力を備え得る。メモリ読出指示は、パーサ１１５により生成される、メモリ動作が完了したことを示す信号であり得る。レジスタファイル１０９は、パケットジェネレータ１１１、実行ユニット１１３、及びパーサ１１５への出力を備え得る。
レジスタファイル１０９は、実行ユニット１１３による処理が起こっている間に変数を記憶するメモリ（例えば複数のレジスタ）を備え得る。これらの変数は、１つまたは複数の命令に応答してメモリから取得されたデータを含み得る。レジスタファイル１０９は、レジスタに初期条件を設定するためパケットパーサ１０１により書込まれ、パケットジェネレータ１１１により読出され得る。それぞれの実行ユニット１１３は、多重化機能を介してレジスタファイル１０９から引数を受信し得る。パケットジェネレータ１１１への出力は、レジスタファイル１０９のレジスタに記憶されているデータを、ネットワークへ送信するためのパケットにまとめるのに使用され得る。
図７Ａは、一般の実行ユニット１１３（例えば実行ユニット（０−Ｎ））の実施形態のブロック図を例示する一方、図７Ｂは、特にプログラムカウンタ実行ユニット１１４の実施形態のブロック図を例示する。ＰＣＥＵ１１４は、実行ユニット１１３群の一部とみなされ得るが、他の実行ユニット１１３とは異なる構成を有し得る。
特定の自律的メモリ処理装置に、特定の数の実行ユニット１１３が含まれ得る必要はない。１つの装置は単一の実行ユニット１１３を有し得る一方、別の装置は複数（例えば１００個）の実行ユニットを有し得る。
図７Ａは、実行ユニット１１３が４つの演算論理装置（ＡＬＵ）７０１〜７０４を備え得ることを例示する。ＡＬＵ１７０３及びＡＬＵ２７０４の出力は、多重化機能７０６に対する入力であり得る。ＡＬＵ７０３、７０４の出力のうちどちらを選ぶかは、ＣｏｍｐＡＬＵ７０２の出力により決定され得る。ＣｏｍｐＡＬＵ７０２の出力は、多重化機能７０６に対する選択信号として使用され得る。４番目のＡＬＵであるＡＬＵＯｕｔ７０１は、実行ユニット１１３により行われた演算の結果を記憶する場所をレジスタファイル１０９に指示し得る、レジスタファイル１０９に対するレジスタアドレスＲｄとしての出力を有し得る。
下の３つのＡＬＵ７０２〜７０４及び多重化機能７０６は、ｉｆ−ｔｈｅｎ−ｅｌｓｅ演算を行い得る。多重化機能７０６は、ＣｏｍｐＡＬＵ７０２により決定される条件の「ある条件の時」を提供し得る。従って、条件が真である場合、１つのＡＬＵ（例えばＡＬＵ１７０３）の出力がＣｏｍｐＡＬＵ７０２の出力により選択される、それ以外の場合、別のＡＬＵ（例えばＡＬＵ２７０４）の出力がＣｏｍｐＡＬＵ７０２の出力により選択される。
例えば、ＡＬＵ１７０３がオペランド入力のＯＰＥＲＡＮＤ１（Ｒ１）及びＯＰＥＲＡＮＤ２（Ｒ２）とコマンド入力のＯＰＥＲＡＴＯＲ１を有し、ＡＬＵ２７０４がオペランド入力のＯＰＥＲＡＮＤ３（Ｒ３）及びＯＰＥＲＡＮＤ４（Ｒ４）とコマンド入力のＯＰＥＲＡＴＯＲ２を有すると仮定する場合、ｉｆ−ｔｈｅｎ−ｅｌｓｅ文は以下のように表され得、
ｉｆ（条件）
ｔｈｅｎ
Ｏｐｅｒａｎｄ１ ＯＰＥＲＡＴＯＲ１ Ｏｐｅｒａｎｄ２
ｅｌｓｅ
Ｏｐｅｒａｎｄ３ ＯＰＥＲＡＴＯＲ２ Ｏｐｅｒａｎｄ４
ここで「Ｏｐｅｒａｎｄ１ ＯＰＥＲＡＴＯＲ１ Ｏｐｅｒａｎｄ２」はＡＬＵ１７０３により提供され、「Ｏｐｅｒａｎｄ３ ＯＰＥＲＡＴＯＲ２ Ｏｐｅｒａｎｄ４」はＡＬＵ２７０４により提供され、そして「ｉｆ（条件）」はＣｏｍｐＡＬＵ７０２及び多重化機能７０６より提供され得る。
図１０の命令フォーマットに関連して後述されるように、オペランドと演算子は、命令により提供され得るか、命令がどのレジスタにオペランド値が配置されているかを示し得る。例えば、ＯＰＥＲＡＮＤ１（Ｒ１）はレジスタＲ１に配置され、ＯＰＥＲＡＮＤ（Ｒ２）はレジスタＲ２に配置され、ＯＰＥＲＡＮＤ（Ｒ３）はレジスタＲ３に配置され、ＯＰＥＲＡＮＤ（Ｒ４）はレジスタＲ４に配置され得る。
ＡＬＵ１７０３及びＡＬＵ２７０４は、同一の演算または異なる演算を行い得る。言い換えると、ＯＰＥＲＡＴＯＲ１はＯＰＥＲＡＴＯＲ２と同じであり得る、またはＯＰＥＲＡＴＯＲ１はＯＰＥＲＡＴＯＲ２とは異なり得る。
ＡＬＵ Ｏｕｔ７０１は、オペランド入力Ｒ５、及びＲ６（例えばレジスタＲ５、Ｒ６）とコマンド入力ＯＰＥＲＡＴＯＲ３を有し得る。ＡＬＵＯｕｔ７０１がＲ５とＲ６の値に対しコマンドＯＰＥＲＡＴＯＲ３を行うことにより生成される結果Ｒｄは、実行ユニット１１３の結果がどこに記憶されるかを決定する。
ＣｏｍｐＡＬＵ７０２は、オペランド入力Ｒ７、Ｒ８（例えばレジスタＲ７、Ｒ８）とコマンド入力ＯＰＥＲＡＴＯＲ４を有し得る。前述のように、Ｒ７とＲ８の値に対しコマンドＯＰＥＲＡＴＯＲ４を行うことにより得られる結果が、多重化機能１０６の選択を決定する。
前述のＡＬＵ７０１〜７０４におけるコマンド（例えばＯＰＥＲＡＴＯＲ１、ＯＰＥＲＡＴＯＲ２、ＯＰＥＲＡＴＯＲ３、ＯＰＥＲＡＴＯＲ４）として使用され得る一般演算には、加算、減算、論理ＡＮＤ、論理ＯＲ、論理ＮＯＴ、論理ＮＯＲ、〜と等しい、〜以下、〜未満、〜以外、〜以上、または〜より大きいが含まれ得る。これらの演算は、他の実施形態が他の演算を使用可能であるので、例示のみを目的とする。
図７Ｂは、プログラムカウンタ実行ユニット（ＰＣＥＵ）１１４の構成を例示する。この構成は、実行ユニット０〜ｎ１１３と同様であり得るが、ＡＬＵＯｕｔ７０１を有さない。ＰＣＥＵ１１４はプログラムカウンタ１０７に対する新たなアドレスを特定することを専門とし、ＰＣＥＵ１１４の演算の結果を記憶する場所はプログラムカウンタ１０７であるため、ＡＬＵＯｕｔ７０１は含まれない。
ＰＣＥＵ１１４は、オペランド入力Ｒ９、Ｒ１０とコマンド入力ＯＰＥＲＡＴＯＲ５を有するＣｏｍｐＡＬＵ７１０を備え得る。ＡＬＵ１７１１は、オペランド入力Ｒ１１、Ｒ１２とコマンド入力ＯＰＥＲＡＴＯＲ６を含み得る。ＡＬＵ２７１２は、オペランド入力Ｒ１３、Ｒ１４とコマンド入力ＯＰＥＲＡＴＯＲ７を含み得る。
ＡＬＵ１７１１及びＡＬＵ２７１２の出力は、多重化機能７１４に対する入力であり得る。ＣｏｍｐＡＬＵ７１０の出力は、多重化機能７１４に対する選択信号を提供し得る。従って、前述の実行ユニット１１３の場合と同様に、ＰＣＥＵ１１４は、ＣｏｍｐＡＬＵ７１０により決定される条件の「ある条件の時」を多重化機能７１４が提供する、ｉｆ−ｔｈｅｎ−ｅｌｓｅ文を提供し得る。従って、条件が真である場合、１つのＡＬＵ（例えばＡＬＵ１７１１）の出力がＣｏｍｐＡＬＵ７１０の出力により選択される、それ以外の場合、別のＡＬＵ（例えばＡＬＵ２７１２）の出力がＣｏｍｐＡＬＵ７１０の出力により選択される。結果は、プログラムカウンタ１０７へロードされ得る。
前述の実行ユニット１１３の場合と同様に、ＰＣＥＵ１１４において使用される演算子及びコマンドは、命令メモリの命令からロードされ得るか、命令がどのレジスタが値を含み得るかを示し得る。
図８は、パーサ１１５のブロック図を例示する。パーサ１１５は、書込むアドレス並びにデータを含むメモリ書込ポートを備え得る。メモリ読出アドレスポートは、読出すアドレスをメモリに提供し、それによって読出されたデータは、メモリ読出データポートに読込まれ得る。パーサ１１５はまた、メモリ読出動作が完了すると、メモリ読出完了指示信号を出力し得る。パーサ１１５はさらに、実行ユニット１１３への出力と、レジスタファイル１０９からの入力と、及びパーサデコードロジック５０２からの設定入力とを備え得る。
パーサ１１５は、メモリ１００のページバッファ１１７からの直接読出し、またはページバッファ１１７への直接書込みができるように、メモリ１００への直接アクセスを有し得る。パーサ１１５は、ページバッファ１１７の全長に対しアクセス権を有するので、処理をより管理しやすいように、ページバッファ１１７をより小さいセグメント（例えば規則正しく定義されたセグメント）に細分化し得る。例えば、パーサ１１５は、ページバッファの最初の１００バイトに対し作動し、それから次の１００バイトに対し作動し、そしてページバッファ１１７全体の読出し／書込みが完了するまで、これを続け得る。これを達成するために、ページバッファ１１７のどのセグメントを読出すかを特定する、パケットパーサ１０１からのアドレスがパーサ１１５に与えられ得る。
パーサ１１５は、ページバッファ１１７の内容をどのように構文解析するかパーサ１１５に指示し得る設定入力をレジスタファイル１０９から受信し得る。パーサ１１５は、新たな内容がレジスタファイル１０９において利用可能であることを実行プログラムに指示するメモリ読出完了指示信号を生成し得る。
図９は、パケットジェネレータ１１１の実施形態のブロック図を例示する。パケットジェネレータは、命令メモリ１０５及びレジスタファイル１０９からの入力と、命令メモリ１０５及びレジスタファイル１０９への出力とを備え得る。パケットジェネレータ１１１はその上、任意の生成パケットを出力するために、ネットワークへの出力を有する。
パケットジェネレータ１１１は、命令メモリ１０５及びレジスタファイル１０９からデータを読出すために、命令メモリ１０５に対するアドレスと、レジスタファイル１０９に対するアドレスを生成し得る。そしてパケットジェネレータ１１１は、レジスタファイル１０９から読出されたデータ（例えば命令メモリ１０５からの命令及びコンテキスト（例えばデータ、メモリ読出しの結果、行われた演算の結果））を使用して、このデータをまとめ、ネットワーク上に送信するパケットを生成する。
図１０は、図１の実施形態による、命令実行フォーマットの実施形態を例示する。各命令１００１〜１００３は、実行ユニット１１３により実行されるために、命令メモリに記憶され得る。
命令の例示された実施形態には、４つの命令１０００〜１００３が含まれる。各命令は、実行ユニット１１３の異なるＡＬＵに対応付けられ得る。従って、実行ユニット１１３が異なる数のＡＬＵを含む場合、実行フォーマットは異なる数の命令１０００〜１００３を含み得る。以下の論述においては、図１０と図７ＡのＡＬＵの両方を参照する。
第１命令１０００（例えば命令Ｄ）は、実行ユニット１１３のうちの１つによる演算の結果の行先レジスタ（例えばＲｄ）を示し得る。前述のように、ＡＬＵＯｕｔ７０１は、実行ユニット１１３の結果を記憶するための行先レジスタＲｄのアドレスを生成し得る。従って、ＡＬＵＯｕｔ７０１は、レジスタＲｄを生成するために、第１命令１０００に対応付けられ得る。
第２命令１００１（例えば命令Ｃ）は、実行ユニット１１３により実行されるｉｆ−ｔｈｅｎ−ｅｌｓｅ文の条件を示し得る。例示された実施形態において、条件は比較値Ｖｃにより表される。前述のように、ＣｏｍｐＡＬＵ７０２は、多重化機能７０６に対する選択信号として使用される条件を生成し得る。従って、ＣｏｍｐＡＬＵ７０２は、Ｖｃが真か否かを比較するために、第２命令１００１に対応付けられ得る。
第３命令１００２（例えば命令Ｔ）は、実行ユニット１１３により実行されるｉｆ−ｔｈｅｎ−ｅｌｓｅ文の「ｔｈｅｎ」（真の場合）の結果を示し得る。例示された実施形態において、「ｔｈｅｎ」の結果はＶｔ、すなわち真の場合の値により表される。前述のように、ＡＬＵ１７０３は、「ｔｈｅｎ」の結果を生成し得る。従って、ＡＬＵ１７０３は、Ｖｔである「ｔｈｅｎ」の結果のための第３命令１００２に対応付けられ得る。
第４命令１００３（例えば命令Ｆ）は、実行ユニット１１３により実行されるｉｆ−ｔｈｅｎ−ｅｌｓｅ文の「ｅｌｓｅ」（偽の場合）の結果を示し得る。例示された実施形態において、ｅｌｓｅの結果はＶｆ、すなわち偽の場合の値により表される。前述のように、ＡＬＵ２７０４は、「ｅｌｓｅ」の結果を生成し得る。従って、ＡＬＵ２７０４は、「ｅｌｓｅ」の結果Ｖｆのため、第４命令１００３に対応付けられ得る。
条件のＶｃ、ｔｈｅｎの結果のＶｔ、ｅｌｓｅの結果のＶｆ、及び結果レジスタのＲｄを使用すると、ｉｆ−ｔｈｅｎ−ｅｌｓｅ文は以下のように表され得る。
ｉｆ（Ｖｃ＝＝ＴＲＵＥ）
ｔｈｅｎ
Ｒｅｇ［Ｒｄ］：＝Ｖｔ
ｅｌｓｅ
Ｒｅｇ［Ｒｄ］：＝Ｖｆ
図１１は、図１の自律的メモリ処理装置１３０を組み込み得るメモリシステムの実施形態のブロック図を例示する。メモリシステムは、ネットワーク１１２０を介して１つまたは複数のメモリデバイス（例えばＳＳＤ）１１０１、１１０２と通信し得るコントローラ１１００（例えばＣＰＵ）を備え得る。ネットワーク１１２０は、有線バス、または無線通信（例えばＷｉＦｉ）であり得る。
メモリデバイス１１０１は、メモリデバイス１１０１のストレージ部を構成するローカルメモリ１００（例えばＲＡＭ、ＤＲＡＭ、ＳＲＡＭ、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、相変化メモリ（ＰＣＭ））と、並びに図１の自律的メモリ処理装置１３０とを備え得る。自律的メモリ処理装置１３０は、メモリ１００に相対的に近い所（例えば同じダイ、同じダイスタック、同じメモリモジュール）に配置され得る。例えば、自律的メモリ処理装置１３０は、メモリ１００のバンクレベルの回路に含まれ得る。各バンクが異なる自律的メモリ処理装置１３０を含み得、そのために１つのメモリチップは、ほぼ同時に作動する自律的メモリ処理装置１３０の複数のインスタンスを有し得る。本明細書において使用される場合、ローカルメモリ１００は、ネットワークを介さずに自律的メモリ処理装置１３０に接続されるメモリであり得る。
図１１のシステムのそれぞれのデバイスは、ノードとみなされ得る。各ノードは他のノードとネットワーク１１２０を介して通信し得る。それぞれのノードは実質的に同様であり得る、またはノードのうちの１つまたは複数は異なる構成を有し得る。例えば、第１メモリデバイス１１０１は、プログラムカウンタ実行ユニット１１４に加えて単一実行ユニット１１３のみを有し得る一方、第２メモリデバイス１１０２は、プログラムカウンタ実行ユニット１１４に加えて複数の実行ユニット１１３を有し得る。
従って、後述のように、コントローラ１１００（例えばソースノード）は、命令及びソースノードの現在の処理状態を含むメッセージ（例えばパケット）を、メモリデバイス１１０１（例えば目標ノード）へ送信し得る。別の実施形態において、第１メモリデバイス１１０１がソースノードであり得る一方、第２メモリデバイス１１０２が目標ノードであり得る。
命令は、メモリデバイス１１０１に対するコマンド（例えば、検索、ソート、比較）を含み得る。メモリデバイス１１０１は、コントローラの介在なしに、コマンドにより指示されたタスクを行い得る。自律的メモリ処理装置１３０は、他のノード１１００、１１０２へメッセージの送信、他のノード１１００、１１０２からメッセージの受信、他のノード１１００、１１０２へ処理命令及び処理状態の送信、他のノード１１００、１１０２から処理命令及び処理状態の受信、プログラム状態の復元及び保存、処理命令の実行、ローカルメモリの読出し及び書込み、及び／または単一ノードにおける多重処理コンテキストの支援を行い得る。
自律的メモリ処理装置１３０の構成により、動的で滞りがなく柔軟性のある実行ユニット１１３（例えばＡＬＵを含む）の追加及び削除が可能となり、従ってノードは必要に応じて追加の処理能力が与えられる。自律的メモリ処理装置１３０における実行ユニット１１３の動的な追加及び削除は、以下の作動実施例において例示され得る。
標準的な先行技術のプログラムは、以下のように生成され得る。
命令１（ＡＤＤレジスタ１、レジスタ２、レジスタ３）
命令２（ＳＵＢレジスタ２、レジスタ３、レジスタ４）
標準的な先行技術のＣＰＵシステムの場合のように、これらの命令には暗黙の従属性が含まれる。例えば、命令１が実行機会を有する前に、レジスタ２の値が書換えられ得るので、命令２は命令１の前に（または命令１と同じサイクルにおいて）実行不可能であり得る。
プログラムを実行するのに必要なサイクル数を削減するために、自律的メモリ処理装置構成において、より複雑な実行ユニット（ＥＵ）構成が使用され得る。各ＥＵは、それぞれが別個のタスクを行ういくつかの異なるＡＬＵ（例えば４つのＡＬＵ）を含み得る。従って、自律的メモリ処理装置のために書かれたプログラムは、以下のように生成され得る（１つのＥＵに加えＰＣＥＵを有する構成と仮定した場合）。
［ＰＣＥＵ命令１］［ＥＵ１命令１］
［ＰＣＥＵ命令２］［ＥＵ１命令２］
各［ＥＵ＃命令＃］は、図１０に例示されるように、以下のように現れる。
［行先命令］［比較命令］［Ｉｆ−ｔｒｕｅ命令］［Ｉｆ−ｆａｌｓｅ命令］
また、自律的メモリ処理装置の構成の一部として、プロセッサはその内部に、異なる数のＥＵを組み込み得る。これにより４つのＥＵと１つのＰＣＥＵを有する構成は、例えば以下のことが可能になり得る。
［ＰＣＥＵ命令１］［ＥＵ１命令１］［ＥＵ２命令１］［ＥＵ３命令１］［ＥＵ４命令１］
［ＰＣＥＵ命令２］［ＥＵ１命令２］［ＥＵ２命令２］［ＥＵ３命令２］［ＥＵ４命令２］
当サイクルにおいて実行する追加作業は存在し得ないという事実に基づいて、これらのＥＵ命令のうちのいずれか１つは空であり得る。これは、プログラムの特定の段階において、並列処理がないことに起因し得る。
自律的メモリ処理装置の構成により、システムにおける異種の自律的メモリ処理装置エンジン（例えば１つの装置「Ａ」は１つのＥＵに加えＰＣＥＵを有し得る一方、同じ相互接続システムにおける別の装置「Ｂ」は４つのＥＵに加えＰＣＥＵを有し得る）一式内の対話が可能になり得る。当シナリオにおいて、装置Ａが装置「Ｂ」に対しコンテキストを送る必要があると仮定した場合、プログラムは命令の連続ストリーム内に装入され、装置「Ｂ」へ送り出され得る。装置「Ｂ」は、そこで、それ自体のハードウェア上にそれら命令を以下同様にスケジュールし得る。
［ＰＣＥＵ命令１］［ＥＵ１命令１］［空］［空］［空］
［ＰＣＥＵ命令２］［ＥＵ１命令２］［空］［空］［空］
．．．
全てのプログラムは最終的に、最も精密な自律的メモリ処理装置の並列処理に臨み得るため、これはシステムにおいて非効率性を生じる無駄な並列処理へと導き得る。
命令間に従属性が何もないことを確かめずに、命令を並列ＥＵへまとめて渡すことはあり得ない。標準的な先行技術のシステムにおいて、このような種類の比較は計算上コストが高くあり得るため、自律的メモリ処理装置は、「フェンス」フラグという命令の概念を使用し得る。「フェンス」フラグにより、アプリケーションの作者またはアプリケーションの作成者は、命令ストリームがそのストリームにおける前の命令に対する従属性をもう有さないということを示すことが可能になる。当情報により、命令ストリームは、重要処理のオーバーヘッドなしで、異種プロセッサ一式上で回され、スケジュールされることが可能になり得る。
例えば、以下の命令ストリーム［ＰＣＥＵ命令］［ＥＵ命令１］［ＥＵ命令２］［ＥＵ命令３］［フェンスマーカ／命令］［ＥＵ命令４］［ＥＵ命令５］［ＥＵ命令６］［ＥＵ命令７］［フェンスフラグ／命令］は、自律的メモリ処理装置「Ａ」上において［ＰＣＥＵ］［１］［ＰＣＥＵ］［２］［Ｆ］［ＰＣＥＵ］［３］［ＰＣＥＵ］［４］［ＰＣＥＵ］［５］［ＰＣＥＵ］［６］［Ｆ］［ＰＣＥＵ］［７］のようにスケジュールされ（［Ｆ］は「フェンス」マーカを示す）、そして自律的メモリ処理装置「Ｂ」において［ＰＣＥＵ］［１］［２］［３］［Ｘ］［Ｆ］［ＰＣＥＵ］［４］［５］［６］［７］としてスケジュールされ得る。
「フェンス」命令は、所定の自律的メモリ処理装置（例えば「Ａ」または「Ｂ」）の命令メモリへロードされている間に、パケット内論理により処理され得る。「フェンス」フラグの存在は、命令メモリに記憶され得るが、スケジューリングコンテキスト外では意味がない場合がある。しかしながら、これは命令メモリにおいてフラグとして記憶され、そのためパケット送信論理により元のストリームが再構成され得る。
自律的メモリ処理装置の作動実施例として（例えばメモリ検索）、パケットは、ネットワーク（例えばメモリネットワーク）からパケットパーサ１０１により受信され得る。パケットパーサ１０１は、パケットをセグメントに分解し得る。いくつかのセグメントは、パケットが前のノードから送られた時の前のノードの状態を表すレジスタ内容を含み得るため、コンテキストであり得る。
パケットは、プログラムが実行される、命令メモリ１０５における開始位置を含み得る。この開始点は、プログラムカウンタ１０７へロードされ得る。パケットはまた、命令メモリ１０５へロードされる命令一式と、レジスタファイル１０９へロードされ得る初期条件一式とを含み得る。初期条件は、前のノードからの命令により送られた変数であり得る。初期条件はまた、現行の実行プログラムにより使用される定数でもあり得る。
プログラムカウンタ１０７の値は、どの命令を実行のために命令メモリ１０５から読出すかを決定する。プログラムカウンタ１０７の次の値は、前の値より増加した値であり得る、またはプログラムカウンタ実行ユニット１１４により決定される計算値であり得る。
命令は、パーサ１１５の構成を設定し得る。パーサ１１５は、命令の実行を通して、変数をページバッファ１１７から取出し、最終的にメモリ読出動作を行うように構成され得る。
メモリ読出動作が起こると、変数はページバッファ１１７の内容からリアルタイムに取り出され、実行ユニット１１３に対し入力として提供され得る。プログラム命令により決定されるように、別の可能入力がレジスタファイルから読出され、処理のため実行ユニット１１３へ提供され得る。前述のように、「フェンス」により、いくつかの連続命令を並行して実行することが可能になり得る。並列実行不可能な命令は、延期され、次のサイクル中に実行され得る。
実行ユニット１１３は、これらの入力引数を、各セットが並列処理される複数の入力引数セットとして処理し得る。従って、複数の実行ユニット１１３が、レジスタファイルへ戻され得る、あるいは１つまたは複数のメモリ書込動作のためのデータとして最終的にページバッファ１１７へ書込まれるようにパーサ１１５へ移動され得る、出力変数を生成し得る。すなわち出力変数は、ある特定の活動を生み出すためにレジスタファイルへ入り得る。動作は、パケットジェネレータ１１１によりパケットを生成する、あるいは新たなメモリ読出動作またはメモリ書込動作を開始するためのものであり得る。
ページバッファ１１７の内容（例えば検索コマンドの結果）は、ネットワークを介して要求ノードへ送信されるパケットに含まれるように、パケットジェネレータ１１１に提供され得る。パケットには、タスク（例えば検索）が完了したこと、及びその結果がパケットに含まれていることを示す要求ノードに対するメッセージが含まれ得る。
作動に関するより広範な実施例として、ネットワークは、それぞれが少なくとも１つの自律的メモリ処理装置を備える複数の自律的メモリデバイスから成る機構を含み得る。データ群はメモリデバイス機構の至る所に記憶され得る。特定のデータリストについてデータ群全体の検索が望まれる時、検索プログラムが１つの自律的メモリデバイスにプッシュされ、当該デバイスにおいて特定のデータリストが検索され得る。その特定の自律的メモリデバイスに記憶されているデータが検索され、リストの全てのデータは存在しないことがプログラムにより判定されると、プログラムは１つまたは複数のパケットにまとめられ、別の自律的メモリデバイスに転送され、この別のデバイスの自律的メモリ処理装置が検索を継続し得る。このプログラムをまとめる動作は、自律的メモリデバイスの機構全体が検索されるまで、またはデータリストが完了するまで、続けられ得る。いくつかの実施形態において、特定の自律的メモリデバイスにおいて見つかったデータもまた、転送するプログラムと一緒にパケット（複数可）にまとめられ得る。
そのような実施形態が、図１２のフローチャートにおいて例示される。例示された方法は、図１１のシステムにおいて、自律的メモリデバイス１１０１内の自律的メモリ処理装置１３０により実行され得る。
メモリデバイス１１０１は、自律的メモリ処理装置１３０に提供されるパケットを受信し得る１２０１。装置１３０は、前述のように、命令、プログラムカウンタ、データを取り出すために、パケットを構文解析し得る１２０３。そしてメモリ１００に記憶されているデータに対し所望のタスクを行うために、命令が実行され得る１２０５。そして命令と命令により生成された任意のデータが、ネットワーク上で送信するために１２０９、パケットにまとめられ得る１２０７。
装置は回路、集積回路ダイ、メモリデバイス、メモリアレイ、またはシステムとして定義され得る。
［結論］
自律的メモリデバイス内の自律的メモリ処理装置の１つまたは複数の実施形態は、従来のＣＰＵベースのコンピューティングシステムにおけるメモリ帯域幅のボトルネックを軽減するために、命令の処理を行い得る。命令（例えばプログラム）一式及び／またはデータを含むパケットはノード間で転送され得、そのためにこれらのノード内のメモリに記憶されたデータは、ソースノードまたはＣＰＵによる制御とは独立した命令により処理され得る。
特定の実施形態が本明細書において例示され説明されたが、同じ目的を達成する意図の任意の配置が、示された特定の実施形態と置換えられ得ることを、当業者は理解するであろう。当業者にとって、数多くの適応形態が明らかであろう。従って、本出願は、任意の適応形態または変形を含めることが意図される。
上記の課題を解決するために、本発明の方法は、記憶メモリ及びメモリ処理装置を含むメモリデバイスで実行される方法であって、前記メモリ処理装置は、少なくとも１つの実行ユニットと、パケットパーサと、パケットジェネレータとを含み、前記方法は、
前記メモリ処理装置で、前記パケットパーサを用いて命令一式を受信し且つ構文解析することと、
前記少なくとも１つの実行ユニットを用いて前記命令一式を実行して、前記メモリデバイスの前記記憶メモリからデータを取り出すことを試みることと、
前記パケットジェネレータを用いて、前記命令一式を、前記少なくとも１つの実行ユニットによる前記命令一式の前記実行に応じて前記メモリデバイスの前記記憶メモリから取り出された任意のデータと組み合わせて、パケットを生成することと、
前記パケットジェネレータを用いて前記パケットを送信することであって、前記パケットは、前記メモリ処理装置から、前記メモリデバイスに接続されたメモリコントローラへ転送される、ことと、
を含み、
前記メモリ処理装置の、前記少なくとも１つの実行ユニット、前記パケットパーサ、及び前記パケットジェネレータは、前記記憶メモリと同一のハードウェアコンポーネント内に配置されている、ことを特徴とする。

Claims (1)

  1. 命令一式を自律的メモリデバイスにおいて受信することと、
    前記命令一式を前記メモリデバイスにおいて実行することと、
    前記命令一式を、前記命令一式に応答して前記メモリデバイスから取出した任意のデータと併せて、パケットを生成することと、
    前記パケットを前記メモリデバイスから送信することと
    を含む方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11468927B2 (en) 2020-06-29 2022-10-11 Kioxia Corporation Semiconductor storage device

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9779057B2 (en) 2009-09-11 2017-10-03 Micron Technology, Inc. Autonomous memory architecture
US9779138B2 (en) 2013-08-13 2017-10-03 Micron Technology, Inc. Methods and systems for autonomous memory searching
US10003675B2 (en) 2013-12-02 2018-06-19 Micron Technology, Inc. Packet processor receiving packets containing instructions, data, and starting location and generating packets containing instructions and data
KR102395190B1 (ko) 2017-07-31 2022-05-06 삼성전자주식회사 호스트와 인터페이스를 수행하는 스토리지 장치, 호스트 및 스토리지 장치의 동작방법
US11289137B2 (en) * 2017-11-16 2022-03-29 Micron Technology, Inc. Multi-port storage-class memory interface
US11119946B2 (en) * 2019-05-16 2021-09-14 Micron Technology, Inc. Codeword rotation for zone grouping of media codewords
CN110933001B (zh) * 2019-11-18 2020-11-27 清华大学 一种可扩展的可重构交换机包解析器基本处理单元结构

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08501403A (ja) * 1993-06-30 1996-02-13 グンツィンガー，アントン インテリジェント通信システム
JP2007200055A (ja) * 2006-01-27 2007-08-09 Hitachi Ltd ｉＳＣＳＩ通信制御方法とそれを用いた記憶システム
JP2007529833A (ja) * 2004-07-15 2007-10-25 株式会社ソニー・コンピュータエンタテインメント アウト・オブ・オーダーのｄｍａコマンドキューにおけるコマンド順序の設定に関する技術
JP2010537582A (ja) * 2007-08-23 2010-12-02 クゥアルコム・インコーポレイテッド パケット・ベースの処理システム
JP2011508349A (ja) * 2007-12-27 2011-03-10 プライアント テクノロジー インコーポレイテッド プロセッサを内部メモリに接続するクロスバー・スイッチを含むフラッシュメモリ用ストレージコントローラ
US20110066796A1 (en) * 2009-09-11 2011-03-17 Sean Eilert Autonomous subsystem architecture
JP2011060279A (ja) * 2009-09-11 2011-03-24 Sean Eilert 自律的メモリアーキテクチャー
US20120102275A1 (en) * 2010-10-21 2012-04-26 Micron Technology, Inc. Memories and methods for performing atomic memory operations in accordance with configuration information
US20120117354A1 (en) * 2010-11-10 2012-05-10 Kabushiki Kaisha Toshiba Storage device in which forwarding-function-equipped memory nodes are mutually connected and data processing method
US8427952B1 (en) * 2009-03-24 2013-04-23 Packet Plus, Inc. Microcode engine for packet processing

Family Cites Families (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH062038B2 (ja) 1987-11-18 1994-01-12 江口 光市郎 イワシ肉消臭加工法
US5134711A (en) 1988-05-13 1992-07-28 At&T Bell Laboratories Computer with intelligent memory system
GB8816413D0 (en) 1988-07-09 1988-08-17 Int Computers Ltd Data processing system
US5105425A (en) 1989-12-29 1992-04-14 Westinghouse Electric Corp. Adaptive or fault tolerant full wafer nonvolatile memory
DE69132495T2 (de) 1990-03-16 2001-06-13 Texas Instruments Inc., Dallas Verteilter Verarbeitungsspeicher
JPH04132356A (ja) 1990-09-21 1992-05-06 Ricoh Co Ltd 内線電話交換方式
GB9023096D0 (en) 1990-10-24 1990-12-05 Int Computers Ltd Database search processor
JPH052610A (ja) 1991-06-25 1993-01-08 Mitsubishi Electric Corp リレーシヨナルデータベースにおける集約演算処理方式
JP2579419B2 (ja) 1992-05-22 1997-02-05 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチプロセッサ・メモリ・システム
US5835755A (en) 1994-04-04 1998-11-10 At&T Global Information Solutions Company Multi-processor computer system for operating parallel client/server database processes
CA2145106C (en) 1994-04-22 1999-08-24 Abhaya Asthana Intelligent memory-based input/output system
US6101620A (en) 1995-04-18 2000-08-08 Neomagic Corp. Testable interleaved dual-DRAM architecture for a video memory controller with split internal/external memory
US5754948A (en) 1995-12-29 1998-05-19 University Of North Carolina At Charlotte Millimeter-wave wireless interconnection of electronic components
JP3289101B2 (ja) 1996-01-25 2002-06-04 東京エレクトロン株式会社 フラッシュ・ディスク・システムの初期化方法及び装置
KR100359414B1 (ko) 1996-01-25 2003-01-24 동경 엘렉트론 디바이스 주식회사 데이타독출/기록방법및그를이용한메모리제어장치및시스템
US6047334A (en) * 1997-06-17 2000-04-04 Intel Corporation System for delaying dequeue of commands received prior to fence command until commands received before fence command are ordered for execution in a fixed sequence
AU9604698A (en) 1997-10-10 1999-05-03 Rambus Incorporated Method and apparatus for two step memory write operations
US6105130A (en) 1997-12-23 2000-08-15 Adaptec, Inc. Method for selectively booting from a desired peripheral device
JPH11232180A (ja) 1998-02-10 1999-08-27 Hitachi Ltd データ処理装置
US6751606B1 (en) 1998-12-23 2004-06-15 Microsoft Corporation System for enhancing a query interface
US7610559B1 (en) 1999-07-27 2009-10-27 Samsung Electronics Co., Ltd. Device customized home network top-level information architecture
US20020009119A1 (en) 2000-02-11 2002-01-24 Matthew William T. Environmental heat stress monitor
CA2402018A1 (en) * 2000-03-03 2001-09-13 Tenor Networks, Inc. High-speed data processing using internal processor memory space
US20020161848A1 (en) 2000-03-03 2002-10-31 Willman Charles A. Systems and methods for facilitating memory access in information management environments
US20020124137A1 (en) 2001-01-29 2002-09-05 Ulrich Thomas R. Enhancing disk array performance via variable parity based load balancing
US6516380B2 (en) 2001-02-05 2003-02-04 International Business Machines Corporation System and method for a log-based non-volatile write cache in a storage controller
US6526491B2 (en) 2001-03-22 2003-02-25 Sony Corporation Entertainment Inc. Memory protection system and method for computer architecture for broadband networks
US6586276B2 (en) 2001-07-11 2003-07-01 Intel Corporation Method for fabricating a microelectronic device using wafer-level adhesion layer deposition
US7356568B2 (en) 2002-12-12 2008-04-08 International Business Machines Corporation Method, processing unit and data processing system for microprocessor communication in a multi-processor system
US20040186832A1 (en) 2003-01-16 2004-09-23 Jardin Cary A. System and method for controlling processing in a distributed system
US7581080B2 (en) 2003-04-23 2009-08-25 Micron Technology, Inc. Method for manipulating data in a group of processing elements according to locally maintained counts
GB2406399A (en) 2003-09-23 2005-03-30 Ibm Seaching within a computer network by entering a search term and optional URI into a web browser
US7050351B2 (en) 2003-12-30 2006-05-23 Intel Corporation Method and apparatus for multiple row caches per bank
US7380039B2 (en) 2003-12-30 2008-05-27 3Tera, Inc. Apparatus, method and system for aggregrating computing resources
US7487288B2 (en) 2004-05-14 2009-02-03 International Business Machines Corporation Dynamic loading of virtual volume data in a virtual tape server
US7490354B2 (en) 2004-06-10 2009-02-10 International Business Machines Corporation Virus detection in a network
US7242216B1 (en) 2004-11-08 2007-07-10 Herman Schmit Embedding memory between tile arrangement of a configurable IC
US7978682B2 (en) 2005-05-09 2011-07-12 At&T Intellectual Property I, Lp Methods, systems, and computer-readable media for optimizing the communication of data packets in a data network
US7634622B1 (en) * 2005-06-14 2009-12-15 Consentry Networks, Inc. Packet processor that generates packet-start offsets to immediately store incoming streamed packets using parallel, staggered round-robin arbitration to interleaved banks of memory
US20070005922A1 (en) 2005-06-30 2007-01-04 Swaminathan Muthukumar P Fully buffered DIMM variable read latency
US20070165457A1 (en) 2005-09-30 2007-07-19 Jin-Ki Kim Nonvolatile memory system
US7558859B2 (en) 2005-10-17 2009-07-07 Microsoft Corporation Peer-to-peer auction based data distribution
US8275949B2 (en) 2005-12-13 2012-09-25 International Business Machines Corporation System support storage and computer system
US20070150699A1 (en) 2005-12-28 2007-06-28 Schoinas Ioannis T Firm partitioning in a system with a point-to-point interconnect
US7609561B2 (en) 2006-01-18 2009-10-27 Apple Inc. Disabling faulty flash memory dies
DE102006009027A1 (de) 2006-02-27 2007-08-30 Infineon Technologies Ag Speicheranordnung
US7756898B2 (en) 2006-03-31 2010-07-13 Isilon Systems, Inc. Systems and methods for notifying listeners of events
TW200743991A (en) 2006-05-18 2007-12-01 Realtek Semiconductor Corp Data search method and apparatus thereof
US7647454B2 (en) 2006-06-12 2010-01-12 Hewlett-Packard Development Company, L.P. Transactional shared memory system and method of control
US8850411B2 (en) 2006-06-21 2014-09-30 Element Cxi, Llc Compiler system, method and software for a resilient integrated circuit architecture
US7941579B2 (en) 2006-06-30 2011-05-10 Brother Kogyo Kabushiki Kaisha Communication system for authenticating authority of host device for accessing storage medium set to periphery device
US8601155B2 (en) 2006-08-16 2013-12-03 Oracle America, Inc. Telemetry stream performance analysis and optimization
US7952184B2 (en) 2006-08-31 2011-05-31 Micron Technology, Inc. Distributed semiconductor device methods, apparatus, and systems
US7788243B2 (en) 2006-09-08 2010-08-31 Sybase, Inc. System and methods for optimizing data transfer among various resources in a distributed environment
US7657705B2 (en) 2006-09-27 2010-02-02 Lsi Corporation Method and apparatus of a RAID configuration module
US7477535B2 (en) 2006-10-05 2009-01-13 Nokia Corporation 3D chip arrangement including memory manager
US7761485B2 (en) 2006-10-25 2010-07-20 Zeugma Systems Inc. Distributed database
US8285707B2 (en) 2006-11-08 2012-10-09 International Business Machines Corporation Method of querying relational database management systems
US8510481B2 (en) 2007-01-03 2013-08-13 Apple Inc. Memory access without internal microprocessor intervention
US7761687B2 (en) 2007-06-26 2010-07-20 International Business Machines Corporation Ultrascalable petaflop parallel supercomputer
US8037270B2 (en) 2007-06-27 2011-10-11 International Business Machines Corporation Structure for memory chip for high capacity memory subsystem supporting replication of command data
US8433842B2 (en) * 2007-06-29 2013-04-30 Sandisk Technologies Inc. Method for communicating with a non-volatile memory storage device
US7895151B2 (en) 2008-06-23 2011-02-22 Teradata Us, Inc. Fast bulk loading and incremental loading of data into a database
US7623365B2 (en) 2007-08-29 2009-11-24 Micron Technology, Inc. Memory device interface methods, apparatus, and systems
US7913033B2 (en) 2007-10-09 2011-03-22 Micron Technology, Inc. Non-volatile memory device having assignable network identification
US7816934B2 (en) 2007-10-16 2010-10-19 Micron Technology, Inc. Reconfigurable connections for stacked semiconductor devices
TWI346289B (en) * 2007-12-19 2011-08-01 Ralink Technology Corp Peripheral complying with sdio standard and method for managing sdio command
US8194433B2 (en) 2008-02-20 2012-06-05 Ovonyx, Inc. Method and apparatus for accessing a bidirectional memory
JP2009211233A (ja) 2008-03-01 2009-09-17 Toshiba Corp メモリシステム
US7979757B2 (en) 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
WO2009153687A1 (en) 2008-06-18 2009-12-23 Petascan Ltd Distributed hardware-based data querying
US8407399B2 (en) 2008-10-29 2013-03-26 Sandisk Il Ltd. Method and apparatus for enforcing a flash memory caching policy
US20100161914A1 (en) 2008-12-23 2010-06-24 Eilert Sean S Autonomous memory subsystems in computing platforms
US8493979B2 (en) * 2008-12-30 2013-07-23 Intel Corporation Single instruction processing of network packets
US20100180182A1 (en) 2009-01-09 2010-07-15 Seagate Technology Llc Data memory device and controller with interface error detection and handling logic
US8261019B2 (en) 2009-02-13 2012-09-04 Oracle America, Inc. Conveying critical data in a multiprocessor system
US8549092B2 (en) 2009-02-19 2013-10-01 Micron Technology, Inc. Memory network methods, apparatus, and systems
TWI406130B (zh) 2009-03-10 2013-08-21 Phison Electronics Corp 資料處理系統、控制器及其搜尋特定記憶體區的方法
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8942113B2 (en) 2009-05-07 2015-01-27 Verizon Patent And Licensing Inc. System and method for dynamically adjusting routing metrics based on power consumption
CN102014011A (zh) 2009-09-04 2011-04-13 中兴通讯股份有限公司 环网保护方法与系统
US8972627B2 (en) 2009-09-09 2015-03-03 Fusion-Io, Inc. Apparatus, system, and method for managing operations for data storage media
US8374022B2 (en) 2009-12-21 2013-02-12 Intel Corporation Programming phase change memories using ovonic threshold switches
US8954714B2 (en) * 2010-02-01 2015-02-10 Altera Corporation Processor with cycle offsets and delay lines to allow scheduling of instructions through time
US10803066B2 (en) 2010-06-29 2020-10-13 Teradata Us, Inc. Methods and systems for hardware acceleration of database operations and queries for a versioned database based on multiple hardware accelerators
KR20120004162A (ko) 2010-07-06 2012-01-12 삼성전자주식회사 데이터베이스 관리 방법 및 이를 이용한 데이터베이스 서버 시스템
US9792307B2 (en) 2010-07-27 2017-10-17 Oracle International Corporation Enterprise-based searching of new and updated data
US8930618B2 (en) 2010-08-24 2015-01-06 Futurewei Technologies, Inc. Smart memory
US8595414B2 (en) * 2010-09-30 2013-11-26 Apple Inc. Selectively combining commands for a system having non-volatile memory
JP2012159903A (ja) 2011-01-31 2012-08-23 Fujitsu Semiconductor Ltd データ処理システム、データ処理装置、及びデータ処理方法
US8478736B2 (en) 2011-02-08 2013-07-02 International Business Machines Corporation Pattern matching accelerator
US8756405B2 (en) * 2011-05-09 2014-06-17 Freescale Semiconductor, Inc. Selective routing of local memory accesses and device thereof
KR101306622B1 (ko) 2011-06-22 2013-09-11 주식회사 에이디칩스 명령어 큐 제어장치
JP2013045378A (ja) 2011-08-26 2013-03-04 Fujitsu Ltd ストレージ制御方法、情報処理装置およびプログラム
US8917534B2 (en) 2011-09-09 2014-12-23 Intel Corporation Path isolation in a memory device
US8775685B1 (en) * 2011-10-13 2014-07-08 Xilinx, Inc. Parallel processing of network packets
CN102521535A (zh) * 2011-12-05 2012-06-27 苏州希图视鼎微电子有限公司 通过特定指令集来进行相关运算的信息安全协处理器
US20130173655A1 (en) 2012-01-04 2013-07-04 International Business Machines Corporation Selective fetching of search results
US9245926B2 (en) 2012-05-07 2016-01-26 Micron Technology, Inc. Apparatuses and methods including memory access in cross point memory
US8675423B2 (en) 2012-05-07 2014-03-18 Micron Technology, Inc. Apparatuses and methods including supply current in memory
US8780635B2 (en) 2012-11-09 2014-07-15 Sandisk Technologies Inc. Use of bloom filter and improved program algorithm for increased data protection in CAM NAND memory
US9424202B2 (en) 2012-11-19 2016-08-23 Smartfocus Holdings Limited Database search facility
US10089043B2 (en) 2013-03-15 2018-10-02 Micron Technology, Inc. Apparatus and methods for a distributed memory system including memory nodes
US9779138B2 (en) 2013-08-13 2017-10-03 Micron Technology, Inc. Methods and systems for autonomous memory searching
US10003675B2 (en) 2013-12-02 2018-06-19 Micron Technology, Inc. Packet processor receiving packets containing instructions, data, and starting location and generating packets containing instructions and data

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5671430A (en) * 1993-06-30 1997-09-23 Gunzinger; Anton Parallel data processing system with communication apparatus control
JPH08501403A (ja) * 1993-06-30 1996-02-13 グンツィンガー，アントン インテリジェント通信システム
JP2007529833A (ja) * 2004-07-15 2007-10-25 株式会社ソニー・コンピュータエンタテインメント アウト・オブ・オーダーのｄｍａコマンドキューにおけるコマンド順序の設定に関する技術
JP2007200055A (ja) * 2006-01-27 2007-08-09 Hitachi Ltd ｉＳＣＳＩ通信制御方法とそれを用いた記憶システム
JP2010537582A (ja) * 2007-08-23 2010-12-02 クゥアルコム・インコーポレイテッド パケット・ベースの処理システム
JP2011508349A (ja) * 2007-12-27 2011-03-10 プライアント テクノロジー インコーポレイテッド プロセッサを内部メモリに接続するクロスバー・スイッチを含むフラッシュメモリ用ストレージコントローラ
US8427952B1 (en) * 2009-03-24 2013-04-23 Packet Plus, Inc. Microcode engine for packet processing
US20110066796A1 (en) * 2009-09-11 2011-03-17 Sean Eilert Autonomous subsystem architecture
JP2011060279A (ja) * 2009-09-11 2011-03-24 Sean Eilert 自律的メモリアーキテクチャー
JP2011060278A (ja) * 2009-09-11 2011-03-24 Sean Eilert 自律的サブシステムアーキテクチャー
US20120102275A1 (en) * 2010-10-21 2012-04-26 Micron Technology, Inc. Memories and methods for performing atomic memory operations in accordance with configuration information
US20120117354A1 (en) * 2010-11-10 2012-05-10 Kabushiki Kaisha Toshiba Storage device in which forwarding-function-equipped memory nodes are mutually connected and data processing method
JP2012103926A (ja) * 2010-11-10 2012-05-31 Toshiba Corp 転送機能を有するメモリノードを相互に接続したストレージ装置及びデータ処理方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11468927B2 (en) 2020-06-29 2022-10-11 Kioxia Corporation Semiconductor storage device

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