JPH08501403A - インテリジェント通信システム - Google Patents

Abstract

(57)【要約】 本発明は、データ処理のために、マルチプロセッサの組合せたものを並列動作させる装置および方式に関するもので、これらプロセッサは個々のデータストア（８．１，８．１′，８．１″，８．ｎ）と、コントロールストア（７．１，７．１′，７．１″，７．ｎ）とを有すると共に、共有通信システム（２）とインターフェイスしている。この通信システムにおいて、共有通信システムを全体として、処理条件の組合せに対して、プログラム可能であると共に、これら条件に従って、独立して動作可能となる。これら個々のプロセッサによって個々のアルゴリズム、データセット、およびプロトコルインストラクションを、通信に先立ってそれのストア中に受信する。これら個々のプロセッサによって、アルゴリズムで独立してデータセットを処理し、個々の結果を演算する。これら個々の結果を、プロトコルインストラクションに従って、すべてのプロセッサに対してデータとして、独立的且つ、通信可能な状態で供給する。

Description

【発明の詳細な説明】インテリジェント通信システム 本発明は、インテリジェント通信方式および例えば、データ処理で利用するマ ルチプロセッサシステムにおいて、この通信方式を実行する手段に関する。 今日、マルチプロセッサシステムは、増大している大型および小型コンピュー タに利用されると共に、多岐に亘り応用されている。従って、例えば、パーソナ ルコンピュータには、数個の特殊なプロセッサが設けられており、これらプロセ ッサによって、ディスプレイスクリーン、キーボード、マスメモリ等の動作を実 行する。即ち、各パーソナルコンピュータは、すでにマルチプロセッサシステム を構築している。 本来、マルチプロセッサシステムは、パーソナルコンピュータで使用されるだ けでなく、例えば、気象学や流体力学等の科学計算または、ディジタルイメージ （画像）処理等の演算集約的応用に利用されるものである。これらの応用例は、 並列動作のプロセッサによって良好に実行されている。即ち、複数個（７台また はそれ以上）のプロセッサ手段を並列動作させ、これらプロセッサ手段を、通信 システムによって相互接続している。従って、将来、これらマルチプロセッサシ ステムは、極めて重要な役割を果すものと考えられる。 標準的なスーパーコンピュータ、例えばＣＲＡＹ社のＹ−ＭＰまたはＮＥＣ社 のＳＸ−３では、数ＧＦＬＯＰＳ（ギガＦＬＯＰＳ）の演算能力を有している。 一方、Intel社のｉ８６０プロセッサ、パワ−ＰＣ、Motorola社のＤＳＰ９６０ ０２、ＤＥＣ社のAlpha等の最新型シングルプロセッサでは、１００ＭＦＬＯＰ Ｓ（ミリオンＦＬＯＰＳ）まで、またはそれより上の演算能力しか有していない 。ＧＦＬＯＰの閾値は、多数個の個々のプロセッサを、並列（sinergy-giving） 結合させ、通信システムによる並列コンピュータを構成することによってのみ到 達する。このような並列式のデータ処理は、通信およびプログラミングにおいて 困難となってしまう。従って、情報のスイッチング（通信）の特性によって、並 列式コンピュータの構成および効率に大きな影響が生じてしまう。 通信における困難とは、マルチプロセッサシステムにおける一般的な問題であ ると共に固有の問題でもある。一般に、大きな演算力を得るためには、最大数の プロセッサを協動させる必要がある。原理上、以下の４つの異なるアーキテクチ ュアが弁別されている。 ａ）共有メモリ、ここでは、すべてのプロセッサが単一の共通メモリにアクセ スする。これらプロセッサの同期化が、ロックインストラクションおよびロック 解除インストラクションによって実行される。このようなシステムにおけるボト ルネックは、共通メモリである。従って、このアーキテクチュアは、比較的少な い数のプロセッサを有するマルチプロセッサシステムにのみ好適なものである。 ｂ）分散型メモリ、ここでは、各プロセッサが個々のメモリを有し、このメモ リに対して、他のプロセッサがアクセスできる。各アクセスは、リクエスト（ア ドレス）および実際のデータ値から構成されている。数台のプロセッサからの多 くのアクセスで、集中的な通信が行われると、対応する通信システムは急速にオ ーバーロードとなる。 ｃ）クライアント／サーバー、ここでは、マスタ（クライアント）によってタ スクおよびデータが数個のスレーブ（サーバー）に分配される。このようなアー キテクチュアは、個々のタスクおよびデータが全く対話が無いか、または互いに 僅かの対話しかない場合にのみ利用でき、これは、僅かな応用例しか存在しない 。 ｄ）メッセージパッシング、ここでは、プロセッサで発生させたデータを、メ ッセージ手段によってこの特定データに関連したすべてのプロセッサに対して送 給する。この通信システムに送給されたメッセージの数量は、２乗に比例して増 大する。従って、このようなアーキテクチュアは、集中的な通信および多くのプ ロセッサとのタスクには、不適当なものである。 これらの通信システムは、管理費用が嵩むと共に、データのスループットが低 下するのが特徴である。 上述した備考から総合して、中心的な重要事項は、伝送プロトコルに与えられ る。ボトルネックとなることができる通信速度は、例えば、Intel社のPentium（ コンピュータ）で構築されたシンメトリックマルチプロセッサシステムによって 表示され、ここでは、４台までのプロセッサが相互に通信できるようになって いる。この利用したマルチプロセッサ相互接続通信システム（ＭＰＩ）には、９ 個の異なったサイクルが用いられており、これら手段によって、個々のプロセッ サは、伝送プロトコルに従って、共用のロールメモリにより対話することが可能 となる。最大の伝送帯域幅は、３３．３MHzのクロック周波数で６４ビットデー タの下で２．１Gbits／sec.となる。個々のPentiumは、６４ビットデータに対し て６０MHzのタイミング動作し、従って、３．８Gbits／secの最大伝送帯域幅を 有するようになる。この帯域幅は、１．８の係数だけ高いものである。マルチプ ロセッサシステム中に４台のPentiumを利用した場合に、この通信システムは不 可能なものとなってしまう。その理由は、リニアスピードが増大すると仮定する と、ＭＰＩシステムの最大伝送帯域は、個々のPentiumによる最大伝送帯域の僅 か１４％となるからである。 本発明の課題は、伝送速度、伝送帯域の利用性、通信およびこれに関連した手 段の制御性に関して、マルチプロセッサシステム用の最適な通信方法を提供する ことである。このような課題は、請求項に規定された発明によって達成される。 本発明の基礎となる技術思想は、個々の情報の伝送に対する通信を最小化する ことより成る。絶対的に必要ではないが、通信を高速で切換えるためには余分な 情報を、“分離”すると共に、この結果として、これら情報は伝送プロトコルの 一部分でなくなるものである。この通信の高速切換えとしては、例えば、加入者 または参加者を送／受信するシーケンス（順序）の決定、どの加入者又は参加者 が誰に送信すると共に、誰れから受信するかを決定すること、または、通信時間 およびパケットサイズの固定化のようなものが存在している。これら分離された 情報を、“ミーティング”に先立ってタイムテーブル（スケジュール）の形式で プロトコルインストラクションとして、参加者（即ち、参加しているプロセッサ ）に提供する。これら情報はストアされると共に、何時、どのようにして、誰れ に送信するか、および何時、どのようにして、誰れから受信するのかを前以って 知っている。即ち、これら機能の分担が存在している。従って、この伝送プロト コルは、最早、宛名書きされた封書を持って走り回ったり、郵便受けを探したり する郵便配達員ではなくなり、この代り、この配達員は、参加者達に対して、開 放したバッグを持って来るようになり、これによって、参加者達にとって興味 のある情報が提供されるようになる。また、最近の電子的処理によって、このよ うな方法で情報を、１回またはそれ以上の機会で通信することが可能となってい る。この結果、本発明の通信システム（郵便配達員、タイムテーブルおよび参加 者）では、自律的な手法でインテリジェンスな動作として参考にしている。その 理由としては、個々の参加者（プロセッサ）は、それ自身のタスクおよび機能を 事前に知っているからである。ジョイント通信システムは、インストラクション の実行における最重要主体に対して、全体としてプログラム可能である。例えば 、簡単で、安価に製造可能で、且つ、故障の少ないコンポーネントを利用して、 純粋にハードウェア的な解決法（例えばＡＳＩＣ）で、効率的な伝送が実行可能 となる。 メッセージパッシングとインテリジェント通信との差異およびインテリジェン ト通信の利点について、以下詳述する。すべてのプロセッサは、同等の権利を有 するように動作する。即ち、すべてのプロセッサは、一緒になって、数個のテー ブル（表）を有する本を作成することを望むが、これらプロセッサの各々は、こ れらテーブルのあるものしか演算することができない。演算が実行された後で、 これらテーブルのすべてが、プロセッサ間で交換され、その結果として、各プロ セッサは、その仲間によって得られた情報を利用できるようになる。簡単なメッ セージパッシングまたは情報伝送の場合には、これら各プロセッサによって、作 業完了したデータのコピーを形成すると共に、このコピーをデータパケットとし てその仲間に提供する。これらコピーは、各プロセッサの受信アドレスを有して いる。ネットワークは、郵便配達サービスとして作動すると共に、アドレス付き データパケットを切換えている。次に、各プロセッサは、多数のデータパケット を受信し、これらデータパケットを処理可能な順序でアレンジする。第１の近似 におけるこのようなシーケンス動作は、参加プロセッサの数と共に、リニア状態 で起るようになる。即ち、データの迅速な転送の場合ですら、管理コストは、こ れらテーブルを生成するための実際の演算コストより高価なものとなってしまう 。この場合には、全体システムの演算容量は、更に、プロセッサを追加すること によって増大することなく、実際には、減少することが可能となる。ここで本発 明が必要となってくる。通信の管理を、このネットワーク、即ち、インテリジェ ン ト通信システムと称するものに転送する。別の利点としては、このような管理に よって、各プロセッサからそのデータパケットを移動することが可能となると共 に、これらすべてのプロセッサに対するデータパケットは、適切に順序付けられ 、コピーされると共に、送信された各正しい部分において、これら部分はデータ パケットの一部分であることが補償される。従って、これらプロセッサに対する 情報交換の管理コストを最小化できる。 しかし乍ら、このインテリジェント通信システムは、個々のプロセッサ間で交 換すべき情報を順序付けすると共に、発送する場合にのみ使用できるが、これら 情報を処理するのに好適なものでもある。この目的のため、この通信ネットワー クでは、グループまたはすべてのプロセッサによって利用される１つまたは多く の算術ユニットを有しているので、この結果として、この通信ネットワークから のデータを、この目的のために、発呼することなく、または外部インストラクシ ョンを必要としないで、算術ユニットへ送給することができる。このような方法 によって、例えば、最小値、最大値、合計値、Ｚ・バッファの決定のような演算 を、調整自在なカウンタモジュールで実行できる。この算術ユニットを、１個、 数個または全部のプロセッサの下で、同一または、異なった特性で制御できるが 、この演算の通信および制御を、自律的に実行する。 最後に、このインテリジェント通信システムを、高速動作システムとして利用 できる。上記の算術ユニットに類似して、この通信システムには、その目的から して１つまたはそれ以上の動作メカニズムを有しており、これをグループまたは すべてのプロセッサで利用できるので、１台またはそれ以上のプロセッサからの データを、動作メカニズム中に送給できる。これには、発呼や外部インストラク ションを必要としないと共に、これらデータを同一方法で、即ち、自律的に１台 またはそれ以上のプロセッサに対して分配する。 以下、本発明によるインテリジェント通信システムに関する実施例を、添付の 図面と共に詳述する。 第１図……本発明による通信システムにおける開始位置のブロック線図。 第２図……第１図の通信システムの通信プロセスのタイミングチャート。 第３図……本発明による通信システムにおける並列動作するプロセッサの概念モ デル。 第４図……本発明の通信システムで実行されるマルチレイヤー（多層）パーセプ トロンの概念モデル。 第５図……データソースおよびデータシンクを有する、本発明による通信システ ムのアーキテクチュアの第２実施例のブロック線図。 第１図は、本発明のインテリジェント通信システムのアーキテクチュアの第１ 実施例を示すブロックダイヤグラムである。この通信システムはインテリジェン トであり、自律的に動作するものである。即ち、ミーティングの開始時において 、この通信システムには、通信に必要なドキュメントが供給される。従って、個 々の参加者によって提供された情報によって、これら参加者を一緒にグループ化 することができると共に、これら参加者を他の参加者に渡すことができる。マル チプロセッサシステム用のこのような並列通信式通信システムは、結果としてプ ログラム可能である。第１図によれば、数台のプロセッサ１，１′，１″〜１ⁿ を永久的に接続すると共に、並列に通信システム２へ接続する。ｎは正の整数で ある。この通信システム２は、リニアな（線形の）分岐された、またはリング形 状の構造を有すことができる。これらプロセッサの各々は、個々のアルゴリズム を収集して、この通信システム２によって実行に先立って、個々のメモリに書込 まれる共通のプログラムを開発するようになる。更に、各プロセッサは、オリジ ナルの個々のデータセット（組）を受信すると共に、個々のメモリ中に再記録さ れる個々のプロトコルインストラクションを受信する。ミーティング中、データ のみが読込み、読出しされるようになる。このミーティングは、前以ってプロト コルインストラクションに従って、および通信システム手段によって固定された シーケンスで、特別な時間に、開始および終了するものである。共通の通信シス テムは、全体として、インストラクションの実行の最重要課題に対して、全体と してプログラム可能である。また、この通信システムは、インストラクションの 実行に従って自律的に動作可能となる。通信を開始するに先立って、個々のプロ セッサによって個々のアルゴリズム、データセットおよびそれらのメモリに送給 されるプロトコルインストラクションを受信し、これらデータセットを、独立な 手法によるアルゴリズムで処理すると共に、個々の結果を演算し、これら個々の 結 果を、データ形態でおよびすべてのプロセッサに対して、自律的な手法によって プロトコルインストラクションに従って通信するようになる。 個々のプロセッサへのインストラクション、オーダー、アルゴリズムシーケン ス等の送給および個々のプロセッサ間のデータのような個々の結果の通信を、時 間分割方法で送信できる。この通信システムは自律的なものである。この通信の 制御は、自由に決定できるものであり、１つまたはそれ以上のプロセッサから中 心的に行われ、且つ、階層的な方法で実行できる。このミーティングの前に供給 されたアルゴリズム、データおよびプロトコルインストラクションを、例えば、 １つまたはそれ以上の制御用プロセッサによって供給するが、このような階層を 、ミーティング中に保留して設定する。プロセッサ１，１′，１″〜１ⁿの各々 は、インストラクション、オーダー、アルゴリズムシーケンス等の個々の組に従 って、自律的、即ち独立的なものである。この結果として、誰れが、誰れとおよ びどのようにして何時通信したかに関するアービタレーション（調停）、アービ タレーションコートまたは決定が不要となる。これらプロセッサのインストラク ションの独立性が存在するが、通信中では、外部形態で最早、存在しないと共に 、この代りに、プロセッサによる通信に先立って、プロトコルインストラクショ ンに従って、内部的に強調されるようになる。このことは、本発明による通信シ ステム２を、既知のシステムに対して識別することができ、この理由は、例えば 、通信時間や通信のパケットのサイズを、外部的に固定するからである。 これらプロセッサ１，１′，１″〜１ⁿの各々は、インテリジェント通信シス テム２を介して、データ３，３′，３″〜３ⁿを受信すると共に、新しいデータ ４，４′，４″〜４ⁿを発生する。新たに生成したデータ４，４′，４″〜４ⁿを 、このインテリジェント通信システム２によって、データ５，５′，５″〜５ⁿ の形態で、時間追従型通信プロセスで、これらプロセッサ１，１′，１″〜１ⁿ に分配する。このことを図示するために、第１図のインテリジェント通信システ ムは、特定時間に、データ３，３′，３″〜３ⁿを分配する。例えば、空データ をこれらプロセッサ１，１′，１″〜１ⁿで巡回する。処理において、例えば１ ２個のプロセッサによって、現在、個々の結果、またはデータパケット４，４′ ，４″〜４ⁿを、例えば、１／１２で満されたデータサークルで演算する。 インテリジェント通信システムによって、これら異なる１／１２で満されたデー タサイクルを組合せて、完全に満されたデータサイクルを形成すると共に、この サイクルを、後で、データ５，５′，５″〜５ⁿとして、通過させる。例えば、 完全に満されたデータサイクルとして、プロセッサ１，１′，１″〜１ⁿへ通過 させる。この結果、このサークルは閉鎖されると共に、各プロセッサのメモリ中 に存在する個々のアルゴリズムに従って、これらデータ５，５′，５″〜５ⁿを 、各プロセッサ１，１′，１″〜１ⁿによって、更に処理する。これらプロセッ サは、再びインテリジェント通信システムによって組合わされ、次に、特定の時 間に、新規データとして、個々のプロセッサに再度、分配される。 しかし乍ら、この通信システムによって、同時に演算することも可能である。 即ち、このシステムによって、呼出し、または外部インストラクションを必要と しないで、データを１つまたはそれ以上の組合せ算術ユニットに送給できる。こ の算術ユニットを、例えば、すべてのプロセッサによって利用できる。このよう な方法によって、最小値、最大値、合計値、Ｚ・バッファの決定のような演算が 、調整自由なカウンタモジュールによって実行できる。第１図によれば、例えば 、１２台のプロセッサ１，１′，１″〜１ⁿによって、処理において、異なった 個個の結果、即ち、データパケット４，４′，４″〜４ⁿを演算すると共に、例 えば、同一データサイクルを一緒に演算する。このインテリジェント通信システ ムによって、これらデータサイクルを重畳し、これから例えば最小値、最大値、 合計値等を演算すると共に、更に、後で、例えば完全に満たされたデータサイク ルとして、得られたデータ５，５′，５″〜５ⁿをプロセッサ１，１′，１″〜 １ⁿに供給する。 しかし乍ら、この通信システムを、オペレーションシステムとしても利用でき る。即ち、１つまたはそれ以上のオペレーションユニットを、１つまたはそれ以 上のプロセッサによってデータで送給するために利用することができる。１つま たはそれ以上のオペレーションユニットによって、データを１つまたはそれ以上 のプロセッサに分配する。このような分配が、データを受信できるプロセッサに 対して行われる。分配は、外部インストラクションを用いずに行われる。第１図 によれば、例えば、１２個のプロセッサ１，１′，１″〜１ⁿによって、１回の プロセスで、データパケット４，４′，４″〜４ⁿをオペレーションユニットに 送信し、このユニットによって、データパケットを、データ処理を実行できるプ ロセッサに分配する。また、このようなコントロールが、この通信システム内で 自律的な方法で行われる。また、本来、５，５′，５″〜５ⁿのような非変換デ ータを、例えば、部分的に満されたデータサークルとして、プロセッサ１，１′ ，１″〜１ⁿへ供給することが、この通信システムによって可能である。本発明 の知識を利用して、エキスパートは、多数の実行可能な例を考案する。例えば、 ある特定の実行によれば、データがこのオペレーションユニットによって決定さ れた基準を満す場合には、データが、１つまたはそれ以上のプロセッサからのみ 受信されるようになる。このような基準としては、データウインドウおよびデー タパケットの詳細または一部分とすることができる。 第２図は、第１図による実施例における通信システム用の通信プロセスのタイ ミングチャートである。このインテリジェント通信システムによって、個々のア ルゴリズムシーケンスおよびプロトコルインストラクションは、個々のプロセッ サ用のメモリに書込んである。データの交換が、第２図の左側の時間矢印“ｔ” の開始点より開始する。特定の時刻に、通信システム２によって、データブロッ ク３^*から、処理すべきデータ３，３′，３″〜３ⁿが個々のプロセッサ１，１′ ，１″〜１ⁿに供給される。通信システム２は状態２³となる。これらプロセッサ は、個々のアルゴリズムを実行すると共に、後で、それぞれの実行結果４，４′ ，４″〜４ⁿを通信システム２へ供給する。通信システムは、状態２ⁿとなると、 データ４，４′，４″〜４ⁿを個々のプロセッサ１，１′，１″〜１ⁿから受信す る。これらデータまたはデータパケット４，４′，４″〜４ⁿを、インテリジェ ント通信システム２によって、互いに組合わせて、仮想データブロック５^*を構 成すると共に、次に、これらの一部分を、これらプロセッサヘ分配することがで きる。これらデータ通信プロセスを繰返し実行できる。インテリジェント通信シ ステム２によって、仮想データブロック５^*中へ組込んだデータによって、特定 の時刻に、処理すべきデータ５，５′，５″〜５ⁿとして、これらをプロセッサ １，１′，１″〜１ⁿへ分配することができる。この通信システムが状態２⁵とな ると、データ５，５′，５″〜５ⁿを個々のプロセッサ１，１′，１ ″〜１ⁿに送信する。次に、個々のプロセッサの結果、６，６′，６″〜６ⁿ通信 システム２によって、再度、集められ、もう一度、仮想データブロック７^*に組 込まれる。次に、このインテリジェント通信システム２は状態２⁷となる。 生成したデータパケットは、一定のサイズ、または異なったサイズを有するこ とが可能となる。従って、例えば、イメージを表わすデータセット（組）を、ラ イン毎、またはブロック毎に分割することができる（また、異なったブロックサ イズでも分割可能）。一好適実施例において、一定またはフレキシブルウインド ウを創作でき、ここでは、個々のプロセッサはデータを送信または受信する。こ のウインドウ長を、各プロセッサに対して、自由に調整することができる。 このインテリジェント通信システムにおいて、演算が行われると、伝送中、デー タフィールドは、時間的にオーバーラップできる。各データポイントに対して、 対応する機能が、算術ユニット中で、実行される。例えば、最低の機能で、対応 する機能の最小値が演算される。本発明の思想を有するエキスパートによれば、 このような転送を実行する方法を沢山考案できる。 通信および処理を、一緒に同期化するためには、多くの可能性が存在している 。即ち、 ａ）個々のプロセッサによって、個々のデータ４，４′，４″〜４ⁿを発生し 、これらデータをブロックとし、通信システム２に転送し、およびこれらプロセ ッサは、処理すべきデータ５，５′，５″〜５ⁿのすべてが、プロセッサ１，１ ′，１″〜１ⁿに到着するまで、待機する。 ｂ）個々のプロセッサによって、個々のデータ４，４′，４″〜４ⁿを発生し 、これらデータを個々に通信システム２に転送すると共に、これら処理すべきデ ータ５，５′，５″〜５ⁿがプロセッサ１，１′，１″〜１ⁿに到着するまで待機 する。 ｃ）個々のプロセッサによって個々のデータ４，４′，４″〜４ⁿを発生し、 これらデータをブロックとして通信システム２へ転送する。処理すべきデータ５ ，５′，５″〜５ⁿのあるデータがプロセッサ１，１′，１″〜１ⁿに到着すると すぐに、プロセッサは、更に処理を開始する。 ｄ）個々のプロセッサによって、個々のデータ４，４′，４″〜４ⁿを発生し 、 これらデータをそれぞれ通信システム２に転送する。処理すべきデータ５，５′ ，５″〜５ⁿのあるデータがプロセッサ１，１′，１″〜１ⁿに到着するとすぐに 、これらプロセッサは更に処理を開始する。 また、通信システムによって転送されるパケットのサイズを変化することがで きる。従って、個々のプロセッサは、通信に先立って、個々に固定されたパケッ トのサイズで通信することができる。従って、要求の機能として、技術的に、最 大の伝送帯域を、完全に利用できるか、または、数個の伝送チャネルへ分解でき るので、この結果として、例えば、同時に送信および受信（第５図の説明を参照 ）が存在する。同一方法で、通信中に、各プロセッサの通信時間を、予じめ決め られたプロトコルインストラクションに従って変更できるので、各プロセッサの 転送のパケットサイズを、通信中に変更することができる。 第３図は、本発明による通信システムにおける並列動作するプロセッサのモデ ルを表わす。一好適実施例によれば、個々のプロセッサ１，１′，１″〜１ⁿは 高速プロセッサである。これらプロセッサの各々には、通信コントローラ６．１ ，６．１′，６．１″〜６．１ⁿおよび、２つのメモリ７．１，７．１′，７． １″〜７．１ⁿおよび８．１，８．１′，８．ｌ″〜８．１ⁿを有している。これ ら通信コントローラ６．１，６．１′，６．１″〜６．１ⁿによって、これらメ モリ７．１，７．１′，７．１″〜７．１ⁿおよび８．１，８．１′，８．１″ 〜８．１ⁿに対するアクセスが、プロセッサ１，１′，１″〜１ⁿと通信システム ２との間で確立される。通信コントローラは、個々の構成を有することができる か、または、数個の通信コントローラをモジュール、例えばチップ上に組合せる ことができる。メモリ７．１，７．１′，７．ｌ″〜７．１ⁿはデータメモリ、 例えばビディオＤＲＡＭであり、また、メモリ８．１，８．１′，８．１″〜８ ．１ⁿは、例えば、インストラクションメモリ、例えば、ＳＲＡＭである。これ らデータメモリ７．１，７．１′，７．１″〜７．１ⁿおよびインストラクショ ンメモリ８．１，８．１′，８．１″〜８．１ⁿは、２つの入力を有することが 好適である。一方の入力はプロセッサ用であり、他方の入力は、通信システムに 対するインターフェイスとしてである。このようにして装備した、例えば、一方 のプロセッサ１によってデータを処理できると共に、それのデータ メモリ７．１にアクセスでき、これは、処理すべき新しいデータの切換えを、通 信システム２からインターフェイスを介して分配しないで実行する。次に、デー タメモリ７．１の２つの入力の開閉を、通信コントローラ６．１を介して制御す る。 演算が、通信システム２内の１個またはそれ以上の算術ユニットで行われると 、これらユニット（コンパレータ、加算器、論理演算装置等）が、通信コントロ ーラ６．１，６．１′，６．１″〜６．１ⁿ中に存在する。この通信コントロー ラにおける算術ユニットを利用して、タスク受入れをコントロールすることもで きる。例えば、通信コントローラは、データ値がプロセッサで決まる或る予期し た値以内の場合に、タスクのみを受入れることができる。 高速オペレーションシステムが、通信システム２内で動作する場合に、プロセ ッサ１，１′，１″〜１ⁿは、データの受入れの用意ができたような時間を、通 信コントローラ６．１，６．１′，６．１″〜６．１ⁿに表示する。次に、これ ら通信コントローラ６．１，６．１′，６．１″〜６．１ⁿは、通信システム２ よりタスクを取込む。 第４図は、本発明による通信システムで実行されるマルチレイヤ（多層）パー セプトロン（ニューロネットワーク）のモデルを表わす。このマルチレイヤパー セプトロンは、並列処理可能な応用例である。これは、ユニバーサル学習モデル であり、このモデルによって、アルゴリズムに従って、複数の層Ｌ_n-1， Ｌ_n， Ｌ_n+1 （ｎは正の整数）における値の生成を表わしている。層Ｌ_nにおいて予じ め決定される初期値から開始して、これら層を前進方向（ｎ＋１）に向って、最 後の値の演算が行われると共に、後進方向（ｎ−１）に向って、これら層を介し て、元の値の演算が行われる。このように実行するために、各層における個々の プロセッサ１，１′，１″〜１ⁿによって、並列結果のセットを演算すると共に 、次の層の値を演算する前に、これらプロセッサは互いに通信する。このような 通信結果のセットを、隣接層の個々のプロセッサ１，１′，１″〜１ⁿを連結す る線によって表わしている。これら多数のプロセッサおよび演算の複雑度に対応 して、これら結果のセットも大きくすることができる。即ち、これら通信は、急 速にアルゴリズムの実行におけるスピード決定ステップとなり得るものである。 本発明による通信システム２の利点としては、このシステムをプログラムでき ることであると共に、パーセプトロンアルゴリズムの実行の開始に先立って、個 々のプロセッサ１，１′，１″〜１ⁿは、それらのデータメモリ７．１，７．１ ′，７．１″〜７．１ⁿおよびインストラクションメモリ８．１，８．１′，８ ．１″〜８．１ⁿにおいて、個々のアルゴリズムまたは演算用ソフトウエア、こ れを実行するために必要な特定のデータセット、ならびに、プロトコルインスト ラクション（例えば、個々の通信時間や、伝送帯域幅）を受信することである。 この結果として、このアルゴリズムの実行中に、個々のソフトウエアに従って、 独立して動作できるようになる。プロトコルインストラクションを基準にして、 何時、これら結果を送信および受信するかを知ると共に、どのようにして、自己 のデータセットをこれら結果で更新するかを知るようになる。 従って、この通信システムにおけるインテリジェンス性は、アルゴリズムの実 行中に、最小限のデータのみを通信に使うことであると共に、この通信システム が実質的に自律的に機能することである。予じめ転送されたプロトコルインスト ラクションによって、階層の無い通信が導入されるようになる。この自律性とは 、個々のプロセッサ間の通信パケットサイズを有するタイムテーブルまたはスケ ジュールが、プロトコルインストラクションに従って、通信に先立って固定され ることである。最小化とは、他の数個のプロセッサに供給すべき個々のデータ値 によって、通信システムを一度だけロードすることである。この特別なデータ値 に関連した、すべてのプロセッサによって、これのコピーを作成する。プロトコ ルインストラクションに従って、結果として、通信コントローラは、何時、通信 に参加するかを、例えば通信したデータ値を計数することによって、知ることが でき、また、従来から、高度の権限によって要求されているように、何時、通信 に参加する必要がないか、および不必要に長い期間、通信ラインを開放にしてお く必要がないか、ならびに待機する必要がないかを知ることができる。第３図に よれば、データメモリ７．１，７．１′，７．１″〜７．１ⁿの入力の開放およ び閉鎖を、個々のプロセッサ１，１′，１″〜１ⁿの通信コントローラ６．１， ６．１′，６．１″〜６．１ⁿを介して制御する。従って、データ長および通信 時間は、最小限となり、この結果、短かくなると共に既知となる。 この通信システムは、プログラム可能であると共に、実際の通信の前に、参加 しているプロセッサに対して、ソフトウエア、データおよびプロトコルインスト ラクションを転送する結果として、この通信システムは、高速化されるだけでな く、フレキシブルとなる。利用したハードウエア、即ち、データメモリを有する プロセッサおよび通信コントローラによって、高速の通信が達成される。この理 由は、データメモリへのアクセスが通信システムにのみ向うからである。これを 、高速時間方法で開放および閉鎖することが可能となる。個々の応用例、即ち、 ソフトウエアとデータとの間で変化したものが、実際の通信に先立って、これら プロセッサへ転送され、これによって、一般的な利用範囲が確保される。 第５図は、データソースおよびデータシンクを有する、本発明の通信システム のアーキテクチュアの第２実施例をブロック線図形態で表わしている。ここでは 、リング構造の通信が行われ、この通信システム２によって、個々のプロセッサ １，１′，１″〜１ⁿを閉鎖したリングで連結している。リニア（線形）マトリ ックスやツリー構造とは異なって、これらリング構造によって、データに対して 同時にアクセスできるようになる。これらリング構造では、例えば、従来のバス ベース式即ち、リニア通信システムによるデータレートより高いデータレートで 動作できる。その理由は、単一の送信器によって情報を、それぞれ既知の受信者 へ提供し、これは、回路上の基準から実行しやすいからである。従って、これら 構造は、高速となると共に、より長い距離で動作できるようになる。原理上、リ ニア、マトリックスまたはツリー構造も可能である。リニア構造は、限られたス ペースにおける小型システムで容易に実行できるものである。次に、個々の通信 コントローラを、リニアマトリックスとバス内で連続する。また、本発明の思想 に基いて、エキスパートによれば、種々の変更を行なうことができる。 第５図による実施例においては、個々のプロセッサ１，１′，１″〜１ⁿに、 データメモリ７．１，７．１′，７．１″〜７．１ｎおよびインストラクション メモリ８．１，８．１′，８．１″〜８．１ⁿを設けると共に、通信コントロー ラ６．１，６．１′，６．１″〜６．１ⁿを介して、これらプロセッサは、通信 に参加する（第１〜第３図に基く説明を参照）。実際の通信、即ち、すべてのプ ロセッサ１，１′，１″〜１ⁿ間でのデータとして、演算結果の交換動作に先立 って、これら演算結果が、個々の演算用ソフトウエア、演算に必要なデータセッ ト、プロトコルインストラクションならびに通信パケットサイズと一緒に供給さ れる。通信システムのインテリジェンス性としては、個々のプロセッサ間での通 信を最小限にすることができると共に、最適、且つ、超高速な方法で実行できる ことである。個々のアルゴリズムによるデータの実行中に、通信すべきデータと して、結果が得られると共に、これらプロセッサを介してのデータの分配は、デ ータソースおよびデータシンクを参照して行わうことができる。この用語“デー タソース”は、この図において、黒くハッチングを付けられたプロセッサ１，１ ′，１″〜１ⁿの満たされた”メモリに対して用いられるのに対して、用語“デ ータシンク”は、明るい、ハッチングの付けられていないプロセッサ１，１，１ ″〜１ⁿの“空の”メモリに対して用いられる。例えば、第５図に示す時間にお いて、通信が、プロセッサ１，１’と１″との間で通信システム２を介して実行 されており、同時にプロセッサ１と１′との間で異なったサイズのパケット手段 によって、データをプロセッサ１″へ転送する。プロセッサ１^n-1によって、デ ータをプロセッサ１^n-2と１ⁿに同時に転送する。例えば、通信に参加しているプ ロセッサの転送権限が順番で与えられるようなデマルチプレックス（逆多重化） トークンリングにおける通信システム以外の、本発明による通信システムでは、 数個のプロセッサからのデータに同時にアクセスできるような、マルチプレック ス（多重化）動作が可能となる。このことは、個々のプロトコルインストラクシ ョンの高度なフレキシビィリティによるものである。これらプロトコルインスト ラクションはデータの通信のみに限定されるが、通信用プロセッサを、外部的且 つ階層的に呼出す必要がない事実のために、通信すべきデータのサイズに対応す る伝送帯域幅を、数個の、より狭く、且つ独立した伝送チャネルに分割すること ができる。通信の方向が予じめ決められていないので、その結果として、プロセ ッサ１^n-1は、プロセッサ１^n-2と１ⁿと逆方向に通信するようになる。通常、シ ーケンス（順序）および方向も、通信中変更可能である。 また、別の実施例では、第１図〜第５図の構造を有する本発明の通信システム を、ハイパープロセッサとして見なすことができる。このハイパープロセッサを 、他の通信システムと通信を行なうインテリジェント通信コントローラに設ける こ ともできる。上述の説明に従って、このようなハイパープロセッサを数台、一緒 に結合することができ、このことによって、ハイパー／ハイパープロセッサが得 られると共に、このような繰返えしを、無限に実行できる。このことによって、 極めて大型で且つ、強力なスーパーコンピュータを構築することができる。この ようなハイパープロセッサは、これまでに説明したような広範囲なアーキテクチ ュアを有している。従って、一好適実施例によれば、数個のリング状通信システ ムを以下の方法で互いに結合することができる。即ち、これら通信システムは、 インテリジェント通信コントローラを経て互いに通信できると共に、１台のハイ パープロセッサは、サーバー／クライアントアーキテクチュアの観念において、 マスタとなるように結合する。また他の実施例によれば、他の異なった構造のア ーキテクチュアを、相互に、ハイパープロセッサのリニア、マトリックスまたは ツリー構造に結合することができる。また、本発明の技術知識に基いて、エキス パートによれば、多数の変形例を創作することができる。

Claims (1)

1. 【特許請求の範囲】 １．データ処理用マルチプロセッサシステムを並列動作させるに当り、このマ ルチプロセッサシステムのプロセッサは個々のデータメモリ、インストラクショ ンメモリを有すると共に、共通の通信システムとインターフェイスし、この共通 の通信システムを全体として、シーケンスの実行における最重要点に対してプロ グラムし、これに対応して、自律的な手法で動作させ、通信に先立って、これら 個々のプロセッサのメモリに、個々のアルゴリズム、データセットおよびプロト コルインストラクションを供給し、これら個々のプロセッサによってこれらデー タセットをアルゴリズムで独立して処理し、個々の結果を演算し、これら個々の 結果のすべてを、前記プロトコルインストラクションに対応するデータとして、 通信用に、すべてのプロセッサに対して、自律的な形態で提供するようにしたマ ルチプロセッサシステム並列動作方式。 ２．前記個々のプロセッサによって、前記プロトコルインストラクションに従 って独立してデータを送信／受信する場合に、自律性が存在するようにした請求 項１記載の方式。 ３．前記自律性は、前記通信プロトコルに従って、通信したデータで、それら の個々のデータセットを独立して更新する個々のプロセッサより構成され、これ らプロセッサによって、個々のアルゴリズムを、前記独立の、更新した個々のデ ータセットで更に処理するようにした請求項１または２記載の方式。 ４．前記個々のプロセッサによって、通信したデータを計数することにより、 これら個々のデータセットを自律的に更新するようにした請求項３記載の方式。 ５．前記自律性は、通信パケットサイズを有するスケジュールから成り、これ らパケットサイズを、通信に先立って、前記プロトコルインストラクションに対 応する個々のプロセッサ間で固定するようにした請求項１〜４のいずれかに記載 の方式。 ６．同様に大きな通信パケットサイズを前記個々のプロセッサ間で利用するよ うにした請求項５記載の方式。 ７．それぞれ異なった大きさの通信パケットサイズを前記個々のプロセッサ間 で利用するようにした請求項５記載の方式。 ８．前記自律性は、前記個々のプロセッサ間の伝送の帯域幅より成り、この帯 域幅を、通信に先立って、前記プロトコルインストラクションに従って固定する ようにした請求項１〜５のいずれかに記載の方式。 ９．マルチプレックス動作が、数個のプロセッサから、数個の伝送帯域を介し てのデータにアクセスして実行される請求項８記載の方式。 10．前記伝送帯域を、通信すべきデータのサイズに担当する、数個のより狭く 、且つ独立した伝送チャネルに分割するようにした請求項９記載の方式。 11．前記個々のプロセッサは、前記通信システムに対して、インターフェイス を介して、データを送信／受信することによって、互いに通信のみを行なうよう にした請求項１〜１０のいずれかに記載の方式。 12．個々のデータセットからの変更したデータをデータとして通信するように した請求項１１記載の方式。 13．前記個々のプロセッサは、通信コントローラを有し、これら通信コントロ ーラによって、インターフェイスを介して、前記通信システムへのデータメモリ の開放および閉鎖をコントロールするようにした請求項１〜１２記載の方式を実 行する通信システム。 14．前記通信コントローラは、前記個々のプロセッサとは独立して動作すると 共に、これら個々のプロセッサは、前記データメモリの開放／閉鎖ならびに前記 インターフェイスを介しての通信とは独立して動作するようにした請求項１３記 載の通信システム。 15．数個の通信コントローラをモジュール上で一緒に組合わせた請求項１３記 載の通信システム。 16．前記通信コントローラを有するプロセッサを閉鎖したリング内に配置した 請求項１３記載の通信システム。 17．前記通信コントローラを、バス手段によって相互接続した請求項１６記載 の通信システム。 18．前記通信コントローラの１つまたはそれ以上を、１つまたはそれ以上の共 有可能な算術ユニットとして動作させ、１つまたはそれ以上のプロセッサによっ て、データを前記通信コントローラに自律的に送給し、ここで演算を実行するよ うにした請求項１３記載の通信システム。 19．前記通信コントローラの１つまたはそれ以上を、動作メカニズムとして動 作させ、１つまたはそれ以上のプロセッサによって、データを前記通信コントロ ーラに自律的に送給すると共に、これら通信コントローラによって、データを１ つまたはそれ以上のプロセッサに転送した請求項１３記載の通信システム。 20．請求項１３〜１９のいずれかに記載の通信システムから構築されたハイパ ープロセッサにおいて、このハイパープロセッサに、更に、通信コントローラを 設け、これによって、他のハイパープロセッサと通信可能としたハイパープロセ ッサ。 21．数個のハイパープロセッサを互いに結合した請求項２０記載のハイパープ ロセッサ。 22．数個のハイパープロセッサを、互いに、階層的に結合した請求項２１記載 のハイパープロセッサ。