JP2018137352A - 電子部品の製造方法 - Google Patents

Abstract

【課題】歩留まりを向上させることができる電子部品の製造方法を提供する。【解決手段】積層コイル部品の製造方法は、複数の部品領域と、切断予定領域と、を備える積層体を形成する工程Ｓ１０と、切断予定領域において積層体を切断する工程Ｓ３０と、工程Ｓ３０により個片化された複数の積層体個片を熱処理する工程Ｓ４０と、を含む。工程Ｓ１０は、素体形成層を支持体上に形成する工程Ｓ５と、一対の導体パターンを、切断予定領域を挟んで互いに対向すると共に、切断予定領域に沿って延在するように素体形成層上に形成する工程Ｓ６と、一対の導体パターンの形状に対応する形状と、切断予定領域のうち、一対の導体パターンに挟まれた部分の形状に対応する形状と、が除去された素体パターンを、素体形成層上に形成する工程Ｓ７と、を含む。【選択図】図４

Description

本発明は、電子部品の製造方法に関する。

チップと、チップの表面に設けられた外部電極と、を備える電子部品が知られている。この電子部品では、外部電極がチップの外面に形成されているので、チップのサイズを電子部品の既定サイズよりも一回り小さくする必要がある。したがって、チップの容積を十分に確保できない場合がある。

特許文献１には、素体と、素体に設けられた凹部内に配置された外部電極と、を備える電子部品が開示されている。この電子部品では、外部電極が凹部内に配置されているため、素体の容積を確保することができる。この電子部品の製造方法では、絶縁層及び外部電極パターン等が積層されてなる積層体を形成した後、積層体を切断及び熱処理することによって複数の電子部品が製造される。

特許第４８１６９７１号公報

特許文献１に記載の電子部品の製造方法では、積層体を切断する工程において、絶縁層及び外部電極パターンが同時に切断される。したがって、切断条件を絶縁層及び外部電極パターンごとに最適化することが困難である。このため、切断ずれ及び切断時の応力による積層体の歪みが生じ、歩留まりが低下する懼れがある。

本発明は、歩留まりを向上させることができる電子部品の製造方法を提供することを目的とする。

本発明に係る電子部品の製造方法は、素体及び導体を備える電子部品の製造方法であって、電子部品となる複数の部品領域と、複数の部品領域の間に配置された切断予定領域と、を備える積層体を形成する工程と、切断予定領域において積層体を切断する工程と、切断する工程により個片化された複数の積層体個片を熱処理する工程と、を含み、積層体を形成する工程は、素体の構成材料を含む素体形成層を支持体上に形成する第一工程と、導体の構成材料を含む一対の導体パターンを、切断予定領域を挟んで互いに対向すると共に、切断予定領域に沿って延在するように素体形成層上に形成する第二工程と、素体の構成材料を含む素体パターンであって、一対の導体パターンの形状に対応する形状と、切断予定領域のうち、一対の導体パターンに挟まれた部分の形状に対応する形状と、が除去された素体パターンを、素体形成層上に形成する第三工程と、を含む。

この電子部品の製造方法では、一対の導体パターンが切断予定領域を挟んで互いに対向すると共に、切断予定領域に沿って延在するように形成される。したがって、切断条件を素体形成層及び素体パターンに合わせて最適化することができる。これにより、切断ずれ、及び切断時の応力による積層体の歪みが抑制され、歩留まりを向上させることができる。

本発明に係る電子部品の製造方法では、第二工程及び第三工程が繰り返し行われてもよい。この場合であっても、切断ずれ、及び切断時の応力による積層体の歪みが抑制され、歩留まりを向上させることができる。

本発明に係る電子部品の製造方法では、第二工程は、一対の導体パターンをフォトリソグラフィ法により第一基材上に形成する工程と、一対の導体パターンを素体形成層上に転写する工程と、を含み、第三工程は、素体パターンをフォトリソグラフィ法により第二基材上に形成する工程と、素体パターンを素体形成層上に転写する工程と、を含んでもよい。この場合、導体パターン及び素体パターンは、いずれもフォトリソグラフィ法により形成される。したがって、印刷法により形成される場合に比べて、導体パターン及び素体パターンを精度よく形成することができる。

本発明に係る電子部品の製造方法は、切断する工程の前に、積層体を積層方向にプレスする工程を更に含んでもよい。この場合、例えば、隣り合う導体パターン及び素体パターンを互いに密着させることができる。

本発明に係る電子部品の製造方法によれば、歩留まりを向上させることが可能となる。

実施形態に係る積層コイル部品の製造方法により製造される積層コイル部品の斜視図である。 図１に示される積層コイル部品の分解斜視図である。 図１のIII-III線に沿った積層コイル部品の断面図である。 実施形態に係る積層コイル部品の製造方法を示すフローチャートである。 積層体の斜視図である。 積層体が備える層の平面図である。 積層体が備える層の平面図である。 積層体が備える層の平面図である。 積層体が備える層の平面図である。 積層体が備える層の平面図である。 積層体が備える層の平面図である。 実施形態に係る積層コイル部品の製造方法を概念的に示す断面図である。 実施形態に係る積層コイル部品の製造方法を概念的に示す断面図である。 実施形態に係る積層コイル部品の製造方法を概念的に示す断面図である。

以下、添付図面を参照して、本発明の実施形態について詳細に説明する。説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

［積層コイル部品］
図１〜図３を参照して、実施形態に係る積層コイル部品を説明する。図１は、実施形態に係る積層コイル部品の斜視図である。図２は、図１に示される積層コイル部品の分解斜視図である。図３は、図１のIII-III線に沿った積層コイル部品の断面図である。

図１〜図３に示されるように、実施形態に係る積層コイル部品１は、素体２と、実装用導体３，４と、複数のコイル導体５ｃ，５ｄ，５ｅ，５ｆと、接続導体６，７と、を備えている。

素体２は、直方体形状を呈している。直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。素体２は、端面２ａ，２ｂと、側面２ｃ，２ｄ，２ｅ，２ｆと、を有している。端面２ａ，２ｂは、互いに対向している。側面２ｃ，２ｄは、互いに対向している。側面２ｅ，２ｆは、互いに対向している。以下では、端面２ａ，２ｂの対向方向を方向Ｄ１、側面２ｃ，２ｄの対向方向を方向Ｄ２、及び、側面２ｅ，２ｆの対向方向を方向Ｄ３とする。方向Ｄ１、方向Ｄ２、及び方向Ｄ３は互いに略直交している。

端面２ａ，２ｂは、側面２ｃ，２ｄを連結するように方向Ｄ２に延在している。端面２ａ，２ｂは、側面２ｅ，２ｆを連結するように方向Ｄ３にも延在している。側面２ｃ，２ｄは、端面２ａ，２ｂを連結するように方向Ｄ１に延在している。側面２ｃ，２ｄは、側面２ｅ，２ｆを連結するように方向Ｄ３にも延在している。側面２ｅ，２ｆは、側面２ｃ，２ｄを連結するように方向Ｄ２に延在している。側面２ｅ，２ｆは、端面２ａ，２ｂを連結するように方向Ｄ１にも延在している。

側面２ｃは、実装面であり、例えば積層コイル部品１を図示しない他の電子機器（例えば、回路基材、又は電子部品）に実装する際、他の電子機器と対向する面である。端面２ａ，２ｂは、実装面（すなわち側面２ｃ）から連続する面である。

素体２の方向Ｄ１における長さは、素体２の方向Ｄ２における長さ及び素体２の方向Ｄ３における長さよりも長い。素体２の方向Ｄ２における長さと素体２の方向Ｄ３における長さとは、互いに同等である。すなわち、本実施形態では、端面２ａ，２ｂは正方形状を呈し、側面２ｃ，２ｄ，２ｅ，２ｆは、長方形状を呈している。素体２の方向Ｄ１における長さは、素体２の方向Ｄ２における長さ、及び素体２の方向Ｄ３における長さと同等であってもよいし、これらの長さよりも短くてもよい。素体２の方向Ｄ２における長さ及び素体２の方向Ｄ３における長さは、互いに異なっていてもよい。

なお、本実施形態で「同等」とは、等しいことに加えて、予め設定した範囲での微差又は製造誤差などを含んだ値を同等としてもよい。たとえば、複数の値が、当該複数の値の平均値の±５％の範囲内に含まれているのであれば、当該複数の値は同等であると規定する。

素体２には、凹部２１，２２，２３，２４が設けられている。凹部２１，２２は、一体的に設けられ、実装用導体３に対応している。凹部２３，２４は、一体的に設けられ、実装用導体４に対応している。

凹部２１は、側面２ｃの端面２ａ側に設けられ、側面２ｄに向かって窪んでいる。凹部２２は、端面２ａの側面２ｃ側に設けられ、端面２ｂに向かって窪んでいる。凹部２３は、側面２ｃの端面２ｂ側に設けられ、側面２ｄに向かって窪んでいる。凹部２４は、端面２ｂの側面２ｃ側に設けられ、端面２ａに向かって窪んでいる。

凹部２１，２２，２３，２４は、例えば、同形状を呈している。凹部２１，２２，２３，２４は、側面２ｄ，２ｅ，２ｆから離間して設けられている。凹部２１と凹部２３とは、方向Ｄ１において互いに離間して設けられている。

素体２は、複数の素体層１２ａ〜１２ｆが方向Ｄ３において積層されることによって構成されている。具体的な積層構成については後述する。実際の素体２では、複数の素体層１２ａ〜１２ｆは、その層間の境界が視認できない程度に一体化されている。素体層１２ａ〜１２ｆは、例えば磁性材料（Ｎｉ−Ｃｕ−Ｚｎ系フェライト材料、Ｎｉ−Ｃｕ−Ｚｎ−Ｍｇ系フェライト材料、又はＮｉ−Ｃｕ系フェライト材料等）により構成されている。素体層１２ａ〜１２ｆを構成する磁性材料には、Ｆｅ合金等が含まれていてもよい。素体層１２ａ〜１２ｆは、非磁性材料（ガラスセラミック材料、誘電体材料等）から構成されていてもよい。

実装用導体３は、凹部２１，２２内に配置されている。実装用導体４は、凹部２３，２４内に配置されている。実装用導体３，４は、方向Ｄ１において互いに離間している。実装用導体３，４は、例えば、同形状を呈している。実装用導体３，４は、例えば、断面Ｌ字状を呈している。実装用導体３，４は、例えば、方向Ｄ３から見てＬ字状を呈しているとも言える。実装用導体３，４には、電解めっき又は無電解めっきが施されることにより、その外表面にはめっき層が形成されていてもよい。めっき層は、例えばＮｉ、Ｓｎ、Ａｕ等を含んでいる。

実装用導体３は、方向Ｄ３から見てＬ字状を呈する複数の実装用導体層１３が、方向Ｄ３において積層されることによって構成されている。実際の実装用導体３では、複数の実装用導体層１３は、その層間の境界が視認できない程度に一体化されている。実装用導体３は、一体的に形成された導体部分３１，３２を有している。導体部分３１，３２は、略矩形板状を呈している。導体部分３１，３２は、例えば、同形状を呈している。導体部分３１は、凹部２１内に配置されている。導体部分３２は、凹部２２内に配置されている。

実装用導体４は、方向Ｄ３から見てＬ字状を呈する複数の実装用導体層１４が、方向Ｄ３において積層されることによって構成されている。実際の実装用導体４では、複数の実装用導体層１４は、その層間の境界が視認できない程度に一体化されている。実装用導体４は、一体的に形成された導体部分４１，４２を有している。導体部分４１，４２は、略矩形板状を呈している。導体部分４１，４２は、例えば、同形状を呈している。導体部分４１は、凹部２３内に配置されている。導体部分４２は、凹部２４内に配置されている。

複数のコイル導体５ｃ，５ｄ，５ｅ，５ｆは、互いに接続されて、素体２内でコイル１０を構成している。コイル導体５ｃ，５ｄ，５ｅ，５ｆは、方向Ｄ３から見て、少なくとも一部が互いに重なるように配置されている。コイル導体５ｃ，５ｄ，５ｅ，５ｆは、端面２ａ，２ｂ及び側面２ｃ，２ｄ，２ｅ，２ｆから離間して配置されている。

コイル導体５ｃは、コイル１０の一方の端部を構成している。コイル導体５ｃの一方の端部と接続導体６とは、方向Ｄ１において隣り合い、互いに接続されている。コイル導体５ｃの他方の端部とコイル導体５ｄの一方の端部とは、方向Ｄ３において隣り合い、互いに接続されている。コイル導体５ｄの他方の端部とコイル導体５ｅの一方の端部とは、方向Ｄ３において隣り合い、互いに接続されている。コイル導体５ｅの他方の端部と、コイル導体５ｆの一方の端部とは、方向Ｄ３において隣り合い、互いに接続されている。コイル導体５ｆの他方の端部と接続導体７とは、方向Ｄ１において隣り合い、互いに接続されている。

コイル導体５ｃ，５ｄ，５ｅ，５ｆは、複数のコイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆが、方向Ｄ３において積層されることによって構成されている。つまり、複数のコイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆは、それぞれ方向Ｄ３から見て、全部が互いに重なるように配置されている。コイル導体５ｃ，５ｄ，５ｅ，５ｆは、１つのコイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆによって構成されていてもよい。なお、図２では、１つのコイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆのみが示されている。実際のコイル導体５ｃ，５ｄ，５ｅ，５ｆでは、複数のコイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆは、その層間の境界が視認できない程度に一体化されている。

接続導体６は、方向Ｄ１に延在し、コイル１０のコイル導体５ｃと導体部分４２とに接続されている。接続導体７は、方向Ｄ１に延在し、コイル導体５ｆと導体部分３２とに接続されている。接続導体６，７は、複数の接続導体層１６，１７が、方向Ｄ３において積層されることによって構成されている。なお、図２では、１つの接続導体層１６，１７のみが示されている。実際の接続導体６，７では、複数の接続導体層１６，１７は、その層間の境界が視認できない程度に一体化されている。

上述の実装用導体層１３，１４、コイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆ、及び接続導体層１６，１７は、導電材料（例えば、Ａｇ又はＰｄ）により構成されている。これらの各層は、同じ材料により構成されていてもよいし、異なる材料により構成されていてもよい。これらの各層は、断面略矩形状を呈している。

積層コイル部品１は、複数の層Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ，Ｌｅ，Ｌｆを備えている。積層コイル部品１は、例えば、側面２ｆ側から順に、２つの層Ｌａ、１つの層Ｌｂ、３つの層Ｌｃ、３つの層Ｌｄ、３つの層Ｌｅ、３つの層Ｌｆ、１つの層Ｌｂ、及び２つの層Ｌａが積層されることにより構成されている。なお、図２では、３つの層Ｌｃ、３つの層Ｌｄ、３つの層Ｌｅ、及び３つの層Ｌｆについて、それぞれ１つが図示され、他の２つの図示が省略されている。

層Ｌａは、素体層１２ａにより構成されている。

層Ｌｂは、素体層１２ｂと、実装用導体層１３，１４とが互いに組み合わされることにより構成されている。素体層１２ｂには、実装用導体層１３，１４の形状に対応する形状を有し、実装用導体層１３，１４が嵌め込まれる欠損部Ｒｂが設けられている。素体層１２ｂと、実装用導体層１３，１４の全体とは、互いに相補的な関係を有している。

層Ｌｃは、素体層１２ｃと、実装用導体層１３，１４及びコイル導体層１５ｃとが互いに組み合わされることにより構成されている。素体層１２ｃには、実装用導体層１３，１４及びコイル導体層１５ｃの形状に対応する形状を有し、実装用導体層１３，１４、コイル導体層１５ｃ及び接続導体層１６が嵌め込まれる欠損部Ｒｃが設けられている。素体層１２ｃと、実装用導体層１３，１４、コイル導体層１５ｃ及び接続導体層１６の全体とは、互いに相補的な関係を有している。

層Ｌｄは、素体層１２ｄと、実装用導体層１３，１４及びコイル導体層１５ｄとが互いに組み合わされることにより構成されている。素体層１２ｄには、実装用導体層１３，１４及びコイル導体層１５ｄの形状に対応する形状を有し、実装用導体層１３，１４及びコイル導体層１５ｄが嵌め込まれる欠損部Ｒｄが設けられている。素体層１２ｄと、実装用導体層１３，１４及びコイル導体層１５ｄの全体とは、互いに相補的な関係を有している。

層Ｌｅは、素体層１２ｅと、実装用導体層１３，１４及びコイル導体層１５ｅとが互いに組み合わされることにより構成されている。素体層１２ｅには、実装用導体層１３，１４及びコイル導体層１５ｅの形状に対応する形状を有し、実装用導体層１３，１４及びコイル導体層１５ｅが嵌め込まれる欠損部Ｒｅが設けられている。素体層１２ｅと、実装用導体層１３，１４及びコイル導体層１５ｅの全体とは、互いに相補的な関係を有している。

層Ｌｆは、素体層１２ｆと、実装用導体層１３，１４、コイル導体層１５ｆ及び接続導体層１７とが互いに組み合わされることにより構成されている。素体層１２ｆには、実装用導体層１３，１４、コイル導体層１５ｆ及び接続導体層１７の形状に対応する形状を有し、実装用導体層１３，１４、コイル導体層１５ｆ及び接続導体層１７が嵌め込まれる欠損部Ｒｆが設けられている。素体層１２ｆと、実装用導体層１３，１４、コイル導体層１５ｆ及び接続導体層１７の全体とは、互いに相補的な関係を有している。

欠損部Ｒｂ，Ｒｃ，Ｒｄ，Ｒｅ，Ｒｆは、一体化されて上述の凹部２１，２２，２３，２４を構成している。欠損部Ｒｂ，Ｒｃ，Ｒｄ，Ｒｅ，Ｒｆの幅（以下、欠損部の幅）は、基本的に、実装用導体層１３，１４、コイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆ、及び接続導体層１６，１７の幅（以下、導体部の幅）よりも広くなるように設定される。素体層１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆと、実装用導体層１３，１４、コイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆ、及び接続導体層１６，１７との接着性向上のために、欠損部の幅は、敢えて導体部の幅よりも狭くなるように設定されてもよい。欠損部の幅から導体部の幅を引いた値は、例えば、−３μｍ以上１０μｍ以下であることが好ましく、０μｍ以上１０μｍ以下であることがより好ましい。

［積層コイル部品の製造方法］
図４〜図１４を参照して、実施形態に係る積層コイル部品１の製造方法を説明する。図４は、実施形態に係る積層コイル部品の製造方法を示すフローチャートである。図５は、積層体の斜視図である。図６〜図１１は、積層体が備える層の平面図である。図１２〜図１４は、実施形態に係る積層コイル部品の製造方法を概念的に示す断面図である。図１２〜図１４の断面図は概念的に示されており、実際の積層コイル部品１の断面図とは必ずしも一致していない。

実施形態に係る積層コイル部品１の製造方法では、まず、図５に示される積層体５０を支持体４０上に形成する（工程Ｓ１０）。積層体５０は、複数（ここでは８）の部品領域Ｒ０と、１又は複数（ここでは１）の切断予定領域Ｒ１と、１又は複数（ここでは３）の切断予定領域Ｒ２と、を備えている。部品領域Ｒ０は、後述する工程を経て積層コイル部品１（図１参照）となる領域である。切断予定領域Ｒ１，Ｒ２は、後述する切断工程において、切断が予定される領域である。具体的には、切断予定領域Ｒ１，Ｒ２は、例えば、切断工程で用いられるダイサー等の切断機ダイシングソー、ダイシングブレード、又はレーザ光が通過する領域であって、後述する部分Ｒａのように、実際には切断が行われない部分を含んでいる。

切断予定領域Ｒ１，Ｒ２は、複数の部品領域Ｒ０の間に配置されている。具体的には、切断予定領域Ｒ１は、方向Ｄ１で隣り合う２つの部品領域Ｒ０の間に配置されている。切断予定領域Ｒ２は、方向Ｄ２で隣り合う２つの部品領域Ｒ０の間に配置されている。切断予定領域Ｒ１は、矩形板状の領域であり、方向Ｄ１が厚さ方向となるように配置されている。切断予定領域Ｒ２は、矩形板状の領域であり、方向Ｄ２が厚さ方向となるように配置されている。切断予定領域Ｒ１，Ｒ２は、互いに直交している。切断予定領域Ｒ１の厚さ（方向Ｄ１における長さ）、及び切断予定領域Ｒ２の厚さ（方向Ｄ２における長さ）は、例えば、切断工程で用いられるダイシングソーもしくはダイシングブレードの厚さ、又はレーザ光のビーム径に対応している。

積層体５０は、図６〜図１１に示される層ＬＡ，ＬＢ，ＬＣ，ＬＤ，ＬＥ，ＬＦを備えている。層ＬＡ，ＬＢ，ＬＣ，ＬＤ，ＬＥ，ＬＦは、後述する工程を経て、層Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ，Ｌｅ，Ｌｆとなる複数の部分ＬＡ１，ＬＢ１，ＬＣ１，ＬＤ１，ＬＥ１，ＬＦ１を有している。つまり、各部品領域Ｒ０は、積層された部分ＬＡ１，ＬＢ１，ＬＣ１，ＬＤ１，ＬＥ１，ＬＦ１を備えている。

図６に示されるように、層ＬＡは、後述する素体形成層６１により構成されている。図７〜図１１に示されるように、層ＬＢ、ＬＣ，ＬＤ，ＬＥ，ＬＦは、後述する素体パターン６２及び導体パターン７２により構成されている。後述するように、導体パターン７２は、実装用導体層１３，１４となる部分を有している。積層体５０では、導体パターン７２のうち実装用導体層１３，１４となる部分が、切断予定領域Ｒ１，Ｒ２を挟んで互いに対向すると共に、切断予定領域Ｒ１，Ｒ２に沿って延在するように、複数の部品領域Ｒ０が配置されている。素体パターン６２は、導体パターン７２に対応する形状と、切断予定領域Ｒ１，Ｒ２のうち、隣り合う２つの導体パターン７２に挟まれた部分Ｒａの形状に対応する形状と、が除去された形状を呈している。

積層体５０は、具体的には、以下のようにして形成される。まず、図１２（ａ）に示されるように、基材６０上に素体形成層６１を形成する（工程Ｓ１）。基材６０は、例えばＰＥＴフィルムである。素体形成層６１は、例えば、上述の素体層１２ａ〜１２ｆの構成材料、及び感光性材料を含む素体ペーストを基材６０上に塗布することにより形成される。素体ペーストに含まれる感光性材料は、ネガ型及びポジ型のどちらであってもよく、公知のものを用いることができる。

続いて、図１２（ｂ）に示されるように、例えばＣｒマスクを用いたフォトリソグラフィ法により素体形成層６１を露光及び現像し、後述の導体パターン７２（図１２（ｄ）参照）の形状に対応する形状と、部分Ｒａ（図１４（ａ）参照）の形状に対応する形状と、が除去された素体パターン６２を基材６０上に形成する（工程Ｓ２）。つまり、工程Ｓ２では、欠損部Ｒｃ，Ｒｄ，Ｒｅ，Ｒｆ及び部分Ｒａとなる欠損部６３が設けられた素体パターン６２が形成される。素体パターン６２は、後述する工程を経て複数の素体層１２ｂ〜１２ｆとなる層である。なお、本実施形態の「フォトリソグラフィ法」とは、感光性材料を含む加工対象の層を露光及び現像することにより、所望のパターンに加工するものであればよく、マスクの種類等に限定されない。

一方、図１２（ｃ）に示されるように、基材７０上に導体形成層７１を形成する（工程Ｓ３）。基材７０は、例えばＰＥＴフィルムである。導体形成層７１は、例えば、上述の実装用導体層１３，１４、コイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆ及び接続導体層１６，１７（図２参照）の構成材料、及び感光性材料を含む導体ペーストを基材７０上に塗布することにより形成される。導体ペーストに含まれる感光性材料は、ネガ型及びポジ型のどちらであってもよく、公知のものを用いることができる。

続いて、図１２（ｄ）に示されるように、例えばＣｒマスクを用いたフォトリソグラフィ法により導体形成層７１を露光及び現像し、導体パターン７２を基材７０上に形成する（工程Ｓ４）。導体パターン７２は、後述する工程を経て実装用導体層１３，１４、コイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆ及び接続導体層１６，１７（図２参照）となる層である。

続いて、図１２（ｅ）に示されるように、上記工程Ｓ１で形成した素体形成層６１を基材６０から支持体４０上に転写する（工程Ｓ５）。工程Ｓ５を複数回繰り返すことにより、支持体４０上に複数の素体形成層６１を積層してもよい。本実施形態では、工程Ｓ５を２回繰り返すことにより、支持体４０上に素体形成層６１を２層積層する。これらの素体形成層６１は、層ＬＡ（図６参照）を構成する。

続いて、図１２（ｆ）に示されるように、導体パターン７２を素体形成層６１上に形成する（工程Ｓ６）。具体的には、上記工程Ｓ５において転写された素体形成層６１上に、上記工程Ｓ４で形成した導体パターン７２を基材７０から転写する。素体形成層６１上において、導体パターン７２のうち実装用導体層１３，１４（図２参照）となる部分は、切断予定領域Ｒ１，Ｒ２を挟んで互いに対向すると共に、切断予定領域Ｒ１，Ｒ２に沿って延在するように形成され、切断予定領域Ｒ１，Ｒ２には形成されない。素体形成層６１上において、導体パターン７２のうちコイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆ及び接続導体層１６，１７（図２参照）となる部分も、切断予定領域Ｒ１，Ｒ２には形成されない。

次に、図１２（ｇ）に示されるように、素体パターン６２を素体形成層６１上に形成する（工程Ｓ７）。具体的には、上記工程Ｓ５において転写された素体形成層６１上に、上記工程Ｓ２で形成した素体パターン６２を基材６０から転写する。素体パターン６２の欠損部６３に、上記工程Ｓ６で素体形成層６１上に転写された導体パターン７２が組み合わされ、素体パターン６２及び導体パターン７２が同一層となる。

更に、図１３（ａ）に示されるように、上記工程Ｓ６及び上記工程Ｓ７を繰り返し実施し、素体パターン６２及び導体パターン７２を互いに組み合わされた状態で積層する（工程Ｓ８）。これにより、層ＬＢ，ＬＣ，ＬＤ，ＬＥ，ＬＦ（図７〜図１１参照）が積層される。なお、上記工程Ｓ８において、上記工程Ｓ６及び上記工程Ｓ７を必ずしも１対１で繰り返す必要はなく、例えば、上記工程Ｓ６を上記工程Ｓ７より多く繰り返してもよい。これにより、例えば、実装用導体層１３，１４（図２参照）のみに対応する導体パターン７２を素体パターン６２に対して余分に転写してもよい。

続いて、図１３（ｂ）に示されるように、上記工程Ｓ１で形成した素体形成層６１を基材６０から、上記工程Ｓ８で積層した層上に転写する（工程Ｓ９）。工程Ｓ９を複数回繰り返すことにより、当該層上に素体形成層６１を複数積層してもよい。本実施形態では、２回繰り返すことにより、当該層上に基材６０に素体形成層６１を２層積層する。これらの素体形成層６１は、層ＬＡ（図６参照）を構成する。

以上により、支持体４０上に積層された素体形成層６１、導体パターン７２、及び素体パターン６２有する積層体５０が形成される。なお、例えば、切断マークもしくはチップ（積層コイル部品１）の方向性を示すマークが設けられた層、又は着色層を必要に応じて更に積層し、積層体５０としてもよい。

続いて、積層体５０を方向Ｄ３にプレスする（工程Ｓ２０）。プレス方法として、例えば、温間等方圧プレス（ＷＩＰ）等の等方圧プレス、又は一軸プレスが用いられる。これにより、例えば、隣り合う導体パターン７２及び素体パターン６２を互いに密着させることができる。また、例えば、同一層となる導体パターン７２と素体パターン６２との間の段差に起因して積層体５０内に空隙が発生することが抑制される。

続いて、積層体５０を切断予定領域Ｒ１，Ｒ２において切断する（工程Ｓ３０）。具体的には、まず、積層体５０を支持体４０から剥離して、図１４（ａ）に示されるような切断用基体４０ａに密着させる。次に、積層体５０を切断して、図１４（ｂ）に示されるような個片化された複数の積層体個片５１を得る。積層体個片５１は、部品領域Ｒ０に対応し、後述する工程を経て積層コイル部品１（図１参照）となる。積層体５０は、例えばダイシングソーを用いて切断される。工程Ｓ３０において、実際に切断が行われるのは、切断予定領域Ｒ１，Ｒ２のうち、素体形成層６１及び素体パターン６２が形成された部分、つまり部分Ｒａ以外の部分である。

続いて、工程Ｓ３０により個片化された複数の積層体個片５１に対し、脱バインダ処理を行った後、熱処理を行う（工程Ｓ４０）。熱処理温度は、例えば８５０〜９００℃程度である。続いて、必要に応じて、実装用導体３，４に電解めっき又は無電解めっきを施し、実装用導体３，４の外表面上にめっき層を形成する。これにより、積層コイル部品１が得られる。

以上説明したように、本実施形態では、導体パターン７２のうち実装用導体層１３，１４となる部分は、切断予定領域Ｒ１，Ｒ２を挟んで互いに対向すると共に、切断予定領域Ｒ１，Ｒ２に沿って延在するように形成され、切断予定領域Ｒ１，Ｒ２には形成されない。導体パターン７２のうちコイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆ及び接続導体層１６，１７となる部分も、切断予定領域Ｒ１，Ｒ２には形成されない。つまり、切断予定領域Ｒ１，Ｒ２には、素体形成層６１及び素体パターン６２しか形成されない。したがって、切断条件を素体形成層６１及び素体パターン６２に合わせて最適化することができる。これにより、切断ずれ、及び切断時の応力による積層体５０の歪みが抑制され、歩留まりを向上させることができる。また、例えば、切断工程にダイシングソー又はダイシングブレードを用いた場合でも、導体パターン７２を切断しないことにより、刃の目詰まりと磨耗とが抑制される。したがって、刃の長寿命化を図ることができる。

素体パターン６２及び導体パターン７２は、いずれもフォトリソグラフィ法により形成される。したがって、印刷法により形成される場合に比べて、導体パターン７２及び素体パターン６２を精度よく形成することができる。

本発明は上述した実施形態に限らず、様々な変形が可能である。

素体パターン６２及び導体パターン７２は、フォトリソグラフィ法によらず、例えば印刷法により形成されてもよい。素体パターン６２及び導体パターン７２は、必ずしも異なる基材６０，７０上に形成される必要はなく、素体パターン６２及び導体パターン７２が互いに離間した状態であれば、共通の基材上に形成されてもよい。

上述した実施形態では、電子部品として積層コイル部品１を例にして説明したが、本発明はこれに限られることなく、積層セラミックコンデンサ、積層バリスタ、積層圧電アクチュエータ、積層サーミスタ、又は積層複合部品などの他の電子部品の製造方法にも適用できる。

１…積層コイル部品、２…素体、３，４…実装用導体、５ｃ，５ｄ，５ｅ，５ｆ…コイル導体、６，７…接続導体、４０…支持体、５０…積層体、５１…積層体個片、６０…基材、６１…素体形成層、６２…素体パターン、７０…基材、７２…導体パターン、Ｒ０…部品領域、Ｒ１，Ｒ２…切断予定領域、Ｒａ…部分。

Claims (4)

1. 素体及び導体を備える電子部品の製造方法であって、
   前記電子部品となる複数の部品領域と、前記複数の部品領域の間に配置された切断予定領域と、を備える積層体を形成する工程と、
   前記切断予定領域において前記積層体を切断する工程と、
   前記切断する工程により個片化された複数の積層体個片を熱処理する工程と、を含み、
   前記積層体を形成する工程は、
   前記素体の構成材料を含む素体形成層を支持体上に形成する第一工程と、
   前記導体の構成材料を含む一対の導体パターンを、前記切断予定領域を挟んで互いに対向すると共に、前記切断予定領域に沿って延在するように前記素体形成層上に形成する第二工程と、
   前記素体の構成材料を含む素体パターンであって、前記一対の導体パターンの形状に対応する形状と、前記切断予定領域のうち、前記一対の導体パターンに挟まれた部分の形状に対応する形状と、が除去された素体パターンを、前記素体形成層上に形成する第三工程と、を含む、電子部品の製造方法。
2. 前記第二工程及び前記第三工程が繰り返し行われる、請求項１に記載の電子部品の製造方法。
3. 前記第二工程は、前記一対の導体パターンをフォトリソグラフィ法により第一基材上に形成する工程と、前記一対の導体パターンを前記素体形成層上に転写する工程と、を含み、
   前記第三工程は、前記素体パターンをフォトリソグラフィ法により第二基材上に形成する工程と、前記素体パターンを前記素体形成層上に転写する工程と、を含む、請求項１又は２に記載の電子部品の製造方法。
4. 前記切断する工程の前に、前記積層体を積層方向にプレスする工程を更に含む、請求項１〜３のいずれか一項に記載の電子部品の製造方法。

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