JP2018109613A - リードフレームを備えた集積回路パッケージ - Google Patents

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Abstract

【課題】リードフレームを備えた集積回路パッケージを提供する。【解決手段】本発明は、複数のリードの少なくとも2つのリード(13,14)を接続する電気的導電路を形成する複数のリードと電流導体を備えたリードフレーム(1)を備えた集積回路パッケージ(10)に関する。パッケージは、集積回路を備え、第1および第2の対向する面を有し、第1の面が電流導体に近接している、半導体ダイ(2)も備える。少なくとも2つのリードの各々は、第1の面に垂直な方向にリードを半導体ダイから局所的に離間させるための溝(4)を備え、溝(4)は、半導体ダイの縁部と重なるリードの少なくとも部分を備える。【選択図】図6

Description

本発明は、集積回路パッケージの分野に関する。より詳細には、本発明は、リードフレームを備えたパッケージ内の集積回路電流センサのようなリードフレームを備えた集積回路パッケージと、このような集積回路パッケージを製造する方法とに関する。
リードフレームを備えた集積回路パッケージ、例えば、ICプラスチック成形パッケージは、当該技術分野において知られている。リードフレームとパッケージされた集積回路ダイとの間の良好な電気絶縁が、例えば、電気的短絡を回避するために、例えば、意図的な電気的接続が与えられていない境界で少なくとも必要とされる。高電流および/または高電圧の用途では、例えば、目標の高電圧用途に適合するために、設計において十分な安全性を提供するために、良好な電気的絶縁が特に重要であり得る。例えば、ダイをリードフレームから絶縁する材料の電気破壊や、リードフレームと集積回路との間の部分放電を避けるために、リードフレームと集積回路ダイとの間の十分な距離が必要とされることがある。しかし、特定の用途では、例えば、パッケージの高さを低くするため、または、このような磁場に敏感なダイ部品を有するリードフレームの一部を通って流れる電流に関連する磁場の感知された磁束を増加させるために、リードフレームとダイとの間に小さな間隔を必要とすることもある。
例えば、集積された電流センサは、集積回路パッケージ、例えば、プラスチック成形パッケージに設けられてもよく、電気的に絶縁された電流導体が金属リードフレーム構造により形成され、磁気ホールセンサ素子または磁気センサがこの電気的に絶縁された電流導体に近接された半導体ダイに配置される。
例えば、目標とする高電圧用途の要件に適合するために、プラスチック成形パッケージ内の集積された電流センサの設計におけるような高電圧用途のためのICパッケージの設計に、一般に、安全絶縁が組み込まれる必要があることは、当技術分野において知られている。例えば、リードフレームと集積回路は、十分な距離または絶縁体により互いに分離される必要がある。集積回路は、一次保護としてのパッシベーション層、例えば、ポリイミドパッシベーションを備えることができるが、製造プロセスの制限により、例えば、集積回路の縁部での限定された保護のみを提供するなど、集積回路が完全に覆われることを防止することができる。したがって、リードフレームと集積回路の縁部との間の高電圧部分絶縁の問題が発生する可能性がある。
当技術分野において知られている電流センサでは、電流導体は、磁気センサに対して制御された距離で、かつ磁気センサに対して実質的に平行な位置に配置されて感度を改善することができる。集積回路の表面上のプラスチック成形化合物およびポリイミドパッシベーションまたはシリコン酸化物の層は、電流導体と磁気センサとの間の絶縁媒体として使用することができる。集積回路チップは、はんだ付けされた金属バンプを介してリードフレームにさらに接続されてもよい。当技術分野において知られた電流センサでは、電流導体と集積回路パッシベーションとの間の距離は、金属バンプコネクタの高さにほぼ等しくてもよい。しかしながら、パッケージングの組み立ての節約のために、電流導体と集積回路チップとの間の距離は、プロセス変動のために損なわれる可能性がある。
リードフレームと集積回路パッシベーションとの間にアンダーフィル材を設けることも、当技術分野において知られている。集積回路パッシベーションとリードフレームとの間に接着性の絶縁テープを適用することは、当技術分野においてさらに知られている。しかしながら、ダイ上のパッシベーションによって提供される固有の絶縁を改善するためのこのような追加の手段は、不利なことに、追加の組み立てプロセスを必要とし、したがって、製造コストを増加させる可能性がある。
本発明の実施形態の目的は、集積回路パッケージ内の集積回路の少なくとも一部からリードフレーム内の電流導体を電気的に絶縁するための良好で効率的な手段および方法を提供することである。
上記の目的は、本発明による方法および装置によって達成される。
本発明の実施形態の利点は、費用対効果の高い組み立てパッケージングを達成できることである。
本発明の実施形態の利点は、リードフレームと集積回路との間の良好な電気的絶縁を得るための安価な解決法が提供されることである。
本発明の実施形態の利点は、リードフレーム電流導体とパッケージされた集積回路のパッシベートされた表面との間の良好な電気的絶縁を得るために、オンチップパッシベーションに加えて、アンダーフィル材またはポリイミドテープ材などの直接絶縁材料を適用する必要がないことである。
本発明の実施形態の利点は、集積回路上の一次保護層としてのパッシベーション層、例えば、ポリイミドパッシベーションの適用に関連する組み立てプロセスの制限を、追加の処理ステップを必要とせずに容易に克服することができることである。例えば、このような制限は、集積回路の縁部でパッシベーション材料によって制限された保護しか得られないように、集積回路がパッシベーション材料で完全に覆われることを防止することができる。
本発明の実施形態の利点は、リードフレームと集積回路の縁部との間に発生する高電圧部分絶縁問題が防止され、回避されおよび/または軽減され得ることである。例えば、リードフレームと集積回路との間の部分放電を回避および/または低減することができる。
第1の態様では、複数のリードを有し、複数のリードのうち少なくとも2つのリードを接続する電気的導電路を形成する電流導体を有するリードフレームを備えた集積回路パッケージに関する。パッケージは、集積回路を備え、第1および第2の対向する表面を有し、第1の表面が電流導体に近接し、第2の表面が電流導体から遠位の半導体ダイも備える。少なくとも2つのリードの各リードは、リードが半導体ダイから離れて、第1の表面に対して垂直な方向に局所的に離間するための溝を備え、溝は、少なくとも半導体ダイの縁部と重なるリードの部分を備える。
当技術分野で一般に理解されているように、“リードフレーム”は、ダイ上の集積回路、またはチップを他の電気部品またはコンタクトと相互接続するための集積回路チップまたはダイならびに電気リードに対する支持を提供する金属フレーム、例えば、一体に成形された金属フレーム、を指すことができる。リードフレームは、ダイから外部へおよび/またはその逆に電気信号を伝送する集積回路パッケージ内の金属構造を指してもよい。例えば、パッケージ内のダイをリードフレームに接着し、ダイのリードとダイパッドとの間の接続を確立することができる。リードフレームは、例えば、プラスチックケース内に成形されて、ダイのハウジングを形成することができる。ハウジングの外部に延在するリードフレームの一部は、ケース内に保護されたダイへの接続を可能にするために露出されてもよい。例えば、リードフレームは、集積回路が取り付けられ、ワイヤボンディングされ、例えば、エポキシでトランスファー成形されるシート金属フレームワークであってもよい。
リードフレームは、金属プレート、例えば、銅または銅合金の平坦な金属プレートから一体的に形成することができる。リードフレームは、金属プレートから材料を除去することによって製造することができる。例えば、金属プレートのエッチングまたはスタンピングによって材料を除去することができる。
本発明の実施形態に係る集積回路パッケージでは、溝は、リードの長手方向に沿ってV字形またはU字形のプロファイルを有することができる。
本発明の実施形態に係る集積回路パッケージでは、溝は、溝の外側のリードの高さに対してリードより低い高さによって形成されてもよい。
本発明の実施形態に係る集積回路パッケージでは、少なくとも2つのリードの各々の上面は、この上面が半導体ダイの近位にある溝を形成するように窪んでいてもよい。
本発明の実施形態に係る集積回路パッケージでは、少なくとも2つのリードの各々は、溝の外側のリードに対して、所定の距離にわたって、例えば、少なくとも10マイクロメータ、第1の面に垂直な方向に、溝内でオフセットされていてもよい。
本発明の実施形態に係る集積回路パッケージでは、半導体ダイは、前記第1の面上にパッシベーション層をさらに備えることができる。
本発明の実施形態に係る集積回路パッケージでは、パッシベーション層は、ポリイミドパッシベーション層を備えることができる。
本発明の実施形態に係る集積回路パッケージでは、集積回路パッケージは、半導体ダイの集積回路が磁界感知回路を備えることができる。磁界感知回路は、一次電流に関連する磁界を感知するように適合されてもよい。集積回路は、感知された磁界に基づいて一次電流を示す出力信号を提供するようにさらに適合されてもよい。少なくとも2つのリードは、一次電流を受信するように適合されてもよく、電流導体は、磁界と磁界感知回路との間の相互作用を可能にするように配置されてもよい。
本発明の実施形態に係る集積回路パッケージでは、磁界感知回路は、少なくとも1つのホールセンサを備えることができる。
本発明の実施形態に係る集積回路パッケージでは、磁気感知回路は、差動モードで動作するように構成された少なくとも2つの磁気センサを備えることができる。
本発明の実施形態に係る集積回路パッケージでは、少なくとも1つの電流導体は、集積回路から電気的に絶縁されていてもよい。
本発明の実施形態に係る集積回路パッケージは、リードフレームの少なくとも一部と半導体ダイの少なくとも1部の周りに形成された成形材料をさらに備え、成形パッケージ本体を形成してもよい。
第2の態様では、本発明の実施形態は、集積回路パッケージを製造する方法に関する。この方法は、第1および第2の対向する面を有し、集積回路を備えた半導体ダイを提供するステップと、複数のリードを備えたリードフレームを提供し、複数のリードの少なくとも2つのリードを接続する電気的導電路を形成する電流導体を備えるステップと、少なくとも2つのリードの各々に溝を設け、半導体ダイの第1の面が電流導体に近接し、第2の面が、電流導体から遠位にあるように、リードフレームと半導体ダイを配置するステップとを備える。溝は、少なくとも2つのリードの各々に設けられ、溝は、リードを半導体ダイから第1の面に垂直な方向に局所的に離間され、溝は、少なくとも半導体ダイの縁部と重なるリードの少なくとも一部を備える。
本発明の実施形態に係る方法では、リードフレームを提供するステップは、金属シートをスタンピングことによってリードフレームを提供するステップを備えることができ、それにより、第1の面に垂直な方向に所定距離にわたって溝の外側のリードに対して溝内のリードをオフセットさせることによって溝を形成する。
本発明の実施形態に係る方法では、リードフレームを提供するステップは、金属シートをエッチングすることによってリードフレームを提供するステップを備えることができ、それにより、リードを部分的にエッチング除去して溝を形成することによって、溝内のリードの高さを溝外のリードの高さに対して低減させる。
本発明の特定の好ましい態様は、添付の独立請求項および従属請求項に記載されている。従属請求項からの特徴は、特許請求の範囲に明示的に記載されたものではなく、独立請求項の特徴および他の従属請求項の特徴と適宜組み合わせることができる。
本発明のこれらおよび他の態様は、以下に記載される実施形態を参照して明らかになるであろう。
本発明の実施形態に係る第1の例示的な集積回路パッケージを示す。 図1の線II-IIに沿った、本発明の実施形態に係る第1の例示的な集積回路パッケージの断面図を示す。 本発明の実施形態に係る第2の例示的な集積回路パッケージを示す。 図3の線IV−IVに沿った、本発明の実施形態に係る第2の例示的な集積回路パッケージの断面図を示す。 本発明の実施形態に係る第3の例示的な集積回路パッケージを示す。 本発明の実施形態に係る第3の例示的な集積回路パッケージの断面図を示す。 本発明の実施形態に係る集積回路パッケージの中央領域の詳細な概略図を提供する。 本発明の実施形態に係る集積回路パッケージの中央領域の詳細な概略図を提供する。
特許請求の範囲内のいかなる参照符号も、範囲を限定するものとして解釈されるべきではない。
異なる図面において、同じ参照符号は、同じまたは類似の要素を示す。
本発明は、特定の実施形態に関して、および特定の図面を参照して説明されるが、本発明はそれに限定されず、請求項によってのみ限定される。記載された図面は、概略的なものにすぎず、限定的でない。図面において、要素のサイズは、説明のために誇張されており、縮尺通りに描かれていない場合がある。寸法および相対的な寸法は、本発明の実施の実際の縮小に対応していない。
さらに、明細書および特許請求の範囲における第1、第2などの用語は、類似の要素を区別するために使用され、必ずしも時間的に、空間的に、または他の方法で順序を記述するために使用されるものではない。そのように使用されている用語は、適切な状況下で交換可能であり、本明細書に記載された本発明の実施形態は、本明細書に記載または図示されている以外の順序で動作可能であることを理解されたい。
さらに、詳細な説明および特許請求の範囲における用語“上”、“下”などは、説明目的で使用され、必ずしも相対的な位置を説明するためではない。そのように使用される用語は、適切な状況下で交換可能であり、本明細書に記載された本発明の実施形態は、本明細書に記載または図示されている以外の方向で動作可能であることを理解されたい。
特許請求の範囲で使用される用語“備える”は、その後に列挙される手段に限定されると解釈されるべきではないことに留意すべきである。それは他の要素またはステップを排除するものではない。したがって、記載された特徴、整数、ステップまたは構成要素の存在を特定するものとして解釈されるが、1つまたは複数の他の特徴、整数、ステップまたは構成要素、またはそれらのグループの存在または追加を排除するものではない。したがって、“手段AおよびBを備えた装置”という表現の範囲は、構成要素Aおよび構成要素Bのみからなる装置に限定されるべきではない。これは、本発明に関して、装置の唯一の関連する構成要素は、AおよびBであることを意味する。
本明細書を通して、“一実施形態”または“実施形態”は、実施形態に関連して説明される特定の特徴、構造または特性が本発明の少なくとも1つの実施形態に含まれることを意味する。したがって、本明細書の様々な箇所における“一実施形態では”または“実施形態で”という表現の出現は、必ずしもすべてが同じ実施形態を指しているわけではないが、そうであってもよい。さらに、特定の特徴、構造または特性は、1つまたは複数の実施形態において、本開示から当業者に明らかであるように、任意の適切な方法で組み合わせることができる。
同様に、本発明の例示的な実施形態の説明において、本発明の様々な特徴は、開示を合理化し、様々な発明的態様のうちの1つ以上の理解を助ける目的で、単一の実施形態、図、またはその説明で一緒にグループ化されることがあることを理解されたい。しかしながら、この開示の方法は、特許請求された発明が各請求項に明示的に記載されているより多くの特徴を必要とするという意図を反映するものと解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、本発明の態様は、単一の前述の開示された実施形態のすべての特徴よりも少ないものである。したがって、詳細な説明に続く請求項は、この詳細な説明に明示的に組み込まれ、各請求項は、本発明の別個の実施形態として独立している。
さらに、本明細書に記載されるいくつかの実施形態は、他の実施形態に含まれるいくつかの他の特徴を備えるが、異なる実施形態の特徴の組み合わせは、本発明の範囲内であり、当業者に理解されるように異なる実施形態を形成することを意味する。例えば、以下の特許請求の範囲において、特許請求された実施形態のいずれかは、任意の組み合わせで使用することができる。
本明細書で提供される説明では、多くの具体的な詳細が述べられている。しかしながら、本発明の実施形態は、これらの特定の詳細なしに実施され得ることが理解される。他の例では、周知の方法、構造および技術は、この説明の理解を不明瞭にしないために詳細に示されていない。
本明細書で例示的な電流センサを参照する場合、本発明の実施形態は集積回路電流センサパッケージに適用するのに特に有利であり得るが、本発明の実施形態は、リードフレームの設計が、リードフレームまたはその少なくとも一部と集積回路チップとの間の良好な電気的絶縁を必要とするICパッケージの他の種類にも等しく関連し得ることが理解されるべきである。
第1の態様では、本発明は、集積回路とリードフレームとを備えた半導体ダイを備えた集積回路パッケージに関する。リードフレームは、複数のリードを備え、複数のリードのうち少なくとも2つのリードを接続する電気的導電路を形成する電流導体を備え、例えば、電流導体は、複数のリードの少なくとも2つのリードの結合を備える。半導体は、第1および第2の対向する面を有し、第1の面は、電流導体に近接し、第2の面は、電流導体から遠位にある。さらに、少なくとも2つのリードの各々は、リードを半導体ダイから第1の面に垂直な方向に局所的に離間させるための溝を備える。溝は、半導体ダイの縁部と重なるリードの一部をさらに備える。
集積回路パッケージは、リードフレームと半導体ダイとの間に配置された絶縁構造を備えることができ、例えば、絶縁構造の少なくとも一部は、リードフレームの少なくとも一部と半導体ダイの少なくとも一部との間に配置することができる。半導体ダイは、リードフレームの主面に平行に配向されてもよい。
例えば、少なくとも2つのリードの各リードは、リードが半導体ダイの第1の面に対して垂直な方向にリードフレーム上への半導体ダイの周縁の平行投影によって画定されるリードフレームの縁部領域をリードが横切る溝を備えることができる。溝は、例えば、絶縁構造の電気的破壊および/または半導体ダイの縁部付近の部分的な放電を防止するために、少なくとも1つのリードを半導体ダイから、この縁部領域において、第1の面に対して垂直な方向に局所的に離間させることができる。
図1を参照すると、本発明の実施形態に係る集積回路パッケージ10が概略的に示されている。図2は、図1の線II−IIに沿った断面図を示す。集積回路パッケージは、半導体ダイパッケージであってもよい。
集積回路パッケージ10は、集積回路を備えた半導体ダイ2を備える。
例えば、集積回路パッケージは、電流センサ、例えば、電流センサを備えることができる。半導体ダイ2の集積回路は、リードフレームに近接する半導体ダイの表面上、例えば、リードフレームに面するダイの表面上に磁界感知回路3を備えることができる。あるいは、半導体ダイ2の集積回路は、リードフレームの遠位の半導体ダイの表面上、例えば、リードフレームから離れているダイの表面上に磁界感知回路3を備えることができる。
例えば、図7および図8は、図1に示されたものと同様の例示的な実施形態において、半導体ダイ2の周りの中央領域のより詳細な概略図を提供し、例示的な磁界感知回路3を示す。
この磁気感知回路は、一次電流に関連する磁界を感知するように適合することができる。さらに、集積回路は、感知された磁界に基づいて、この一次電流を示す出力信号を提供数するように適合されてもよい。例えば、複数のリードは、電気的相互接続、例えば、はんだ金属バンプ7によって、半導体ダイに結合された少なくとも1つの信号リードを備えることができ、半導体ダイの集積回路は、少なくとも1つの信号リードを介して出力信号を出力するように適合することができる。
例えば、磁気感知回路は、ホールセンサのような1つまたは複数の磁気センサを備えることができる。例えば、複数の磁気センサ、例えば、少なくとも2つの磁気センサを差動モードで動作させることができる。しかしながら、本発明の実施形態はこれに限定されない。
磁気感知回路3は、少なくとも1つの磁気抵抗センサ、例えば、異方性磁気抵抗(AMR)センサ、巨大磁気抵抗(GMR)センサ、超巨大磁気抵抗(CMR)センサ、トンネル磁気抵抗(TMR)センサおよび/または異常磁気抵抗(EMR)センサを備えることができる。
磁界感知回路3は、少なくとも1つの磁気抵抗センサ、例えば、1つまたは複数の平面ホールセンサおよび/または1つまたは複数の垂直ホールセンサを備えることができる。例えば、少なくとも1つのホールセンサは、半導体ダイの表面に垂直な軸に沿って感度が良好であることができる。
集積回路パッケージ10は、リードフレーム1を備える。リードフレームは、導電性構造、例えば、銅または銅合金構造のような金属構造であることができる。例えば、リードフレームは、平坦な金属プレートから材料を選択的に除去することによって、例えば、エッチングおよび/またはスタンピングによって形成することができる。リードフレームは、例えば、集積回路に導電接続された外部コネクタを設けることによって、半導体と外部との間の信号交換を可能にするために、集積回路パッケージ内に設けられてもよい。
リードフレームは、複数の別個の構造、例えば、一次リードフレームおよび二次リードフレームを備えることができる。リードフレームは、ダイ取り付け面を備えることができる。リードフレーム1またはその二次リードフレーム部分のようなその一部は、半導体ダイ2に、例えば、直接または間接的に取り付けられてもよい。例えば、半導体ダイは、リードフレームに接着されてもよい。例えば、二次リードフレームは、集積回路に接続された信号リードを備えることができ、一次リードフレームは、例えば、電流導体を集積回路および二次リードフレームから電気的に絶縁するように、複数のリードのうちの少なくとも2つのリード13,14を接続する導電路を形成する電流導体を備えることができる。
機械的および電気的接続は、半導体ダイとリードフレームとの間の一部、例えば、リードフレーム、例えば、二次リードフレーム部分のリードを電気的に集積回路に接続することができる。例えば、リードフレームは、はんだ金属バンプ7によって半導体ダイに取り付けられてもよい。さらに、絶縁構造は、半導体ダイとリードフレームとの間の機械的接続を提供することができる。しかしながら、絶縁構造は、必ずしもそのような機械的接続を備える必要はなく、例えば、実質的な構造的支持機能を必ずしも有さない。例えば、信号リードを集積回路に接続するためのはんだ金属バンプ7によって、二次リードフレームを半導体ダイに接続することができる。これらのはんだ金属バンプ7は、集積回路に電気的接続と機械的支持の両方を提供することができる。さらに、機能的な電気的接続をも提供することなく、ダイを機械的に支持するために、ダミー金属バンプをさらに設けることができる。さらに、間隙21は、例えば、集積回路のような半導体ダイを、例えば、図2および図4に示すように、例えば、一次電流導体を形成する一次リードフレーム部分から、リードフレームの少なくとも一部から分離することができる。
したがって、集積回路は、リードフレームに面する半導体ダイの側に設けられ、リードフレームのダイ取り付けパッドとリードとの間の電気的接続が、はんだバンプを介して確立されてもよい。しかしながら、本発明の実施形態はこれに必ずしも限定されない。例えば、ダイパッドは、ボンディングワイヤによって、リードに接続することができる。特に、リードフレームの電流導体によって互いに電気的に接続された複数のリードの少なくとも2つのリードは、半導体ダイに電気的に接続されていなくてもよく、例えば、半導体ダイから電気的に絶縁されていてもよい。
リードフレームは、外部リードコネクタで終わることができる複数のリード5、例えば、電気的導電リードをさらに備える。
複数のリードは、電気的相互接続によって、例えば、はんだ金属バンプ7によって半導体ダイに結合された少なくとも1つの信号リードを備えることができる。
リードフレーム1は、複数のリードの少なくとも2つのリード13とリード14とを接続する電気的導電路を形成する電流導体をさらに備える。例えば、リードフレームは、上述した一次電流を受信するための複数のリードの少なくとも2つのリード13,14によって形成された少なくとも2つの端部領域を有する少なくとも1つの電流導体を備えることができる。例えば、集積回路は、この一次電流が少なくとも2つのリードの間に印加されたときに、検出された磁界に基づいて一次電流を示す出力信号を生成することができる。リードフレームは、電流導体によって伝導されたときの一次電流に関連する磁界と磁界感知回路3との間の相互作用を可能にするように配置された中央領域を備えることもできる。
電流導体または少なくとも1つの電流導体の各々は、少なくとも2つのリードを短絡する電流経路を形成するように、少なくとも2つのリードを接続するリードフレームの導電性部分によって形成することができる。例えば、本発明の実施形態によれば、1つまたは複数のホールセンサのような磁界感知回路3は、半導体ダイの表面に垂直な軸に沿って感応性、例えば、最大感度を有することができ、導電性部分は、磁界感知回路3のこの軸と交差するように配置されてもよい。
集積回路パッケージ10は、リードフレーム1と半導体ダイ2との間に配置された、例えば、電気的絶縁材料を備える絶縁構造をさらに備えることができる。例えば、絶縁構造の少なくとも一部は、リードフレームの少なくとも一部と半導体ダイの少なくとも一部との間に配置される。例えば、絶縁構造は、リードフレームに面するダイの表面を覆うオンチップパッシベーション層を備えることができる。
本発明の実施形態によれば、半導体ダイは、半導体ダイとリードフレームの少なくとも一部、例えば、一次電流導体を形成する一次リードフレーム部分、との間の間隙21、例えば、真空またはガスで満たされた間隙、例えば、空気で満たされた間隙によって、一次電流導体から電気的に絶縁されることができる。この間隙21は、磁界感知ユニット3に近い領域における距離と比較して、溝4のためにオンチップパッシベーションがあまり効果的でない場合など、半導体回路の縁部近くでより広くてもよい。
上述した少なくとも1つの電流導体は、絶縁構造によって、集積回路から電気的に絶縁されていてもよい。
絶縁構造は、リードフレーム1に面する半導体ダイの側面を覆う半導体ダイのパッシベーション層6を備えることができる。例えば、そのようなパッシベーション層6は、ポリイミドおよび/またはシリコン酸化物パッシベーション層を備えることができる。
絶縁構造は、成形材料、例えば、プラスチック成形材料を備えることもできる。例えば、リードフレームは、絶縁のためにプラスチックケース内に成形されてもよい。成形材料は、リードフレームの少なくとも一部および半導体ダイの少なくとも一部の周囲に形成されて、成形パッケージ本体を形成することができる。
例えば、本発明の実施形態によれば、電気的破壊安全マージンの距離の典型は、電流導体を形成するリードフレームの少なくとも2つのリード13,14と、半導体ダイの縁部との間に導入することができる。さらに、リードフレーム電流導体と集積回路の要素との間の小さなクリアランスは、例えば、磁界感知素子が電流導体を流れる電流に関連する磁界を感知することを可能にするために、維持されてもよい。電流導体と集積回路との間の小さな距離を維持することは、有利には、例えば、磁界感知素子によって電流を検出する際に、良好な感度を提供することができる。本発明の実施形態は、有利には、クリアランス距離を増加させることによって感度を損なうことなく、良好な電圧絶縁を可能にし、例えば、当該技術分野で知られている類似の装置と比較して電圧絶縁を高めることができる。
リードフレームと半導体ダイとの間のクリアランスは、例えば、絶縁構造の成形材料によって、絶縁媒体としてのプラスチック化合物で充填することができる。しかしながら、本発明の他の実施形態は、リードフレームと半導体ダイとの間にそのようなプラスチック化合物を必要としない場合がある。
本発明の実施形態は、例えば、電流導体と感知素子との間の距離を増加させるよってそのような感度を備えないと同時に、リードフレーム内の電流導体によって伝導される電流を決定するための磁気センサの感度を損なうことなく、例えば、従来技術の装置と比較して、電圧絶縁を高めることを有利に可能にすることができる。
半導体ダイ2は、ダイ取り付け面11に平行に向けられ、ダイ取り付け領域12の縁部が半導体ダイ2の縁部と整列するように、ダイ取り付け領域12の真上に配置されるか、そうでなければ、ダイ取り付け領域は、ダイ取り付け面に垂直な投影方向に半導体ダイをダイ取り付け面に投影することによって画定される。
半導体ダイ2は、第1の面と、第1の面に対向する第2の面とを有し、第1の面は、電流導体に近接し、第2の面は、電流導体から遠位にある。
さらに、少なくとも2つのリード13,14の各々は、リードを半導体ダイから第1の面に垂直な方向に局所的に離間させるための溝4を備える。
この溝4は、半導体ダイの縁部に重なるリードの少なくとも一部、例えば、第1の面に垂直な方向に平行投影によって見た場合に、ダイの縁部とリードとの交差部を備える。例えば、溝4は、半導体ダイの縁部の下を横切る少なくともリードの部分を備えることができる。
溝4は、半導体ダイの1つまたは複数の縁部の少なくとも一部の下に設けることができる。半導体ダイに平行な平面において、溝の角は、例えば、図7に示されるように実質的に直角に形成されてもよく、または、例えば、図8に示されるように丸い角を備えてもよい。
例えば、溝4は、リードによって形成された一次電流導体が磁界感知ユニット3に近いリードの部分よりも広い(例えば、半導体ダイに平行な平面で見た場合に)リードの一部において、半導体ダイの縁部と重なることができる。したがって、リードの溝部の電流密度は、磁界感知ユニットにより近い溝のない部分の電流密度よりも低くてもよい。これにより、例えば、半導体ダイと一次電流導体との間の良好な電気的絶縁に寄与する。
少なくとも2つのリード13,14は、上述した一次電流を受信するように適合することができ、例えば、上述した少なくとも1つの電流導体の少なくとも2つの端部領域を形成することもできる。
リードフレーム、または少なくとも2つのリード13,14および少なくとも1つの電流導体を形成するリードフレームの一部分は、例えば、40μm〜400μmの範囲の厚さ、例えば、50μm〜300μm、例えば、100μm〜200μmを有する。
したがって、少なくとも2つのリード13,14の各々は、リードの溝のある部分において、ダイ取り付け面11に対して垂直な方向に、例えば、ダイ端部近傍の絶縁構造の電気的破壊を防止するように、例えば、絶縁構造を通って、またはリード13,14を半導体ダイ2に導電的に接続する絶縁構造の縁部の周りに電気的破壊経路を形成することによって、絶縁構造の電気的破壊を防止するように、半導体ダイ2から離間することができる。
例えば、溝は、リード13,14の溝のある部分を少なくとも10μmの間に、例えば、溝の外側にあるリード13,14の一部よりも、ダイから少なくとも20μm離れ、例えば、磁気感知素子3に近接して配置された電流導体の一部よりも離れ、局所的に離間することができる。
少なくとも2つのリード13,14における溝4は、例えば、そのような狭い窪みまたは谷状の変形のような窪みを備えることができる。このように、谷、空洞、切断および/またはへこみは、例えば、直接半導体ダイの縁部の下の位置に、半導体ダイを向くリード13,14の面に形成されてもよい、例えば、この溝は、リードの長手方向に沿ってV字形またはU字形のプロファイルを有することができる。
リードの高さは、溝の外側のリードの高さに対して、溝4内で低減させることができる。これらの高さは、第1の面に垂直な方向に測定された高さを指してもよい。例えば、この高さは、1%〜75%の範囲、例えば、10%〜70%の範囲、例えば、20%〜60%の範囲、例えば、30%〜50%の範囲の高さに低減させることができ、例えば、溝の外側のリードの高さの約50%、例えば、50%である。
溝4において、リード13,14は、この溝内のリードの上部の材料が製造中に除去されるように、部分的にエッチング除去されてもよく、”上部”は、図2に示されるように、半導体ダイに近接する部分を指す。したがって、リード13,14の底面は、溝内および溝領域の周りに実質的に平滑および/または実質的に平坦であり、リード13,14の上面は窪みを形成して溝を形成することができ、”上面”は、半導体ダイの近位の表面を指し、”底面”は、半導体ダイの遠位の表面を指す。したがって、リード13,14は、部分的にエッチングされた、例えば、ハーフエッチングされたリードフレーム設計によって形成することができる。
図3および図4を参照すると、他の例示的な集積回路パッケージ10が示されている。図1および図2に示された例では、溝4は、例えば、上述したリードフレーム設計において部分的にエッチングされた溝を得るために、エッチング技術をリードフレームに適用することによって得ることができ、図3および図4は、例えば、スタンピング技術を使用して、溝領域内のリードを局所的に下方にセットすることによって、溝を形成することができる例示的な実施形態を示す。
少なくとも2つのリード13,14の高さは、例えば、溝外に比べて溝に、実質的に一定であることができる。しかしながら、リードの一部は、溝4を形成するように、ダイ取り付け面に垂直な方向に所定距離にわたって、例えば、オフセットされて配置されてもよい。例えば、この所定距離は、少なくとも2つのリード13,14の高さの1%〜90%の範囲、例えば、10%〜85%の範囲、例えば、25%〜60%、例えば、50%、例えば60%〜80%の範囲、例えば、75%である。
したがって、リード13,14の底面および上面の両方が溝を形成するために窪んでいてもよく、”上面”は、半導体ダイの近位の表面を指し、”底面”は、半導体ダイの遠位の表面を指す。したがって、少なくとも1つのリード13,14は、スタンピングされたリードフレーム設計によって形成することができる。
図1および図3に示されるように、本発明の実施形態に係る集積回路パッケージでは、少なくとも2つのリード13,14を接続する導電路を形成する電流導体は、湾曲していてもよい。しかしながら、本発明の他の実施形態では、リードフレームの電流導体は、例えば、半導体ダイの反対側の端部から集積回路に向かって延びる少なくとも2つのリード13,14を電気的に接続することができ、実質的に直線状であってもよい。例えば、そのような構成が図5および図6に示されている。
第2の態様では、本発明は、例えば、上述したような電流センサのような、本発明の第1の態様の実施形態に係る集積回路パッケージ、例えば、ICパッケージを製造する方法に関する。
この方法は、例えば、本発明の第1の態様の実施形態に関連して上述したように、半導体ダイが集積回路を備える第1および第2の対向する表面を有する半導体ダイを提供することを備える。
この方法は、複数のリードを備えたリードフレームを提供するステップをさらに備える。リードフレームは、電流導体を備え、複数のリードのうちの少なくとも2つのリードを接続する電気的な導電路も形成する。
この方法は、少なくとも2つのリードの各々に溝を設けることも備える。
この方法は、半導体ダイの第1の面が電流導体に近接し、第2の面が電流導体から遠位になるようにリードフレームおよび半導体ダイを配置することをさらに備える。例えば、この方法は、例えば、半導体ダイがリードフレームに対して平行に配向されるように、リードフレームを半導体ダイに取り付けることを備えることができる。
この方法は、リードフレームと半導体ダイとの間に絶縁構造を設けるステップも備える。これは、半導体ダイ上、例えば、その第1の面上にパッシベーション層を設けることを備えることができる。この方法は、またリードフレームと半導体ダイとの間および/またはその周囲に成形材料を設けることを備えることができる。
溝は、少なくとも2つのリードの各々に設けられ、溝は、リードを半導体ダイから第1の面に垂直な方向に局所的に離間させ、溝は、半導体ダイの縁部と重なるリードの少なくとも一部を備えるようにすることができる。
例えば、少なくとも2つのリードは、この一次電流を特徴付けるために、装置の動作中に集積回路の磁気感知素子に近接してもたらされる電流センサの一次電流を導くように適合されることができる。例えば、少なくとも2つのリードは、大電流を流すために、または大きな電圧を受信するように適合されてもよい。例えば、電流センサは、動作中のピーク電流、例えば、200A、または動作中の100Aの公称電流を許容しながら、一次導体内の電流を安全に決定するように適合されてもよい。例えば、電流センサは、例えば、500V、例えば、1000V、例えば、2000Vのような高電圧を受信するように適合することができる。
本発明の実施形態に係る方法では、金属シートをスタンピングすることによってリードフレームを提供することができ、それにより、溝内のリードを、溝の外側のリードに対して、第1の面に垂直な方向に所定の距離にわたってオフセットすることによって、溝を形成することができる。したがって、スタンプされた工具を使用して、リードフレーム内の電流導体の一部を形成するリードの所定領域にダウンセット特徴を生成することができる。例えば、このようなダウンセット特徴は、集積回路の縁部と平行なリードフレーム電流導体の部分に配置することができる。このようにして、集積回路チップの端部とリードフレームのリードとの間の安全なクリアランスを、例えば、集積回路がチップパッシベーションによって保護されにくい縁部で達成することができる。
本発明の実施形態に係る方法では、例えば、化学エッチングを用いて金属シートをエッチングすることによってリードフレームを設け、それにより、リードを部分的にエッチングして溝を形成し、溝の外側のリードの高さに対して相対的に高い、溝内のリードの高さを低減させることができる。例えば、図2に示されるように、部分エッチング、例えば、ハーフエッチングは、例えば、電流センサで検出すべき電流を伝導させるために、電流導体を形成するリードフレーム内のリードの部分を覆うことができる。エッチングされた溝は、集積回路の縁部と平行であってもよい。このようにして、集積回路の縁部と電流導体との間の安全なクリアランスを、例えば、集積回路がチップパッシベーションによって保護されにくい縁部で提供することができる。

Claims (15)

  1. 複数のリードを有し、複数のリードの少なくとも2つのリード(13,14)を接続する電気的導電路を形成する電流導体を有するリードフレーム(1)と、
    集積回路を備え、第1および第2の対向する面を有し、第1の面が電流導体に近接し、第2の面が電流導体から遠位にある、半導体ダイ(2)とを備えた集積回路パッケージ(10)であって、
    前記少なくとも2つのリードの各々のリードは、前記リードを前記半導体ダイから前記第1の面に垂直な方向に局所的に離間させるための溝(4)を備え、
    前記溝(4)は、前記半導体ダイの縁部に重なる前記リードの少なくとも部分を備えた集積回路パッケージ(10)。
  2. 前記溝(4)は、前記リード(13,14)の長手方向に沿ってV字形またはU字形のプロファイルを有する請求項1の集積回路パッケージ。
  3. 前記溝(4)は、前記溝(4)の外側の前記リードの高さに対して前記リードの低減された高さによって形成される請求項1または2の集積回路パッケージ。
  4. 前記少なくとも2つのリード(13,14)の各々の上面は、前記溝(4)を形成するように窪んでおり、前記上面は前記半導体ダイに近接している請求項3の集積回路パッケージ。
  5. 前記少なくとも2つのリード(13,14)の各々が、前記溝の外側の前記リード(13,14)に対して、第1の面に前記垂直な方向に所定距離にわたって、前記溝(4)内でオフセットしている請求項1または2の集積回路パッケージ。
  6. 前記半導体ダイは、前記第1の面上にパッシベーション層をさらに備えた請求項1ないし5のういちいずれか1項の集積回路パッケージ。
  7. 前記パッシベーション層は、ポリイミドパッシベーション層を備えた請求項6の集積回路パッケージ。
  8. 前記集積回路パッケージは、電流センサであり、
    前記半導体ダイ(2)の前記集積回路は、磁界感知回路(3)を備え、前記磁界感知回路は、一次電流に関連する磁界を感知するために適合され、前記集積回路は、前記感知された磁界に基づいて前記一次電流を示す出力信号を供給するようにさらに適合され、
    前記少なくとも2つのリードは前記一次電流を受信するように適合され、前記電流導体は、前記磁界と前記磁界感知回路(3)との間の相互作用を可能にするように配置される請求項1ないし7のうちいずれか1項の集積回路パッケージ。
  9. 前記磁界感知回路(3)は、少なくとも1つのホールセンサを備えた請求項8の集積回路パッケージ。
  10. 前記磁界感知回路は、差動モードで動作するように構成された少なくとも2つの磁気センサを備えた請求項8または9の集積回路パッケージ。
  11. 前記少なくとも1つの電流導体は、前記集積回路から電気的に絶縁されている請求項8ないし10のうちいずれか1項の集積回路パッケージ。
  12. 前記リードフレームの少なくとも一部と前記半導体ダイの少なくとも一部の周りに形成され、成形パッケージ本体を形成する成形材料をさらに備えた請求項1ないし11のうちいずれか1項の集積回路パッケージ。
  13. 集積回路パッケージを製造するための方法であって、
    第1および第2の対向する面を有し、集積回路を備えた半導体ダイ(2)を提供するステップと、
    複数のリード(5)を備え、複数のリードの少なくとも2つのリード(13,14)を接続する電気的導電路を形成する電流導体を備えたリードフレーム(1)を提供するステップと、
    すくなくとも2つのリード(13,14)の各々に溝(4)を提供するステップと、
    半導体ダイの第1の面が、電流導体に近接し、第2の面が、電流導体から遠位にあるように、前記リードフレームと前記半導体ダイを配置するステップとを備え、
    前記溝(4)は、前記リードを前記半導体ダイから、前記第1の面に垂直な方向に局所的に離間するように前記少なくとも2つのリード(13,14)の各々に設けられ、前記溝は、半導体ダイの縁部と重なるリードの少なくとも部分を備えた集積回路パッケージを製造するための方法。
  14. 前記リードフレームを提供するステップは、金属シートをスタンピングすることによって前記リードフレームを提供するステップを備え、それにより、第1の面に垂直な方向に所定距離にわたって、前記溝の外側に対して前記溝内の前記リードをオフセットすることによって前記溝を形成するステップを備えた請求項13の方法。
  15. 前記リードフレームを提供するステップは、金属シートをエッチングすることによって、前記リードフレームを提供するステップを備え、それにより、前記リードを部分的にエッチング除去して前記溝を形成して、前記溝の外側の前記リードの高さに対して、前記溝内の前記リードの高さを低減する請求項13の方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3644069A1 (en) * 2018-10-24 2020-04-29 Melexis Technologies SA Insulated current sensor
CN109541280A (zh) * 2018-12-26 2019-03-29 新纳传感系统有限公司 集成电流传感器
US11073572B2 (en) * 2019-01-17 2021-07-27 Infineon Technologies Ag Current sensor device with a routable molded lead frame
DE102019210845B3 (de) * 2019-07-22 2020-12-10 Infineon Technologies Ag Sensor-Chip mit einem Leiterrahmen und dazugehöriges Verfahren zum Herstellen
US11901309B2 (en) * 2019-11-12 2024-02-13 Semiconductor Components Industries, Llc Semiconductor device package assemblies with direct leadframe attachment
US11024576B1 (en) * 2019-12-31 2021-06-01 Texas Instruments Incorporated Semiconductor package with underfill between a sensor coil and a semiconductor die
CN114137280A (zh) * 2021-11-26 2022-03-04 成都芯进电子有限公司 一种霍尔效应电流传感器
CN116314059B (zh) * 2023-04-27 2023-08-15 宁波中车时代传感技术有限公司 一种封装芯片及电流传感器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100235308B1 (ko) * 1997-06-30 1999-12-15 윤종용 2중 굴곡된 타이바와 소형 다이패드를 갖는 반도체 칩 패키지
JP3842444B2 (ja) * 1998-07-24 2006-11-08 富士通株式会社 半導体装置の製造方法
JP3334864B2 (ja) * 1998-11-19 2002-10-15 松下電器産業株式会社 電子装置
US6306684B1 (en) * 2000-03-16 2001-10-23 Microchip Technology Incorporated Stress reducing lead-frame for plastic encapsulation
US6955941B2 (en) * 2002-03-07 2005-10-18 Micron Technology, Inc. Methods and apparatus for packaging semiconductor devices
US7476816B2 (en) * 2003-08-26 2009-01-13 Allegro Microsystems, Inc. Current sensor
US7095113B2 (en) * 2004-01-29 2006-08-22 Diodes Incorporated Semiconductor device with interlocking clip
US7129569B2 (en) * 2004-04-30 2006-10-31 St Assembly Test Services Ltd. Large die package structures and fabrication method therefor
TWI265617B (en) * 2005-01-11 2006-11-01 Siliconware Precision Industries Co Ltd Lead-frame-based semiconductor package with lead frame and lead frame thereof
US7375415B2 (en) * 2005-06-30 2008-05-20 Sandisk Corporation Die package with asymmetric leadframe connection
US9666788B2 (en) * 2012-03-20 2017-05-30 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
CN103296115A (zh) * 2013-05-25 2013-09-11 吴军红 一种光伏电池保护模块封装用金属架

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