JP2018107967A5 - - Google Patents
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Description
図４（ｂ）に示すキャパシタンス電流の指令電流ＩC-REFは、Ｈ／Ｌの２レベル制御において、ＨｉｇｈレベルのＶHに対応するＩC-REFHと、ＬｏｗレベルのＶLに対応するＩC-REFLとの２レベルの指令電流の例を示し、図４（ｃ）に示すキャパシタンス電流ｉｃは、２レベルのステップ応答例を示している。
検出した出力電圧ｖo（ｋ）がＰ２で算出した切り替え電圧ｖc1に到達したか否かを判定する（Ｐ６）。出力電圧ｖo（ｋ）が切り替え電圧ｖc1に達していない場合には、Ｐ３〜Ｐ５の工程を繰り返し、出力電圧ｖo（ｋ）が切り替え電圧ｖc1に達した場合には、次のmode2の工程に移行する。
検出した出力電圧ｖo（ｋ）がＰ２で算出した切り替え電圧ｖc2に到達したか否かを判定する（Ｐ１０）。出力電圧ｖo（ｋ）が切り替え電圧ｖc2に達していない場合には、Ｐ７〜Ｐ９の工程を繰り返し、出力電圧ｖo（ｋ）が切り替え電圧ｖc2に達した場合には、次にmode3の工程に移行する。
検出した出力電圧ｖo（ｋ）がＰ１で設定した指令電圧ＶREFに到達したか否かを判定する（Ｐ１４）。出力電圧ｖo（ｋ）が指令電圧ＶREFに達していない場合には、Ｐ１１〜Ｐ１３の工程を繰り返し、出力電圧ｖo（ｋ）が指令電圧ＶREFに達した場合には、指令電圧ＶREFへの整定を終了する。次の指令電圧ＶREFが設定された場合には、上記したＰ１〜Ｐ１４の工程を繰り返して出力電圧ｖoを指令電圧ＶREFに整定する。
次に、前段工程において制御電流について求めたパルス幅ΔＴ（ｋ）の関数式を用いて、インダクタンス電流の定電流制御のパルス幅ΔＴ（ｋ）の導出（導出工程５）、及びキャパシタンス電流の定電流制御のパルス幅ΔＴ（ｋ）の導出（導出工程６）を説明する。
・導出工程７：
mode1におけるキャパシタンス電流の定電流制御のパルス幅ΔＴ（ｋ）の導出を説明する。
mode1におけるキャパシタンス電流の定電流制御のパルス幅ΔＴ（ｋ）の導出を説明する。
ｋｍは分解能であり、例えば、Ｔset＝８μｓ、Ｔh＝１／６０ＭＨｚの場合には、ｋｍ＞Ｔset／Ｔh＝８μｓ×６０ＭＨｚ＝４８０となる。この例では、分解能は４８０以上が得られる（S12A）。
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