JP2018098973A - 昇降圧ｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】電源効率を向上させ、降圧モードと昇圧モードの切替えがシームレスに行える昇圧ＤＣ／ＤＣコンバータを提供する。【解決手段】昇降圧ＤＣ／ＤＣコンバータ１０は、オン／オフ動作を行うスイッチング素子Ｔ１〜Ｔ４、スイッチング素子Ｔ１〜Ｔ４のオン／オフ制御を行う論理和回路１及び否定論理積回路２と、論理和回路１及び論理積回路２に出力を与える第１のコンパレータＣＭＰ１及び第２コンパレータＣＭＰ２とを備える。論理和回路１及び論理積回路２は、論理和出力１ｏ及び論理積出力２ｏを出力してスイッチング素子Ｔ１〜Ｔ４を制御することで、ＤＣ／ＤＣコンバータ１０をシームレスに昇圧モードと降圧モードとを切り替える。【選択図】図１

Description

本発明は、入力電圧を昇圧または降圧して出力する昇降圧ＤＣ／ＤＣコンバータに関する。

直流電圧を入力電圧として所定の電位の直流電圧に変換して出力するＤＣ／ＤＣコンバータとして、入力電圧を昇圧または降圧して出力可能な昇降圧ＤＣ／ＤＣコンバータがある。従来、このような昇降圧ＤＣ／ＤＣコンバータに関する発明としては、例えば特許文献１や特許文献２に記載されているものがある。

図１１には、特許文献１に開示されている昇降圧ＤＣ／ＤＣコンバータの構成を示す。この昇降圧ＤＣ／ＤＣコンバータは、電池などの直流電源から供給される直流電圧Ｖｉｎが印加される入力端子と接地点との間に直列に接続されたｎＭＯＳトランジスタＱ３，Ｑ４と、平滑コンデンサＣ３が接続されている出力端子と接地点との間に直列に接続されたｎＭＯＳトランジスタＱ１，Ｑ２と、出力電圧Ｖｏｕｔを分圧してフィードバック電圧Ｖｆｂを生成する帰還電圧生成回路ＦＢ（抵抗Ｒ１，Ｒ２により構成）と、フィードバック電圧Ｖｆｂと参照電圧Ｖｒｅｆ１との電位差に応じた電圧ＶＡを出力する誤差増幅器ＡＭＰ１と、誤差増幅器の出力ＶＡのゲイン及び周波数特性を設定する位相補償回路ＰＣ（抵抗Ｒ３及びキャパシタＣ１により構成）と、誤差増幅器の出力ＶＡを反転する反転増幅器ＡＭＰ２（抵抗Ｒ４，Ｒ５により出力ＶＡを調整）と、出力電圧ＶｏｕｔをＰＷＭ（パルス幅変調）制御するために使用する三角波電圧Ｖｔｒｉを発生する三角波発生回路ＴＷＧと、生成された三角波電圧Ｖｔｒｉおよび誤差増幅器ＡＭＰ１の出力ＶＡまたはその反転電圧ＶＢを入力とする一対の第１のコンパレータＣＭＰ１及び第２のコンパレータＣＭＰ２とを備える。

そして、ｎＭＯＳトランジスタＱ１とＱ２の接続ノードＶＮ１とｎＭＯＳトランジスタＱ３とＱ４の接続ノードＶＮ２との間に、インダクタ（コイル）Ｌが接続され、ｎＭＯＳトランジスタＱ２は第１のコンパレータＣＭＰ１の出力Ｖｃｍｐ１によって、またｎＭＯＳトランジスタＱ４は第２のコンパレータＣＭＰ２の出力Ｖｃｍｐ２によってそれぞれオン、オフ駆動される。一方、ｎＭＯＳトランジスタＱ１はＰＷＭ第１のコンパレータＣＭＰ１の出力Ｖｃｍｐ１を、インバータＩｎ１を介した反転信号によって、またｎＭＯＳトランジスタＱ３は第２のコンパレータＣＭＰ２の出力Ｖｃｍｐ２をインバータＩｎ２を介した反転信号によってそれぞれオン、オフ駆動される。

図１２に示されている昇降圧ＤＣ／ＤＣコンバータは、入力電圧Ｖｉｎが目標出力電圧よりも高いとき、すなわち誤差増幅器の出力ＶＡが三角波電圧Ｖｔｒｉのピーク電圧よりも高いときは、ｎＭＯＳトランジスタＱ３を連続オン状態、ｎＭＯＳトランジスタＱ４を連続オフ状態にしてｎＭＯＳトランジスタＱ１，Ｑ２をＰＷＭパルスで駆動して、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔを出力する。また、入力電圧Ｖｉｎが目標出力電圧よりも高いとき、すなわち誤差増幅器ＡＭＰ１の誤差出力電圧ＶＡを基準に反転した反転誤差出力電圧ＶＢが三角波のピーク電圧よりも低いときは、Ｑ１を連続オン状態、Ｑ２を連続オフ状態にしてｎＭＯＳトランジスタＱ３，Ｑ４をＰＷＭパルスで駆動して、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔを出力する。なお、昇圧モードから降圧モードに切り替わる途中にオーバーラップ区間と称する区間が設けられている。オーバーラップ区間では昇圧と降圧が交互、若しくは同時に動作している区間であり、この様な区間を設けることで昇圧モードと降圧モードの切り替わりがスムーズになり、安定した出力電圧Ｖｏｕｔを供給することができる。

図１２は、図１１に示した従前の昇降圧ＤＣ／ＤＣコンバータ１１０の主なノードの信号波形を示す図である。三角波電圧Ｖｔｒｉは三角波発生回路ＴＷＧで生成される。三角波発生回路ＴＷＧは昇降圧ＤＣ／ＤＣコンバータ１１０をＰＷＭ制御で動作させるために、すなわち、デューティ比が変化するＰＷＭ信号を生成するために用意されている。誤差出力電圧ＶＡは誤差増幅器ＡＭＰ１の出力に、反転誤差出力電圧ＶＢは反転増幅器ＡＭＰ２の出力にそれぞれ生じる。反転基準電圧Ｖｒｅｆ２は、反転増幅器ＡＭＰ２の非反転入力端子（＋）に印加されている。

出力Ｖｃｍｐ１及び出力Ｖｃｍｐ１は、それぞれ第１のコンパレータＣＭＰ１及び第２のコンパレータＣＭＰ２からそれぞれ取り出される。出力Ｖｃｍｐ１は、第１のコンパレータＣＭＰ１で反転誤差出力電圧ＶＢと三角波電圧Ｖｔｒｉとの比較により、出力Ｖｃｍｐ２は、第２のコンパレータＣＭＰ２で誤差出力電圧ＶＡと三角波電圧Ｖｔｒｉとの比較によりそれぞれ生成される。

スイッチング電圧ＶＮ１は昇圧用スイッチング手段を構成するｎＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２の共通接続点であるノードＮ１に、スイッチング電圧ＶＮ２は降圧用スイッチング手段を構成するｎＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４の共通接続点であるノードＮ２にそれぞれ出力される。

さて、昇降圧ＤＣ／ＤＣコンバータ１１０が昇圧モード及び降圧モードのどちらで動作しているかは、スイッチング電圧ＶＮ１及びスイッチング電圧ＶＮ２のデューティ比を見れば判断できる。すなわち、スイッチング電圧ＶＮ１のデューティ比が１００％となる区間ＳＤは降圧モードであり、スイッチング電圧ＶＮ２のデューティ比が１００％となる区間ＳＵは昇圧モードとなる。なぜならば回路構成上、昇圧モードではｎＭＯＳトランジスタＱ１，Ｑ２が互いにオン／オフ動作を繰り返すが、その時に入力電圧Ｖｉｎが供給されるｎＭＯＳトランジスタＱ３は常時オン状態に置かなければならないからである。ｎＭＯＳトランジスタＱ３がオンに置かれる状態はノードＮ２の電位（ＶＮ２）がハイレベル“Ｈ”となる時である。したがって区間ＳＵが昇圧モードとなる。一方、スイッチング電圧ＶＮ１のデューティ比が１００％となる区間ＳＤは降圧モードとなる。なぜならば回路構成上、降圧モードではｎＭＯＳトランジスタＱ３，Ｑ４が互いにオン／オフ動作を繰り返すが、その時に出力電圧Ｖｏｕｔに接続されるｎＭＯＳトランジスタＱ１は常時オン状態に置かなければならないからである。ｎＭＯＳトランジスタＱ１がオンに置かれる状態はノードＮ１の電位（ＶＮ１）がハイレベル“Ｈ”となる時である。したがって区間ＳＤが降圧モードとなる。

特許文献２に開示されている昇降圧ＤＣ／ＤＣコンバータにおいては、スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御回路に関する。制御回路は、スイッチング電源の電気的状態を示すフィードバック信号と所定の基準電圧との誤差に応じた誤差信号電圧を生成する誤差増幅器と、第１周波数の第１周期信号を生成する第１オシレータと、スロープ部分を有する第１周波数より低い第２周波数の第２周期信号を生成する第２オシレータと、誤差信号電圧に応じた信号および第１周期信号にもとづき、誤差信号電圧に応じたパルス幅を有し、かつ第１周波数を有する第１パルス信号を生成するとともに、第１パルス信号のパルス幅を所定の第１最小パルス幅にてクランプする第１パルス変調器と、誤差信号電圧に応じた信号を第２周期信号と比較することにより、誤差信号電圧に応じたパルス幅を有する第２パルス信号を生成する第２パルス変調器と、第１パルス信号と第２パルス信号を合成し、駆動パルス信号を生成する合成部と、駆動パルス信号に応じてスイッチング素子を駆動するドライバと、を備える。

重負荷状態においては、第１パルス信号のパルス幅が調節され、軽負荷状態においては、第１パルス信号のパルス幅が第１最小パルス幅に固定されるとともに、負荷に応じて第２パルス信号のパルス幅が変化し、第１パルス信号がマスクされる。その結果、軽負荷状態において、パルスの数を減らすことができ、効率を高めることができるとともに、スイッチング周波数を第２周波数に固定できる。

特許第３９５３４４３号公報 特許第５６２５３６９号公報

しかしながら、特許文献１のように昇降圧ＤＣ／ＤＣコンバータ１１０においては、昇圧モード区間ＳＵと降圧モード区間ＳＤとの間にはどちらの区間でもないオーバーラップ区間ＯＬが存在していることが分かる。オーバーラップ区間ＯＬが長いほど昇圧モード区間ＳＵと降圧モード区間ＳＤとが切替わりに時間を要し、切り替えの応答性が遅くなるという不具合が生じる。

さらに、オーバーラップ区間では昇圧と降圧が交互、若しくは同時に動作している。すなわち、オーバーラップ区間では４つのｎＭＯＳトランジスタＱ１〜Ｑ４でオン／オフが行われることで、スイッチングの損失が増大してしまうという不具合が生じる。

一方、特許文献２のように２つの三角波電圧の上限値、下限値、及び振幅値を精度良く揃えることには困難が伴なう。

本発明は上記のような不具合に着目してなされたもので、その目的とするところは、比較的簡便な回路構成によって、昇圧モードと降圧モードの切り替えをシームレスにした昇降圧動作にすることで、スイッチングの損失を減らして電力効率を向上させることにある。

入力電圧を昇圧又は降圧した出力電圧を出力する昇降圧ＤＣ／ＤＣコンバータであって、前記出力電圧に応じた電圧と所定の基準電圧との差に応じた誤差信号電圧を生成する誤差信号電圧生成回路と、ランプ波電圧を発生するランプ波発生回路と、前記誤差信号電圧と前記ランプ波電圧とを比較する第１のコンパレータと、前記誤差信号電圧と前記ランプ波電圧とを比較する第２のコンパレータと、前記第１のコンパレータの出力及び前記第２のコンパレータの出力を基に論理演算を行う論理演算回路と、前記論理演算回路の複数の出力によって制御される降圧用スイッチング手段と昇圧用スイッチング手段と、前記昇圧用スイッチング手段及び前記降圧用スイッチング手段のいずれか一方のオンオフによりエネルギーの蓄積と放出を切り替えるインダクタと、前記インダクタから放出されるエネルギーを受け取り、前記出力電圧を平滑する平滑手段と、を備えことを特徴とする昇降圧ＤＣ／ＤＣコンバータ。

前記論理演算回路は、前記第1のコンパレータの出力及び前記第２のコンパレータの出力を基にそれぞれ論理演算を行う第１論理演算回路及び第２論理演算回路を有し、
前記降圧用スイッチング手段は前記第１論理演算回路の出力および前記第２論理演算回路の一方の出力によって制御され、
前記昇圧用スイッチング手段は前記第１論理演算回路の出力および前記第２論理演算回路の他方の出力によって制御される

前記第１論理回路は論理和演算結果を出力し、前記第２論理回路は論理積演算結果出力する。

前記第１論理回路は論理和回路であり、前記第２論理回路は論理積回路である。

前記第１論理回路は否定論理和演算結果を出力し、前記第２論理回路は否定論理積演算結果出力する。

前記第１論理回路は否定論理和回路であり、前記第２論理回路は否定論理積回路である。

前記第１論理回路及び前記第２論理回路はマルチプレクサであり、前記第１論理回路及び前記第２論理回路を構成する前記マルチプレクサの選択信号は、前記ランプ波電圧と前記反転信号電圧生成回路の基準電圧とを比較する第３のコンパレータによって生成される。

前記マルチプレクサに第１のクロック信号を出力するオシレータ回路と、前記第１のクロック信号を分周した第２のクロックを生成する分周部と、前記第２のクロックによって前記ランプ波が生成される。

前記誤差信号電圧を所定の反転基準電圧を基準として反転させた反転電圧を生成する反転電圧生成回路を備え、前記第２のコンパレータは前記反転電圧と前記ランプ波電圧とを比較し、前記第１のコンパレータは前記誤差信号電圧と前記ランプ波電圧とを比較する。

前記反転基準電圧は、前記ランプ波電圧の最大値と最小値の中間に設定されることを特徴とする。

前記降圧用スイッチング手段は、前記入力電圧と接地電位との間に第１スイッチング素子と第２スイッチング素子とがこの順で直列に接続された同期整流型であり、前記昇圧用スイッチング手段は、前記出力電圧と接地電位との間に第３スイッチング素子と第４スイッチング素子とがこの順で直列に接続された同期整流型である。

前記降圧用スイッチング手段は、前記入力電圧と接地電位との間にスイッチング素子と逆方向の第１整流用ダイオードとがこの順で直列に接続されたダイオード整流方式であり、前記昇圧用スイッチング手段は、前記出力電圧と接地電位との間に逆方向の第２整流用ダイオードとスイッチング素子とがこの順で直列に接続されたダイオード整流方式であることを特徴とする。

前記降圧用スイッチング手段は、前記入力電圧と接地電位との間に第１スイッチング素子と第２スイッチング素子とがこの順で直列に接続された同期整流型であり、前記昇圧用スイッチング手段は、前記出力電圧と接地電位との間に逆方向の第２整流用ダイオードとスイッチング素子とがこの順で直列に接続されたダイオード整流方式であることを特徴とする。

前記降圧用スイッチング手段は、前記入力電圧と接地電位との間にスイッチング素子と逆方向の第１整流用ダイオードとがこの順で直列に接続されたダイオード整流方式であり、前記昇圧用スイッチング手段は、前記出力電圧と接地電位との間に第３スイッチング素子と第４スイッチング素子とがこの順で直列に接続された同期整流型であることを特徴とする。

本発明の上記の手段によれば、降圧モードと昇圧モードの切替えをシームレスに行うと共にスイッチング切り替わり時の電力の損失を低減できる昇降圧ＤＣ／ＤＣコンバータを提供することができる。

本発明を適用した昇降圧ＤＣ／ＤＣコンバータの第１の実施形態を示す回路構成図である。 本発明を適用した昇降圧ＤＣ／ＤＣコンバータの第２の実施形態を示す回路構成図である。 図１及び図２の主なノードの信号波形を示す図である。 図１及び図２の主なノードの信号波形を示す図である。 本発明を適用した昇降圧ＤＣ／ＤＣコンバータの第３の実施形態を示す回路構成図である。 図５の主なノードの信号波形を示す図である。 本発明を適用した昇降圧ＤＣ／ＤＣコンバータの第４の実施形態を示す回路構成図である。 図７の主なノードの信号波形を示す図である。 本発明を適用した昇降圧ＤＣ／ＤＣコンバータの第５の実施形態を示す回路構成図である。 本発明に係る第１の実施形態から第５の実施形態の降圧モードと昇圧モードにおいてスイッチング手段を構成する各トランジスタのオン／オフ状態を示す図である。 従来（特許文献１）の昇降圧ＤＣ／ＤＣコンバータの構成例を示す回路構成図である。 図１１の昇降圧ＤＣ／ＤＣコンバータにおける主なノードの信号波形図である。

（本発明の第１の実施の形態）
図１は本発明を適用した昇降圧ＤＣ／ＤＣコンバータの第１の実施形態を示す回路構成図である。以下に本発明の一実施形態について図面を参照して説明する。図示していない電池等の直流電源の出力電圧が、図１の昇降圧ＤＣ／ＤＣコンバータ１０の入力電圧Ｖｉｎとなる。入力電圧Ｖｉｎが印加される入力端子ＩＮは、スイッチング素子Ｔ１のソースに接続される。スイッチング素子Ｔ１のドレインはインダクタＬ１及びスイッチング素子Ｔ２のドレインに接続される。スイッチング素子Ｔ２のソースは接地される。スイッチング素子Ｔ１〜Ｔ４はオン／オフを繰り返して、インダクタＬ１に流す電流を制御するスイッチングトランジスタとして機能する。なお、スイッチング素子Ｔ１，Ｔ３はｐチャネル形ＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタと称する）であり、スイッチング素子Ｔ２，Ｔ４はｎチャネル形ＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタと称する）である。

インダクタＬ１の一端は、スイッチング素子Ｔ１のドレイン及びスイッチング素子Ｔ２のドレインに接続されている。インダクタＬ１の他端はスイッチング素子Ｔ３のドレイン及びスイッチング素子Ｔ４のドレインに接続されている。スイッチング素子Ｔ３のソースは出力端子ＯＵＴに接続され、スイッチング素子Ｔ４のソースは接地される。

出力端子ＯＵＴは抵抗Ｒ１の一端及びキャパシタＣ２に接続されている。抵抗Ｒ１の他端は抵抗Ｒ２を介して接地されている。

帰還電圧生成回路ＦＢは、出力端子ＯＵＴと接地との間に直列接続された抵抗Ｒ１及びＲ２で構成され、互いの接続ノードに帰還電圧Ｖｆｂを出力する。帰還電圧Ｖｆｂは誤差増幅器ＡＭＰ１の反転入力端子（−）に入力される。誤差増幅器ＡＭＰ１の非反転入力端子（＋）に誤差比較電圧Ｖｒｅｆ１が入力される。そして、誤差増幅器ＡＭＰ１の出力端子が抵抗Ｒ３及びキャパシタＣ１で構成された位相補償回路ＰＣ、抵抗Ｒ４及び第１コンパレータの非反転入力端子（＋）に接続される。

また、誤差増幅器ＡＭＰ１の出力端子が、抵抗Ｒ４の一端に接続され、抵抗Ｒ４の他端は反転増幅器ＡＭＰ２の反転入力端子（−）と抵抗Ｒ５の一端に接続されている。抵抗Ｒ５の他端は、反転増幅器ＡＭＰ２の出力と第２のコンパレータＣＭＰ２の反転入力端子（−）に接続されている。第２のコンパレータＣＭＰ２の反転入力端子（−）にはランプ波発生回路ＲＷＧからランプ波電圧ＶＲが印加されている。第１のコンパレータＣＭＰ１の非反転入力端子（＋）は、抵抗Ｒ４の一端に接続され、第１のコンパレータＣＭＰ１の反転入力端子（−）にはランプ波電圧ＶＲが印加されている。抵抗Ｒ４の一端が反転増幅器の入力端になり、抵抗Ｒ４の他端が反転増幅器ＡＭＰ２の反転入力端子（−）及び抵抗Ｒ５の一端に接続される。また、反転増幅器ＡＭＰ２の非反転入力端子（＋）に反転比較電圧Ｖｒｅｆ２ が接続される。抵抗Ｒ５の他端と反転増幅器ＡＭＰ２の出力端子の接続ノードが反転増幅器の出力端となる。反転増幅器の出力端が第２コンパレータＣＭＰ２の反転入力端子（−）に接続される。

ランプ波発生回路ＲＷＧが、第１のコンパレータＣＭＰ１の反転入力端子（−）及び第２コンパレータＣＭＰ２の非反転入力端子（＋）に接続される。第１のコンパレータＣＭＰ１及び第２コンパレータＣＭＰ２の出力端子は、論理和回路１及び論理積回路２に接続されている。論理和回路１の出力端子はインバータ３，４を介して、スイッチング素子Ｔ１，Ｔ２のゲートと接続されており、相補的に動作することにより降圧動作を行う。また、スイッチング素子Ｔ３，Ｔ４のゲートは、論理積回路２の出力端子と接続されており、相補的に動作することにより昇圧動作を行う。

なお、小型化・低コスト化の観点から、インダクタＬ１及びキャパシタＣ２以外の全ての部分を半導体集積回路装置に搭載し、当該半導体集積回路装置にインダクタＬ１及びキャパシタＣ２を外付けする形態にすることが望ましい。

負荷電流が大きいとき、低コスト化・安全性の観点から、スイッチング素子Ｔ１〜Ｔ４は外付けする形態にすることが望ましい。

このような構成の昇降圧ＤＣ／ＤＣコンバータの動作について以下に説明する。帰還電圧生成回路ＦＢを構成する抵抗Ｒ１と抵抗Ｒ２は、出力端子ＯＵＴから出力される出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成し、誤差増幅器ＡＭＰ１に送出する。誤差増幅器ＡＭＰ１は、帰還電圧Ｖｆｂと誤差比較電圧Ｖｒｅｆ１との差に応じた誤差信号電圧Ｖｃ１を出力する。位相補償回路ＰＣを構成するキャパシタＣ１及び抵抗Ｒ３は、誤差増幅器ＡＭＰ１のゲインと周波数特性を設定する。抵抗Ｒ４、抵抗Ｒ５、反転増幅器ＡＭＰ２、及び反転比較電圧Ｖｒｅｆ２から成る反転増幅器は、反転基準電圧Ｖｒｅｆ２を基準として誤差増幅器ＡＭＰ１から出力される誤差信号電圧Ｖｃ１の反転電圧となる反転信号電圧Ｖｃ２を出力する。すなわち、反転基準電圧Ｖｒｅｆ２は誤差信号電圧Ｖｃ１と反転信号電圧Ｖｃ２の中間電圧である。

第１のコンパレータＣＭＰ１は、誤差増幅器ＡＭＰ１の出力の誤差信号電圧Ｖｃ１とランプ波発生回路ＲＷＧから出力されるランプ波ＶＲとの差に応じたスイッチ制御電圧Ｖｃｍｐ１を出力する。第２コンパレータＣＭＰ２は、反転増幅器の出力の反転信号電圧Ｖｃ２とランプ波発生回路ＲＷＧから出力されるランプ波ＶＲとの差に応じたスイッチ制御電圧Ｖｃｍｐ２を出力する。

論理和回路１は、第１のコンパレータＣＭＰ１及び第２コンパレータＣＭＰ２から出力された出力Ｖｃｍｐ１，Ｖｃｍｐ２の論理和演算を行い、論理和出力１ｏを出力する。論理和回路１は、本書で第１論理回路と称される。スイッチング素子Ｔ１，Ｔ２は論理和出力１ｏに基づいて、相補的にオン／オフが切り替わる。

論理積回路２では、第１のコンパレータＣＭＰ１及び第２コンパレータＣＭＰ２から出力された出力Ｖｃｍｐ１，Ｖｃｍｐ２の論理積演算を行い、論理積出力２ｏを出力する。論理積回路２は、本書で第２論理回路と称される。スイッチング素子Ｔ３，Ｔ４は論理積出力２ｏに基づいて、相補的にオン／オフが切り替わる。

続いて、昇圧モードと降圧モードの切り替わりにおける動作について説明する。ここでは、昇圧モードから降圧モードに切り替わるときの動作について図１，図３及び図４を参照して説明する。図３及び図４は、本発明を適用した実施例１及び実施例２の昇降圧ＤＣ／ＤＣコンバータ１０，２０の昇圧モードから降圧モードに切り替わるときの信号電圧生成部の各部電圧波形を示す図である。なお、図３及び図４において図１と同一の電圧には同一の符号を付す。

入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは切り替え線Ｃにおいて交わり、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高いときは降圧モード、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより低いときは昇圧モードに切り替わる。なお、誤差比較電圧Ｖｒｅｆ１は常に一定である。

誤差信号電圧Ｖｃ１がランプ波ＶＲより小さく、かつ反転信号電圧Ｖｃ２がランプ波ＶＲより大きいときＴ１がオフし、Ｔ２がオンする、状態１をとる。誤差信号電圧Ｖｃ１がランプ波ＶＲより大きいか、または反転信号電圧Ｖｃ２がランプ波ＶＲより小さいときＴ１がオンし、Ｔ２がオフする、状態２をとる。

誤差信号電圧Ｖｃ１がランプ波ＶＲより小さいか、または反転信号電圧Ｖｃ２がランプ波ＶＲより大きいときＴ３がオンし、Ｔ４がオフする、状態３をとる。誤差信号電圧Ｖｃ１がランプ波ＶＲより大きい、かつ反転信号電圧Ｖｃ２がランプ波ＶＲより小さいときＴ３がオフし、Ｔ４がオンする、状態４をとる。

反転信号電圧Ｖｃ２が誤差信号電圧Ｖｃ１より大きく、かつ誤差信号電圧Ｖｃ１もしくは反転信号電圧Ｖｃ２の少なくとも一方がランプ波ＶＲの最小値と最大値の間の値をとる場合、状態１かつ状態３、および状態２かつ状態３の２つのスイッチ状態を交互に遷移する、降圧動作となる。降圧モードにおける昇降圧ＤＣ／ＤＣコンバータ１０はｐＭＯＳトランジスタであるスイッチング素子Ｔ１がオン状態でｎＭＯＳトランジスタであるスイッチング素子Ｔ２がオフ状態である場合、入力端子ＩＮからインダクタＬ１を介してキャパシタＣ２に電流が流れ、磁気エネルギーが蓄えられる。逆にスイッチング素子Ｔ１がオフ状態でスイッチング素子Ｔ２がオン状態である場合、スイッチング素子Ｔ２とインダクタＬ１を介してキャパシタＣ２に電流が流れることにより、インダクタＬ１に蓄えられていた磁気エネルギーが放出される。なお、降圧モードにおける、スイッチング素子Ｔ１，Ｔ２の状態に係らず、スイッチング素子Ｔ３は常にオン状態である。このような動作により、入力電圧Ｖｉｎが降圧され、出力端子ＯＵＴから出力電圧Ｖｏｕｔが出力される。

反転信号電圧Ｖｃ２が誤差信号電圧Ｖｃ１より小さく、かつ誤差信号電圧Ｖｃ１もしくは反転信号電圧Ｖｃ２の少なくとも一方がランプ波ＶＲの最小値と最大値の間の値をとる場合、状態２かつ状態３、および状態２かつ状態４の２つのスイッチ状態を交互に遷移する、昇圧動作となる。昇圧モードにおける昇降圧ＤＣ／ＤＣコンバータ１０はｐＭＯＳトランジスタであるスイッチング素子Ｔ３がオフ状態でｎＭＯＳトランジスタであるスイッチング素子Ｔ４がオン状態である場合、インダクタＬ１に電流が流れ、磁気エネルギーが蓄えられる。逆にスイッチング素子Ｔ１がオン状態でスイッチング素子Ｔ２がオフ状態である場合、入力端子ＩＮからインダクタＬ１を介してキャパシタＣ２に電流が流れることにより、インダクタＬ１に蓄えられていた磁気エネルギーが放出される。なお、昇圧モードにおける、スイッチング素子Ｔ３，Ｔ４の状態に係らず、スイッチング素子Ｔ１は常にオン状態である。このような動作により、入力電圧Ｖｉｎが昇圧され、出力電圧Ｖｏｕｔとなり出力端子ＯＵＴから出力される。

誤差信号電圧Ｖｃ１と反転信号電圧Ｖｃ２の中間電圧である反転基準電圧Ｖｒｅｆ２の値をランプ波ＶＲの最小値より大きく、かつランプ波ＶＲの最大値より小さく設定することで、昇圧モードから降圧モードに切り替わる途中に誤差信号電圧Ｖｃ１、反転信号電圧Ｖｃ２ともにランプ波ＶＲと交差する区間を設けることができる。論理和回路１及び論理積回路２を設けることで、スイッチングノードＳＷ１のスイッチングデューティとスイッチングノードＳＷ２のスイッチングデューティが切り替わり線Ｃを基準に、昇圧モードから降圧モードに切り替わるときにシームレスに変化する。したがって、昇圧モードと降圧モードの切り替わりにおけるスイッチング損失を減らすことができる。さらに、入力電圧Ｖｉｎが変動した場合でも、昇圧動作と降圧動作が連続的に変化するため、常に安定した出力電圧Ｖｏｕｔを出力することができる。これにより、昇降圧ＤＣ／ＤＣコンバータ１０の電力変換効率が高くなる。さらに、ＤＣ／ＤＣコンバータの安定かつ高速応答させるため誤差信号電圧Ｖｃ１の変化に対して、スイッチングノードＳＷ１のスイッチングデューティとスイッチングノードＳＷ２のスイッチングデューティが一定の比率で変化することが望ましい。即ち、反転基準電圧Ｖｒｅｆ２の値はランプ波ＶＲの最大値と最小値の中間値に設定し、第１のコンパレータ出力Ｖｃｍｐ１と第２のコンパレータ出力Ｖｃｍｐ２のデューティを等しくすることが望ましい。

昇降圧ＤＣ／ＤＣコンバータ１０では、誤差信号電圧Ｖｃ１の変化から出力電圧が追従するまでに遅延があるため、出力電圧の変動を誤差信号電圧Ｖｃ１に高速帰還すると発振する。そのため、誤差信号電圧Ｖｃ１の応答速度を制限する目的で抵抗Ｒ３とコンデンサＣ１による補償回路ＰＣを設けている。

スイッチング電圧Ｖｓｗ１は切り替え線Ｃの左部においてスイッチング素子Ｔ１，Ｔ２のオン／オフを相補的に繰り返すことで降圧モードとして動作し、切り替え線Ｃの右部においてスイッチング素子Ｔ１を常にオン、スイッチング素子Ｔ２を常にオフとする。スイッチング電圧Ｖｓｗ２は切り替え線Ｃの右部においてスイッチング素子Ｔ３，Ｔ４のオン／オフを相補的に繰り返すことで昇圧モードとして動作し、切り替え線Ｃの左部においてスイッチング素子Ｔ３を常にオン、スイッチング素子Ｔ４を常にオフとする。

（本発明の第２の実施の形態）
図２は、本発明を適用した昇降圧ＤＣ／ＤＣコンバータの第２の実施形態を示す回路構成図である。図２の第２の実施形態は、図１に示した第１の実施形態とはスイッチング素子の置き換え、及びインバータ３，４の配置を変えているという点で異なる。その他の回路部は同じである。ここでは図１及び図２の、異なる回路部について説明する。

図２中のスイッチング素子Ｔ５，Ｔ６はｎＭＯＳトランジスタである。スイッチング素子Ｔ５，Ｔ６は、図１中のｐＭＯＳトランジスタであるスイッチング素子Ｔ１，Ｔ３をそれぞれに置き換える。論理和回路１の出力は、インバータ３を介してスイッチング素子Ｔ２のゲートに接続されると共に、スイッチング素子Ｔ５のゲートに直接接続される。また、論理積回路２の出力は、インバータ４を介してスイッチング素子Ｔ６のゲートに接続されると共に、スイッチング素子Ｔ４のゲートに直接接続される。インバータ３，４は、それぞれ論理和回路１，論理積回路２の出力を受けて、その入力信号を反転して出力する。

論理和回路１の出力に基づいて、スイッチング素子Ｔ５，Ｔ２は相補的にオン／オフが切り替わる。したがって、降圧モードにおける昇降圧ＤＣ／ＤＣコンバータ２０はｎＭＯＳトランジスタであるスイッチング素子Ｔ５がオン状態でｎＭＯＳトランジスタであるスイッチング素子Ｔ２がオフ状態である場合、入力端子ＩＮからインダクタＬ１を介してキャパシタＣ２に電流が流れ、磁気エネルギーが蓄えられる。逆にスイッチング素子Ｔ５がオフ状態でスイッチング素子Ｔ２がオン状態である場合、スイッチング素子Ｔ２とインダクタＬ１を介してキャパシタＣ２に電流が流れることにより、インダクタＬ１に蓄えられていた磁気エネルギーが放出される。なお、降圧モードにおける、スイッチング素子Ｔ５，Ｔ２の状態に係らず、スイッチング素子Ｔ６は常にオン状態である。このような動作により、入力電圧Ｖｉｎが降圧され、出力電圧Ｖｏｕｔとなり出力端子ＯＵＴから出力される。

論理積回路２の出力に基づいて、スイッチング素子Ｔ６，Ｔ４は相補的にオン／オフが切り替わる。したがって、昇圧モードにおける昇降圧ＤＣ／ＤＣコンバータ２０はｎＭＯＳトランジスタであるスイッチング素子Ｔ６がオフ状態でｎＭＯＳトランジスタであるスイッチング素子Ｔ４がオン状態である場合、インダクタＬ１に電流が流れ、磁気エネルギーが蓄えられる。逆にスイッチング素子Ｔ１がオン状態でスイッチング素子Ｔ２がオフ状態である場合、入力端子ＩＮからインダクタＬ１を介してキャパシタＣ２に電流が流れることにより、インダクタＬ１に蓄えられていた磁気エネルギーが放出される。なお、昇圧モードにおける、スイッチング素子Ｔ６，Ｔ４の状態に係らず、スイッチング素子Ｔ５は常にオン状態である。このような動作により、入力電圧Ｖｉｎが昇圧され、出力電圧Ｖｏｕｔとなり出力端子ＯＵＴから出力される。

第１のコンパレータＣＭＰ１及び第２コンパレータＣＭＰ２において、誤差信号電圧Ｖｃ１及び反転信号電圧Ｖｃ２をそれぞれランプ波ＶＲと比較し出力されたものが、スイッチ制御電圧Ｖｃｍｐ１，Ｖｃｍｐ２となる。スイッチ制御電圧Ｖｃｍｐ１，Ｖｃｍｐ２の論理和及び論理積を行った各演算結果が、それぞれ論理和出力１ｏ及び論理積出力２ｏとして出力される。

入力電圧Ｖｉｎはスイッチング素子Ｔ５のドレインに供給される。出力電圧Ｖｏｕｔはスイッチング素子Ｔ６のドレインすなわち出力端子ＯＵＴから取り出される。入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが等しくなると降圧モードと昇圧モードとが切替えられる。降圧モードと昇圧モードとの切替えタイミングＣは誤差比較電圧Ｖｒｅｆ１で設定されている。誤差比較電圧Ｖｒｅｆ１は、誤差増幅器ＡＭＰ１の非反転入力端子（＋）に印加される。出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも低い場合には昇降圧ＤＣ／ＤＣコンバータ２０は降圧モードで動作し、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも高い場合には昇降圧ＤＣ／ＤＣコンバータ２０は昇圧モードで動作する。図４には、誤差信号電圧Ｖｃ１、反転信号電圧Ｖｃ２、反転基準電圧Ｖｒｅｆ２、及び、ランプ波電圧ＶＲがそれぞれ示されている。誤差信号電圧Ｖｃ１は、誤差増幅器ＡＭＰ１から、反転信号電圧Ｖｃ２は反転増幅器ＡＭＰ２からそれぞれ出力される。反転基準電圧Ｖｒｅｆ２は、反転増幅器ＡＭＰ２の非反転入力端子（＋）に印加されている。ランプ波電圧ＶＲはランプ波発生回路ＲＷＧで生成され、第１のコンパレータＣＭＰ１の反転入力端子（−）と、第２のコンパレータＣＭＰ２の非反転入力端子（＋）にそれぞれ印加されている。反転基準電圧Ｖｒｅｆ２はランプ波電圧ＶＲの上限値ＶＲＨと下限値ＶＲＬの中間値、すなわち、Ｖｒｅｆ２＝（ＶＲＨ＋ＶＲＬ）／２になるように選ばれている。図４に示した誤差信号電圧Ｖｃ１、反転信号電圧Ｖｃ２、反転基準電圧Ｖｒｅｆ２及びランプ波電圧ＶＲに基づき、降圧モード及び昇圧モードで用いるＰＷＭ信号が生成される。

図５は、本発明を適用した昇降圧ＤＣ／ＤＣコンバータの第３の実施形態を示す回路構成図である。昇降圧ＤＣ／ＤＣコンバータ５０は、図２のものとは次の点で相違する。まず、ランプ波電圧ＶＲが第１のコンパレータＣＭＰ１の非反転入力端子（＋）とコンパレータＣＭＰ２の反転入力端子（−）に印加していることである。これは図２ではランプ波電圧ＶＲを第１のコンパレータＣＭＰ１の反転入力端子（−）とコンパレータＣＭＰ２の非反転入力端子（＋）に印加したものとは異なる。第１のコンパレータＣＭＰ１とコンパレータＣＭＰ２には互いに逆極性の入力端子にランプ波電圧ＶＲ印加していることでは共通する。次に、否定論理積回路１ｘの出力１ｘｏを、降圧スイッチング手段を構成するスイッチング素子Ｔ１のゲートに、否定論理和回路２ｘの出力２ｘｏを、昇圧スイッチング手段を構成するスイッチング素子Ｔ４のゲートにそれぞれ印加している。すなわち、降圧スイッチング手段は否定論理積回路１ｘの出力、昇圧スイッチング手段は否定論理和回路２ｘの出力により制御される。こうした違いはランプ波電圧ＶＲを第１のコンパレータＣＭＰ１及び第２コンパレータＣＭＰ２の反転入力端子（−）に印加するのか非反転入力端子（＋）に印加するかによって異なってくる。こうした違いは設計事項の１つとなる。なお、図５において他の回路構成は図２と同じであるので説明は割愛する。

図６は、図５の昇降圧ＤＣ／ＤＣコンバータ５０の主なノードの信号波形を示す図である。入力電圧Ｖｉｎはスイッチング素子Ｔ５のドレインに供給される。出力電圧Ｖｏｕｔはスイッチング素子Ｔ６のドレインすなわち出力端子ＯＵＴから取り出される。入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが等しくなると降圧モードと昇圧モードとが切替えられる。降圧モードと昇圧モードとの切替えタイミングＣは誤差比較電圧Ｖｒｅｆ１で設定されている。誤差比較電圧Ｖｒｅｆ１は、誤差増幅器ＡＭＰ１の非反転入力端子（＋）に印加される。出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも低い場合には昇降圧ＤＣ／ＤＣコンバータ５０は降圧モードで動作し、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも高い場合には昇降圧ＤＣ／ＤＣコンバータ５０は昇圧モードで動作する。

図６には、誤差信号電圧Ｖｃ１、反転信号電圧Ｖｃ２、反転基準電圧Ｖｒｅｆ２、及び、ランプ波電圧ＶＲがそれぞれ示されている。誤差信号電圧Ｖｃ１は、誤差増幅器ＡＭＰ１から、反転信号電圧Ｖｃ２は反転増幅器ＡＭＰ２からそれぞれ出力される。反転基準電圧Ｖｒｅｆ２は、反転増幅器ＡＭＰ２の非反転入力端子（＋）に印加されている。ランプ波電圧ＶＲはランプ波発生回路ＲＷＧで生成され、第１のコンパレータＣＭＰ１の非反転入力端子（＋）と、第２のコンパレータＣＭＰ２の反転入力端子（−）にそれぞれ印加されている。反転基準電圧Ｖｒｅｆ２はランプ波電圧ＶＲの上限値ＶＲＨと下限値ＶＲＬの中間値、すなわち、Ｖｒｅｆ２＝（ＶＲＨ＋ＶＲＬ）／２になるように選ばれている。図６に示した誤差信号電圧Ｖｃ１、反転信号電圧Ｖｃ２、反転基準電圧Ｖｒｅｆ２及びランプ波電圧ＶＲに基づき、降圧モード及び昇圧モードで用いるＰＷＭ信号が生成される。

図６において出力信号Ｖｃｍｐ１は第１のコンパレータＣＭＰ１から出力され否定論理積回路１ｘの第１入力端及び論理和回路１の第１入力端に印加される。出力信号Ｖｃｍｐ２は第２コンパレータＣＭＰ２から出力され論理和回路１の第２入力端と否定論理積回路１ｘの第２入力端にそれぞれ印加される。なお、否定論理積回路１ｘ及び否定論理和回路２ｘは、本書においてそれぞれ第１論理演算回路及び第２論理演算回路と称される。

出力１ｘｏは、否定論理積回路１ｘで出力信号Ｖｃｍｐ１と出力信号Ｖｃｍｐ２との否定論理積演算で得られる。出力１ｘｏは、出力信号Ｖｃｍｐ１及び出力信号Ｖｃｍｐ２の両者が共にハイレベル“１”の時にローレベル“０”となり、その他の組み合わせにおいては、ハイレベル“１”となる。 出力１ｘｏは、降圧モードと昇圧モードとの切替え点Ｃを境にして、降圧モードではデューティ比が変化するいわゆるＰＷＭ信号として作用し、昇圧モードではデューティ比が１００％となる。

出力１ｘｏは降圧スイッチング手段を構成するスイッチング素子Ｔ５のゲートに、出力２ｘｏは昇圧スイッチング手段を構成するスイッチング素子Ｔ４のゲートにそれぞれ印加される。

出力２ｘｏは、否定論理和回路２ｘで出力信号Ｖｃｍｐ１と出力信号Ｖｃｍｐ２との否定論理和演算で得られる。出力２ｘｏは、出力信号Ｖｃｍｐ１及び出力信号Ｖｃｍｐ２のいずれかがハイレベル“１”の時にローレベル“０”となり、両者がともにローレベル“０”の時にハイレベル“１”となる。出力２ｘｏは、降圧モードと昇圧モードとの切替えタイミングＣを境にして、降圧モードでは出力２ｘｏのデューティ比が０％であり、昇圧モードではデューティ比が変化するいわゆるＰＷＭ信号として作用する。こうした状態は図４と比較すると明らかとなるが、降圧モードと昇圧モードでのデューティ比の関係が逆転することになる。

スイッチング電圧Ｖｓｗ１はスイッチングノードＳＷ１に、スイッチング電圧Ｖｓｗ２はスイッチングノードＳＷ２にそれぞれ出力される。スイッチング電圧Ｖｓｗ１は出力１ｘｏと同じ極性となり、スイッチング電圧Ｖｓｗ２は出力２ｘｏと逆極性となる。スイッチング電圧Ｖｓｗ１，Ｖｓｗ２によって、インダクタＬ１に対してエネルギーの蓄積と放出とが切り替えられる。

図７は、本発明を適用した昇降圧ＤＣ／ＤＣコンバータの第４の実施形態を示す回路構成図である。昇降圧ＤＣ／ＤＣコンバータ７０は、図２の昇降圧ＤＣ／ＤＣコンバータ２０に示した論理和回路１及び論理積回路２をそれぞれマルチプレクサＭ１及びマルチプレクサＭ２に置換え、さらにマルチプレクサＭ１及びＭ２の選択信号ＳＥＬを生成する第３のコンパレータＣＭＰ３を設けたことで相違する。マルチプレクサは一般的にセレクタとも呼ばれている。マルチプレクサの内部回路は、例えば論理積回路ＡＮＤ、論理和回路ＯＲ、及びインバータとの組み合わせ、または否定論理積回路ＮＡＮＤとインバータとの組み合わせで構成される。マルチプレクサＭ１及びマルチプレクサＭ２も本書において、それぞれ第１論理演算回路及び第２論理演算回路と称される。

本発明に係るマルチプレクサＭ１，Ｍ２は、選択信号ＳＥＬによって、スイッチ制御電圧Ｖｃｍｐ１及びスイッチ制御電圧Ｖｃｍｐ２のいずれか一方を出力する。マルチプレクサＭ１，Ｍ２は、入力端子Ａ及び入力端子Ｂを有しており、選択信号ＳＥＬがハイレベル“１”の時、入力端子Ａで受けた電圧を、選択信号ＳＥＬがローレベル“０”の時、入力端子Ｂで受けた電圧を出力する。例えばマルチプレクサＭ１は、選択信号ＳＥＬがローレベル“０”である時にスイッチ制御電圧Ｖｃｍｐ１を、選択信号ＳＥＬがハイレベル“１”である時にスイッチ制御電圧Ｖｃｍｐ２をそれぞれ、マルチプレクサ出力ｍ１として出力する。

マルチプレクサＭ２も、選択信号ＳＥＬによって、出力Ｖｃｍｐ１及び出力Ｖｃｍｐ２のいずれか一方を出力する。例えばマルチプレクサＭ２は、選択信号ＳＥＬがローレベル“０”である時に出力Ｖｃｍｐ２を、選択信号ＳＥＬがハイレベル“１”である時に出力Ｖｃｍｐ１をそれぞれ、マルチプレクサ出力ｍ２として出力する。

マルチプレクサＭ１，Ｍ２を制御する選択信号ＳＥＬは、第３のコンパレータＣＭＰ３の反転入力端子（−）に例えば反転基準電圧Ｖｒｅｆ２を、第３のコンパレータＣＭＰ３の非反転入力端子（＋）にランプ波電圧ＶＲを印加して生成することで得られる。すなわち、本発明に用いる回路部を利用しているので第３のコンパレータＣＭＰ３を新たに用意するだけで十分である。

なお、図７の昇降圧ＤＣ／ＤＣコンバータ６０において、マルチプレクサＭ１のマルチプレクサ出力ｍ１は降圧用スイッチング手段を構成するスイッチング素子Ｔ１に、マルチプレクサＭ２のマルチプレクサ出力ｍ２は昇圧用スイッチング手段を構成するスイッチング素子Ｔ４にそれぞれ印加している。しかし、これらの信号供給経路は、ランプ波電圧ＶＲを第１のコンパレータＣＭＰ１及び第２のコンパレータＣＭＰ２のどちらの入力端子に印加するかで異なってくる。図７に示した信号供給経路とは異なり、ランプ波電圧ＶＲを第１のコンパレータＣＭＰ１の非反転入力端子（＋）と第２コンパレータＣＭＰ２の反転入力端子（−）にそれぞれ印加する場合には、マルチプレクサＭ１のマルチプレクサ出力ｍ１は、スイッチング素子Ｔ４に、マルチプレクサＭ２のマルチプレクサ出力ｍ２を、スイッチング素子Ｔ１に供給することとなる。

図８は図７に示した昇降圧ＤＣ／ＤＣコンバータ７０のおもなノードの信号波形を示す。図７は、図４に示した信号波形図にランプ波電圧ＶＲ、反転基準電圧Ｖｒｅｆ２、及び選択信号ＳＥＬを加えている。こうして追加した信号波形は、マルチプレクサＭ１，Ｍ２の回路動作を説明するために有用である。

図８において最上段にはランプ波電圧ＶＲ及び反転基準電圧Ｖｒｅｆ２を示す。ランプ波電圧ＶＲは、図７においてランプ波電圧発生回路ＲＷＧで生成される。反転基準電圧Ｖｒｅｆ２は、第３コンパレータＣＭＰ３の反転入力端子（−）と反転増幅器ＡＭＰ２の非反転入力端子（＋）に印加されている。反転基準電圧Ｖｒｅｆ２の大きさは、ランプ波電圧ＶＲの上限値ＶＲＨと下限値ＶＲＬとの中間値に選ばれている。

選択信号ＳＥＬは、第３コンパレータＣＭＰ３で図７において反転基準電圧Ｖｒｅｆ２とランプ波電圧ＶＲとを比較して生成される。選択信号ＳＥＬは、ランプ波電圧ＶＲが反転基準電圧Ｖｒｅｆ２を超えた区間でハイレベル“１”となり反転基準電圧Ｖｒｅｆ２を下回った区間でローレベル“０”となる。

マルチプレクサＭ１は、選択信号ＳＥＬが“０”である時に、信号Ｖｃｍｐ１を選択信号ＳＥＬが“１”である時に信号Ｖｃｍｐ２をそれぞれ出力するように回路構成がなされている。したがって、マルチプレクサＭ１の出力には図８に示す出力１ｏが出力される。こうした出力１ｏは図４に示したものと同じとなる。したがって、図２に示した論理和回路１の出力１ｏと同じになる。

マルチプレクサＭ２は、選択信号ＳＥＬが“０”である時に信号Ｖｃｍｐ２を、選択信号ＳＥＬが“１”である時に信号Ｖｃｍｐ１をそれぞれ出力するように回路構成がなされている。したがって、マルチプレクサＭ２の出力には図８に示す出力２ｏが出力される。こうした出力２ｏは図４に示したものと同じとなる。したがって、図２に示した論理積回路２の出力２ｏと同じとなる。

図８に示したスイッチング電圧Ｖｓｗ１，Ｖｓｗ２も図４に示したものと同じとなる、すなわち、図７に示した昇降圧ＤＣ／ＤＣコンバータ７０を構成するマルチプレクサＭ１，Ｍ２及び第３コンパレータＣＭＰ３の回路構成は、例えば図２の論理和回路１と論理積回路２と同じ回路機能を有していることが分かる。

また、マルチプレクサＭ１、Ｍ２は第1のクロック信号を出力オシレータ回路と接続され、第1のクロック信号に基づいて動作する。さらに、第1のクロック信号が入力され、前記第1のクロック信号のから分周した第２のクロック信号を生成する分周部を設け、ランプ波発生回路ＲＷＧが第２のクロック信号を受け、ランプ波電圧ＶＲを生成してもよい。

図９は、本発明に係るダイオード整流方式の昇降圧ＤＣ／ＤＣコンバータ１００を示す。ダイオード整流方式の昇降圧ＤＣ／ＤＣコンバータは、図２に示した同期整流方式の昇降圧ＤＣ／ＤＣコンバータ２０をダイオード整流方式に置き換えたものである。図２とは、スイッチング素子Ｔ２及びスイッチング素子Ｔ６をそれぞれ整流ダイオードＤ２及び整流ダイオードＤ６に置き替えたこと、さらにインバータ３，４を用いていないことで相違する。こうした昇降圧ＤＣ／ＤＣコンバータ１００では、スイッチング素子Ｔ５及びスイッチング素子Ｔ４に、それぞれ図７に示した論理和出力１ｏ及び否定論理積出力２ｏが印加される。本発明に係るダイオード整流方式の昇降圧ＤＣ／ＤＣコンバータ１００は当然のことながら、マルチプレクサを用いた図７のものにも適用することができる。

本発明に係る昇降圧ＤＣ／ＤＣコンバータ１０，２０，５０，７０，９０において、降圧スイッチング手段に同期整流方式、昇圧スイッチング手段にダイオード整流方式を適用することができる。また、同様に昇降圧ＤＣ／ＤＣコンバータ１０，２０，５０，７０，９０において、降圧スイッチング手段にダイオード整流方式、昇圧スイッチング手段に同期整流方式を適用することもできる。

図１０は、これまで述べてきた本発明に係る昇降圧ＤＣ／ＤＣコンバータの降圧スイッチング手段及び昇圧スイッチング手段を構成する各スイッチング素子のオンオフ状態をまとめたものである。降圧モードでは降圧用スイッチング手段を構成するスイッチング素子Ｔ１，Ｔ５がＰＷＭ信号のオン／オフのデューティ比に応じて、オン／オフ動作を繰り返す。同じくスイッチング素子Ｔ２もオフ／オンのデューティ比に応じて、スイッチング素子Ｔ１，Ｔ５がオンの時にオフし、スイッチング素子Ｔ１が、オフの時にオンするといういわゆる相補的な動作を繰り返す。降圧モードではスイッチング素子Ｔ３，Ｔ６のゲートにはデューティ比が１００％の信号が印加される。したがって、スイッチング素子Ｔ３，Ｔ６は常時オン状態に置かれる。降圧モードではスイッチング素子Ｔ４のゲートにはデューティ比が０％の信号、すなわちローレベルが印加されるので常時オフ状態に置かれている。

図１０の昇圧モードでは、降圧モードでは降圧用スイッチング手段を構成するスイッチング素子Ｔ１，Ｔ５が常時オン状態に置かれている。スイッチング素子Ｔ２は常時オフ状態に置かれる。スイッチング素子Ｔ３，Ｔ６のゲートにはオン／オフのデューティ比が変化するＰＷＭ信号が印加されているのでオン／オフ動作を繰り返す。スイッチング素子Ｔ４は、スイッチング素子Ｔ３，Ｔ６とは相補的に動作する。すなわち、スイッチング素子Ｔ４はスイッチング素子Ｔ３，Ｔ６がオンの時にオフ状態であり、スイッチング素子Ｔ３，Ｔ６がオフの時にオン状態に置かれる

図１０において、降圧モードから昇圧モードまたは、昇圧モードから降圧モードに移行する時のスイッチ動作が問題となるが、特許文献１のように昇圧動作と降圧動作がオーバーラップする制御方式では、昇圧動作、降圧動作の切り替わりが遅く、応答速度を抑制してしまっていたが、本発明に係る昇降圧ＤＣ／ＤＣコンバータではオーバーラップ区間はなく、応答速度が改善する。また特許文献１の構成では、入力電圧Ｖｉと出力電圧Ｖｏの値が近い条件で昇圧動作と降圧動作の両方が行われるためスイッチ損失が大きくなっていたが、本発明に係る昇降圧ＤＣ／ＤＣコンバータでは、昇圧動作か降圧動作によるスイッチ損失のいずれかに低減される。

以上述べたように本発明に係る昇降圧ＤＣ／ＤＣコンバータは比較的簡便な回路構成を追加するだけで降圧モードと昇圧モードの切り替え時間の迅速化を図り、さらに切り替え区間での電力消費をほとんど０にすることができるのでその産業上の利用価値は極めて高い。

１ 論理和回路（第１論理回路）
２ 否定論理積回路（第２論理回路）
３，４ インバータ
１０，２０，５０，７０，９０，１１０ 昇降圧ＤＣ／ＤＣコンバータ
１ｘ 否定論理積回路（第１論理回路）
２ｘ 否定論理和回路（第２論理回路）
Ｍ１ マルチプレクサ回路（第１論理回路）
Ｍ２ マルチプレクサ回路（第２論理回路）
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
ＩＮ 入力端子
ＯＵＴ 出力端子
ＡＭＰ１ 誤差増幅器
ＡＭＰ２ 反転増幅器
ＣＭＰ１ 第１コンパレータ
ＣＭＰ２ 第２コンパレータ
ＣＭＰ３ 第３コンパレータ
ＦＢ 帰還電圧生成回路
ＰＣ 位相補償回路
ＲＷＧ ランプ波電圧発生回路
Ｔ１〜Ｔ６ スイッチング素子
Ｃ１〜Ｃ３ キャパシタ
Ｒ１〜Ｒ５ 抵抗
Ｌ１ インダクタ
Ｖｆｂ 帰還電圧
Ｖｃ１ 誤差信号電圧
Ｖｃ２ 反転信号電圧
ＶＲ ランプ波
Ｖｃｍｐ１，Ｖｃｍｐ２ スイッチ制御電圧
ＳＥＬ 選択信号電圧
１ｏ 論理和出力
２ｏ 否定論理積出力
１ｘｏ 否定論理積出力
２ｘｏ 否定論理和出力
ｍ１，ｍ２ マルチプレクサ出力
Ｖｒｅｆ１ 誤差比較電圧
Ｖｒｅｆ２ 反転基準電圧
Ｖｓｗ１，Ｖｓｗ２ スイッチング電圧
ＳＷ１，ＳＷ２ スイッチングノード
Ｃ 切り替えタイミング

Claims (15)

1. 入力電圧を昇圧又は降圧した出力電圧を出力する昇降圧ＤＣ／ＤＣコンバータであって、前記出力電圧に応じた電圧と所定の基準電圧との差に応じた誤差信号電圧を生成する誤差信号電圧生成回路と、
   ランプ波電圧を発生するランプ波発生回路と、
   前記誤差信号電圧と前記ランプ波電圧とを比較する第１のコンパレータと、
   前記誤差信号電圧と前記ランプ波電圧とを比較する第２のコンパレータと、
   前記第１のコンパレータの出力及び前記第２のコンパレータの出力を基に論理演算を行う論理演算回路と、
   前記論理演算回路の複数の出力によって制御される降圧用スイッチング手段と昇圧用スイッチング手段と、
   前記昇圧用スイッチング手段及び前記降圧用スイッチング手段のいずれか一方のオンオフによりエネルギーの蓄積と放出を切り替えるインダクタと、
   前記インダクタから放出されるエネルギーを受け取り、前記出力電圧を平滑する平滑手
   段と、
   を備えことを特徴とする昇降圧ＤＣ／ＤＣコンバータ。
2. 前記論理演算回路は、前記第１のコンパレータの出力及び前記第２のコンパレータの出力を基にそれぞれ論理演算を行う第１論理演算回路及び第２論理演算回路を有し、
   前記降圧用スイッチング手段は前記第１論理演算回路の出力および前記第２論理演算回路の一方の出力によって制御され、
   前記昇圧用スイッチング手段は前記第１論理演算回路の出力および前記第２論理演算回路の他方の出力によって制御されることを特徴とする請求項１に記載の昇降圧ＤＣ／ＤＣコンバータ。
3. 前記第１論理回路は論理和演算結果を出力し、前記第２論理回路は論理積演算結果出力することを特徴とする請求項２に記載の昇降圧ＤＣ／ＤＣコンバータ。
4. 前記第１論理回路は論理和回路であり、前記第２論理回路は論理積回路であることを特徴とする請求項３に記載の昇降圧ＤＣ／ＤＣコンバータ。
5. 前記第１論理回路は否定論理和演算結果を出力し、前記第２論理回路は否定論理積演算結果出力することを特徴とする請求項２に記載の昇降圧ＤＣ／ＤＣコンバータ。
6. 前記第１論理回路は否定論理和回路であり、前記第２論理回路は否定論理積回路であることを特徴とする請求項５に記載の昇降圧ＤＣ／ＤＣコンバータ。
7. 前記第１論理回路及び前記第２論理回路はマルチプレクサであることを特徴とする請求項３に記載の昇降圧ＤＣ／ＤＣコンバータ。
8. 前記第１論理回路及び前記第２論理回路を構成する前記マルチプレクサの選択信号は、前記ランプ波電圧と前記反転信号電圧生成回路の基準電圧とを比較する第３のコンパレータによって生成されることを特徴とする請求項７に記載の昇降圧ＤＣ／ＤＣコンバータ。
9. 前記マルチプレクサに第１のクロック信号を出力するオシレータ回路と、前記第１のクロック信号を分周した第２のクロックを生成する分周部と、前記第２のクロックによって前記ランプ波が生成されることを特徴とする請求項７に記載の昇降圧ＤＣ／ＤＣコンバータ。
10. 前記誤差信号電圧を所定の反転基準電圧を基準として反転させた反転電圧を生成する反転電圧生成回路を備え、前記第２のコンパレータは前記反転電圧と前記ランプ波電圧とを比較し、前記第１のコンパレータは前記誤差信号電圧と前記ランプ波電圧とを比較する請求項１〜９のいずれか一項に記載の昇降圧ＤＣ／ＤＣコンバータ。
11. 前記反転基準電圧は、前記ランプ波電圧の最大値と最小値の中間に設定されることを特徴とする、請求項１０に記載の昇降圧ＤＣ／ＤＣコンバータ。
12. 前記降圧用スイッチング手段は、前記入力電圧と接地電位との間に第１スイッチング素子と第２スイッチング素子とがこの順で直列に接続された同期整流型であり、前記昇圧用スイッチング手段は、前記出力電圧と接地電位との間に第３スイッチング素子と第４スイッチング素子とがこの順で直列に接続された同期整流型であることを特徴とする請求項１〜１１のいずれか一項に記載の昇降圧ＤＣ／ＤＣコンバータ。
13. 前記降圧用スイッチング手段は、前記入力電圧と接地電位との間にスイッチング素子と逆方向の第１整流用ダイオードとがこの順で直列に接続されたダイオード整流方式であり、前記昇圧用スイッチング手段は、前記出力電圧と接地電位との間に逆方向の第２整流用ダイオードとスイッチング素子とがこの順で直列に接続されたダイオード整流方式であることを特徴とする請求項１〜１１のいずれか一項に記載の昇降圧ＤＣ／ＤＣコンバータ。
14. 前記降圧用スイッチング手段は、前記入力電圧と接地電位との間に第１スイッチング素子と第２スイッチング素子とがこの順で直列に接続された同期整流型であり、前記昇圧用スイッチング手段は、前記出力電圧と接地電位との間に逆方向の第２整流用ダイオードとスイッチング素子とがこの順で直列に接続されたダイオード整流方式であることを特徴とする請求項１〜１１のいずれか一項に記載の昇降圧ＤＣ／ＤＣコンバータ。
15. 前記降圧用スイッチング手段は、前記入力電圧と接地電位との間にスイッチング素子と逆方向の第１整流用ダイオードとがこの順で直列に接続されたダイオード整流方式であり、前記昇圧用スイッチング手段は、前記出力電圧と接地電位との間に第３スイッチング素子と第４スイッチング素子とがこの順で直列に接続された同期整流型であることを特徴とする請求項１〜１１のいずれか一項に記載の昇降圧ＤＣ／ＤＣコンバータ。

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