JP2018098369A - 回路構成体 - Google Patents

Abstract

【課題】半導体スイッチング素子の実装を容易にすることができる回路構成体を提供することを目的とする。【解決手段】回路構成体１は、半導体スイッチング素子４０と、メイン基板１０と、メイン基板１０に重なって配置される複数のバスバー２０およびサブ基板３０と、ジャンパー線５０とを備えている。メイン基板１０は、第１絶縁板１１と、第１導電路１２とを備える。サブ基板３０は、第２絶縁板３１と、第２導電路３２とを備えるとともに、メイン基板１０に重なってバスバー２０と同層に配置されている。ジャンパー線５０は、第１導電路１２と第２導電路３２とを繋いでいる。半導体スイッチング素子４０の複数の端子２２、２３、２４は、バスバー２０に接続されるドレイン端子４２およびソース端子４３と、第２導電路３２に接続されるゲート端子４４とを含む。サブ基板３０に、ノイズ低減素子３４が実装されている。【選択図】図３

Description

本明細書によって開示される技術は、回路構成体に関する。

電力回路を構成する複数本のバスバーと、これら複数本のバスバーに重ねて配置される制御回路基板とを備え、半導体スイッチング素子が実装された回路構成体が知られている。この種の回路構成体では、制御回路基板が開口部を有し、開口部の内部にバスバーが露出している。そして、半導体スイッチング素子が有する複数の端子のうち一部の端子が制御回路基板の表面の導体パターンと接続され、他の端子が開口部から露出するバスバーに接続されている（特許文献１参照）。

特開２００３−１６４０３９号公報

上記のような回路構成体では、回路基板の表面の導体パターンと、回路基板の開口部から露出するバスバーとの間には、回路基板の厚さ寸法に応じて段差が生じている。そのため、この段差に応じて、半導体スイッチング素子のリードを曲げ加工する必要が生じ、製造工程が複雑化するという問題がある。また、半導体スイッチング素子に関係する他の素子を半導体スイッチング素子の近くに配置したいという要望がある。従来の回路構成体は、これらの複数の問題や要望を同時に解決するには十分ではなく、改善の余地があった。

本明細書によって開示される回路構成体は、複数の端子を有する半導体スイッチング素子と、第１絶縁層と、前記第１絶縁層の少なくとも一面に配置された第１導電路とを備える第１基板と、前記第１基板に重なって配置されるバスバーと、第２絶縁層と、前記第２絶縁層の少なくとも一面に配置された第２導電路とを備えるとともに、前記第１基板に重なって前記バスバーと同層に配置される第２基板と、導電性を有し、前記第１導電路と前記第２導電路とを繋ぐ接続部材と、を備え、前記複数の端子が、前記バスバーに接続されるバスバー接続端子と、前記第２導電路に接続される導電路接続端子とを含み、前記第２基板に他の素子が実装されており、前記他の素子が、前記半導体スイッチング素子を制御するための制御用素子、または前記半導体スイッチング素子に起因するノイズを低減するためのノイズ低減素子である。

上記の構成によれば、バスバーと同層に第２基板が配され、半導体スイッチング素子の複数の端子のうち導電路接続端子が第２基板の第２導電路に接続されている。このような構成によれば、導電路接続端子が接続する面と、バスバー接続端子が接続する面との間の段差を小さくすることができるから、段差に応じて端子を曲げ加工する負担を小さくすることができ、製造工程の複雑化を避けることができる。
また、前記第２基板に、制御用素子またはノイズ低減素子が実装されている。これらの素子は、半導体スイッチング素子の近くに配置することが好ましい素子であり、半導体スイッチング素子の端子が接続される第２基板に実装することによって、半導体スイッチング素子に隣接して配置させることができる。

上記の構成において、前記第２基板において前記第１基板と対向する第１の対向面が、前記バスバーにおいて前記第１基板と対向する第２の対向面と面一となっていてもよい。

このような構成によれば、導電路接続端子が接続する面と、バスバー接続端子が接続する面との間の段差をなくすことができるから、段差に応じて端子を曲げ加工する工程が不要となり、製造工程の複雑化を避けることができる。

本明細書によって開示される回路構成体によれば、半導体スイッチング素子の実装を容易にすることができる。

実施形態の回路構成体の部分拡大斜視図 実施形態の回路構成体の部分拡大平面図 図２のＡ−Ａ線断面図 実施形態の回路構成体の底面図

実施形態を、図１〜図４を参照しつつ説明する。実施形態の回路構成体１は、電気自動車やハイブリッド自動車等の車両において、バッテリと各種の車載電装品との間に配置され、バッテリから供給される電力を各電装品に分配、供給するとともに、これらの電力供給の切り替え等の制御を行う。

回路構成体１は、図２および図３に示すように、メイン基板１０（第１基板に該当）と、このメイン基板１０の一面に図示しない接着シートを介して接着された複数のバスバー２０および複数のサブ基板３０（第２基板に該当）とを備えるとともに、複数の半導体スイッチング素子４０が実装されている。

メイン基板１０は、ガラス基材またはガラス不織布基材からなる第１絶縁板１１（第１絶縁層に該当）の一面に、プリント配線技術により形成された第１導電路１２を有する一般的な構成のプリント配線板である。

複数のバスバー２０のそれぞれは、導電性に優れた金属により形成された帯状の部材である。複数のバスバー２０は、メイン基板１０の一面に、図示しない接着シートまたは接着剤を介して重ねて配置され、接着シートまたは接着剤によってメイン基板１０に接着されている。

サブ基板３０は、小さな矩形のプリント配線板であって、ガラス基材またはガラス不織布基材からなる第２絶縁板３１（第２絶縁層に該当）の一面に、プリント配線技術により形成された第２導電路３２を有する一般的な構成を有している。複数のサブ基板３０は、メイン基板１０の一面に、図示しない接着シートを介して重ねて配置され、接着シートによってメイン基板１０に接着されている。サブ基板３０は、メイン基板１０においてバスバー２０が接着されているのと同じ面に、バスバー２０と同層に配されている。

半導体スイッチング素子４０は、ＦＥＴ（Field Effect Transistor:電界効果トランジスタ）であって、図１および図３に示すように、ハウジング４１と、このハウジング４１から連なるドレイン端子４２（バスバー接続端子に該当）、ソース端子４３（バスバー接続端子に該当）およびゲート端子４４（導電路接続端子に該当）を備えている。ドレイン端子４２はハウジング４１の下面に配置されている。また、ソース端子４３およびゲート端子４４は、ハウジング４１の側面から突出している。

メイン基板１０は、複数の実装窓１３を有している。各実装窓１３は、メイン基板１０の一面（バスバー２０が配置されている面）から、その逆側の面まで貫通する開口部であって、図１および図２に示すように、３つの窓部１３Ａ、１３Ｂ、１３Ｃがつながったような形状を有している。３つの窓部１３Ａ、１３Ｂ、１３Ｃのうち１つは、半導体スイッチング素子４０のハウジング４１よりも一回り大きな矩形の第１窓部１３Ａであって、内部にハウジング４１を受け入れている。他の１つは、第１窓部１３Ａから連なり、半導体スイッチング素子４０のソース端子４３を受け入れる矩形の第２窓部１３Ｂである。残りの１つは、第１窓部１３Ａから連なるとともに、第２窓部１３Ｂと隣り合って配置され、サブ基板３０よりも一回り小さな第３窓部１３Ｃである。

各実装窓１３は、隣り合う２つのバスバー２０にまたがる位置に配置されており、実装窓１３の内部に、２つのバスバー２０の一部と、サブ基板３０とがそれぞれ露出している。以下、実装窓１３がまたがって配置されている２つのバスバー２０を区別して記載する場合には、一方を「一のバスバー２０Ａ」、他方を「他のバスバー２０Ｂ」といい、両者を区別せず複数のバスバーを総称する場合には、「バスバー２０」という。

一のバスバー２０Ａは、他のバスバー２０Ｂに隣接する側縁から内側に切り欠かれたような形状の切欠部２１を有しており、この切欠部２１の内側にサブ基板３０が嵌め込まれるように配置されている。サブ基板３０は、周縁部がバスバー２０に接着されており、周縁部を除く大部分が第３窓部１３Ｃから露出している。サブ基板３０においてメイン基板１０と対向する第１の対向面３３は、複数のバスバー２０においてメイン基板１０と対向する第２の対向面２２と面一となっている。

複数の半導体スイッチング素子４０のそれぞれは、複数の実装窓１３のそれぞれの内側に配置されている。そして、実装窓１３の内側に露出している一のバスバー２０Ａの一部にドレイン端子４２が、他のバスバー２０Ｂの一部にソース端子４３がそれぞれ接続されている。ゲート端子４４は、サブ基板３０上の第２導電路３２に接続されている。ここで、サブ基板３０においてメイン基板１０と対向する第１の対向面３３は、バスバー２０においてメイン基板と対向する第２の対向面２２と面一となっている。つまり、サブ基板３０においてゲート端子４４が接続する面と、バスバー２０においてドレイン端子４２およびソース端子４３が接続する面との間に段差がないから、従来のように、段差に応じて半導体スイッチング素子のリードを曲げ加工する必要が生じない。これにより、製造工程の複雑化を避けることができる。

メイン基板１０の第１導電路１２と、サブ基板３０の第２導電路３２とは、ジャンパー線５０（接続部材に該当）によって接続されている。ジャンパー線５０は、金属などの導電性材料により構成された線材であって、一端部が第１導電路１２に、他端が第２導電路３２に、それぞれ接続されている。

サブ基板３０には、半導体スイッチング素子４０に関係する他の素子が実装されている。他の素子は、半導体スイッチング素子４０の近くに配置することが好ましい素子であり、例として、半導体スイッチング素子４０に起因するノイズを低減するためのノイズ低減素子３４（他の素子に該当：例えばセラミックコンデンサ）を挙げることができる。サブ基板３０にノイズ低減素子３４を実装することにより、半導体スイッチング素子４０とノイズ低減素子３４との配線距離を短くすることができ、ノイズ低減素子３４のノイズ低減効果を最大限に発揮させることができる。

なお、図１、図２および図３では、図面の見易さを考慮し、第１導電路１２および第２導電路３２のうち、ソース端子４３、ゲート端子４４、および、ジャンパー線５０と接続する部分のみを図示し、他の部分を省略している。

以上のように本実施形態によれば、回路構成体１は、複数の端子２２、２３、２４を有する半導体スイッチング素子４０と、メイン基板１０と、メイン基板１０に重なって配置される複数のバスバー２０およびサブ基板３０と、ジャンパー線５０とを備えている。メイン基板１０は、第１絶縁板１１と、第１絶縁板１１の一面に配置された第１導電路１２とを備える。サブ基板３０は、第２絶縁板３１と、第２絶縁板３１の一面に配置された第２導電路３２とを備えるとともに、メイン基板１０に重なってバスバー２０と同層に配置されている。サブ基板３０においてメイン基板１０と対向する第１の対向面３３は、バスバー２０においてメイン基板１０と対向する第２の対向面２２と面一となっている。ジャンパー線５０は、導電性を有し、第１導電路１２と第２導電路３２とを繋いでいる。半導体スイッチング素子４０の複数の端子２２、２３、２４は、バスバー２０に接続されるドレイン端子４２およびソース端子４３と、第２導電路３２に接続されるゲート端子４４とを含む。さらに、サブ基板３０に、半導体スイッチング素子４０に起因するノイズを低減するためのノイズ低減素子３４が実装されている。

このように、バスバー２０と同層にサブ基板３０を配し、半導体スイッチング素子４０の複数の端子２２、２３、２４のうちゲート端子４４をサブ基板３０の第２導電路３２に接続している。また、サブ基板３０においてメイン基板１０と対向する第１の対向面３３が、バスバー２０においてメイン基板１０と対向する第２の対向面２２と面一となっている。このような構成によれば、ゲート端子４４が接続する面と、ドレイン端子４２およびソース端子４３が接続する面との間の段差をなくすことができるから、段差に応じて端子を曲げ加工する必要がなくなり、製造工程の複雑化を避けることができる。

また、サブ基板３０に、半導体スイッチング素子４０に起因するノイズを低減するためのノイズ低減素子３４が実装されている。このように、ノイズ低減素子３４を、半導体スイッチング素子４０のゲート端子４４が接続されるサブ基板３０に実装することによって、半導体スイッチング素子４０に隣接して配置させることができ、ノイズ低減効果を最大限に発揮させることができる。

＜他の実施形態＞
本明細書によって開示される技術は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような種々の態様も含まれる。
（１）上記実施形態では、サブ基板３０にノイズ低減素子３４を実装していたが、第２基板に実装される他の素子は、半導体スイッチング素子を制御するための制御用素子（例えば抵抗、コンデンサ）であってもよい。また、ノイズ低減素子と制御用素子との双方が第２基板に実装されていても構わない。

（２）上記実施形態では、サブ基板３０においてメイン基板１０と対向する第１の対向面３３が、バスバー２０においてメイン基板１０と対向する第２の対向面２２と面一となっていたが、第１の対向面と第２の対向面との間には、端子の曲げ加工の負担が大きくならない範囲で多少の段差があっても構わない。

１…回路構成体
１０…メイン基板（第１基板）
１１…第１絶縁板（第１絶縁層）
１２…第１導電路
２０…バスバー
２２…第２の対向面
３０…サブ基板（第２基板）
３１…第２絶縁板（第２絶縁層）
３２…第２導電路
３３…第１の対向面
３４…ノイズ低減素子（他の素子）
４０…半導体スイッチング素子
４１…ドレイン端子（バスバー接続端子、端子）
４２…ソース端子（バスバー接続端子、端子）
４３…ゲート端子（導電路接続端子、端子）
５０…ジャンバー線（接続部材）

Claims (2)

1. 複数の端子を有する半導体スイッチング素子と、
   第１絶縁層と、前記第１絶縁層の少なくとも一面に配置された第１導電路とを備える第１基板と、
   前記第１基板に重なって配置されるバスバーと、
   第２絶縁層と、前記第２絶縁層の少なくとも一面に配置された第２導電路とを備えるとともに、前記第１基板に重なって前記バスバーと同層に配置される第２基板と、
   導電性を有し、前記第１導電路と前記第２導電路とを繋ぐ接続部材と、を備え、
   前記複数の端子が、前記バスバーに接続されるバスバー接続端子と、前記第２導電路に接続される導電路接続端子とを含み、
   前記第２基板に他の素子が実装されており、前記他の素子が、前記半導体スイッチング素子を制御するための制御用素子、または前記半導体スイッチング素子に起因するノイズを低減するためのノイズ低減素子である、回路構成体。
2. 前記第２基板において前記第１基板と対向する第１の対向面が、前記バスバーにおいて前記第１基板と対向する第２の対向面と面一となっている、請求項１に記載の回路構成体。

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