JP2018082458A - 万能の復調能力を備えた対数増幅器 - Google Patents
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Abstract
Description
本出願は「Logarithmic Amplifier with Universal Demodulation Capabilities」という表題で2013年3月15日に出願された米国仮特許出願61/798,521号の利益を主張する。
SROの利得は高い。
出力繰返し率は各図の底部の長い破線として示される。見て分かるように、入力信号が低レベルにあるとき、LDAは、信号を再生成し、かつ一定の閾値に達するために時間(t1)を必要とする。図3Aの時間窓では、t1の間に5つのパルスが作成され、図4Bはより高い入力信号と閾値に到達するための対応する高速な再生時間を示しており、LDAが同じ時間窓の中でより多くのパルス(8つのパルス)を精製している。
ここで、
F0は最小限の定点周波数であり、
KとK2は定値であり、
VIN_RMS(t)は入力信号VIN(t)のRMS値であり、
LIN_dB(t)はdBmにおける入力値LIN(t)であり、および、
FOUT(t)は出力周波数である。
1.電圧変調された入力信号をIFレンジのFM出力信号へと変換するLDAの能力と、その対数の復元の使用は、ノイズを減らし、ノイズに対する弱い信号のダイナミックレンジを拡張する菜にとりわけ有効であり、LDAを以下のような多くの用途に理想的に適切なものとする:
a.スプラッターが生じやすいレーダー;超音波、MRI、およびCATスキャンなどのミクロ信号の医療機器;魚群探知機とソナー全般;および、衝突防止;
b.信号分析器、電力計、およびRF送信機増幅器;
c.Wi−Fiなどの無線ネットワーク;
d.高分解能、高速だが高価なAD変換器に取って代わるものとしてLDAに基づく簡単な低電力消費周波数−デジタル変換器;
e.石油、水およびガス産業におけるパイプライン計測と通信;ならびに、
f.高価なアナログ−デジタル変換器(ADC)を、LDA、PLL、デジタルカウンター、高速クロック、デジタルインバータ、およびデジタルスケーリングのいくつかの可能な構造に取り替えること。
a.用途はWi−Fi、GPS、LTE、および他の多くの通信方法を含んでいる;
b.LDAは、RF変調周波数でまたはその付近で調整される場合、多くのタイプの低レベルRF信号を再生成することができる;
c.LDAを用いて、標準デジタル受信機(直接デジタル変換伴う低い中間周波数またはベースバンドへのRF)のいくつかの機能を交換することによって無線デジタル受信機を簡略化することができる;ならびに、
d.ベースバンドマイクロボルトセンサー(例えばオーディオ帯域幅20Hz−20KHz)では、LDAは、デジタル出力を伴う非常に低いノイズと高い信号弁別変換利得増幅器として使用することができる。
5.ノイズに埋もれている弱い信号に対する、およびベースバンド内にある、または以前に変調された広範なダイナミック信号(つまり、弱乃至強)のためのLDAの高い感度のおかげで、LDAは超音波などの医療産業用途に非常に適したものとなる。
1.RF信号およびIF周波数(f_rep)を低域通過フィルタにかけ、再生成された/増幅されたベースバンド信号を回復する。ベースバンド信号は、たまたま復調されたAM出力である。デジタル信号v(k)を作り出すためのアンチエイリアスフィルタおよびADCでの随意のフォローアップも可能である。
2.RF信号およびベースバンド(BB)周波数を低域通過フィルタ(またはバンドパスフィルタ)にかけ、再生成された/増幅されたf_rep(t)信号を回復する。
a.周波数−電圧変換器(f/v変換器)および改良された増幅器を用いてアナログ方式でf_rep(t)を処理し、ベースバンド復調されたAM信号を回復する。デジタル信号v(k)を作り出すためのアンチエイリアスフィルタおよびADCでの随意のフォローアップも可能である。
b.デジタル成形(digital shaping)の、瞬時周波数メーター(またはデジタル1/x機能に従うペリオド計)によってデジタルでf_rep(t)を処理し、スケーリングして、デジタル復調された出力信号を得る。
V(k)=F(k)*K1+V0
ここで:
F(k)は、瞬時周波数のk番目の(kth)サンプルであり;
K1は、V/Hzにおいて一定しており;および
V0は、LDA入力が50オームで終了するときに生成された電圧(周波数)に相当する、一定のオフセット電圧である。50オームでV(0)=F(k)*K1。
(dB)においてNF=10*log*(F)、および
Fは、線形における、合計のノイズ指数、比率であり;
FAiは、増幅チェーンのi番目の(ith)増幅器の線形のノイズ指数であり;および
Gaiは、i番目の増幅器の線形の利得である。
1.平均値での固定整合された共役(fix matched conjugate);
2.ノイズからの信号構築である、最も関心のある挙動ポイントに対応する、インピーダンス値での固定整合された共役;
3.最大の発振振幅レベル(閾値が達成されるポイント)での固定整合された共役;
4.上記の1.および2.でのデュアルインピーダンス整合;及び/又は
5.例えば、LDA挙動サイクルと同時発生する可変インピーダンス。
v(k)’=CF*F(k)+K0
へと大きさを変更され、
式中、
CGおよびKOは定数であり;および
v(k)’はv(k)と十分に等しく、それはADCで得られる。
実施形態では、1つのパスvI’(k)はIを与え、他のパスvQ’(k)はQを与える。
F_LDA=(F_ref/N)*M
との正確な基準周波数F_基準の一つに、LDAの中心発振周波数を正確にロックするために、LDAに追加される。
図6、図7、図8に記載されるように、復調AM信号は出力または代替の出力のいずれかに由来し得る。この実施形態では、PLLの時間応答はデータ転送速度よりも遅くなるように設計されており、その結果、LDA中心周波数の制御は、入って来る変調信号のためにゆっくりとトランスペアレントである。PLLの時間応答はいくつかのパラメーター:デバイダ因子N、低域通過フィルタのカット周波数、とりわけ位相比較器のゲインで調節され得る。
I(k)=R(k)*cos(Phase(k))
Q(k)=R(k)*sin(Phase(k))
選択性は、LDAの優れたスカート比率のために、標準的なスーパーヘテロダイントポロジー回路よりよい。したがって、バンドパスフィルタは、入力されたミキサーの前に必要でないもしれないし、存在する場合、劣化するかもしれない。また、LDAの再生成式の因子および入力アイソレータが高感度に寄与するので、入力LNAは必要ではない。更に、受理チェーンは必要ではなく、また、出力がハイ・レベルおよび準デジタルに既にあるので、2つのADCも必要ない。最後に、比較的簡単な回路であり、低消費電力である。
位相(k)=K*R(k)*R2(k)+位相(0)
マッピングテーブルとスケーリングはKおよび位相(0)を決定するために導き出すことができる。位相(k)がデジタルであるので、随意のルックアップテーブルは、変換関数dPhase(k)_out対[R(k)−R2(k)]における非線形性を補正するために加えられてもよい。最後に、R(k)およびdPhase(K)は解かれ、前述のようにIとQを計算することができる。この実装は、2つの高性能で高速のADCを使用する必要性を除去し、それは高価なコンポーネントであり得る。
前に説明されたように、出力IおよびQは、分岐IおよびQの反復数F_Data_out(t)から得られ、また同様にデジタル化され、あるいは2つのF/V変換器を使用して、IおよびQのData_out(t)を作成する。図29で示される回路の他の特性は、LDA(2904および2906)が選択されたチャネルだけでなく対象の全周波数帯の入力ノイズ帯域幅を確認以外は、図26で示された回路と同様である。これは、受信感度のいくらかの低減と、より少ない選択性を結果として生じ得る。
この実施形態は、定点IFにおいて働く1組のLDAが後続する入力側のスーパーヘテロダインの回路を備えたデカルトのI/Q座標の復調を含む。両方のLDAはペアになり(両方のLDAのすべての能動素子は同じシリコン基板上にある)、それによって、温度によって又は他のパラメーターから変形またはドリフトが起きる場合に、一致した挙動を提供する。図28と同様に、アナログまたはデジタル出力処理、および他の特性は、その図を参照して記述されたものと同様である。
I(k)= R(k)*cos(Φ(k))
Q(k)= R(k)*sin(Φ(k))
図示される回路のタイミングは感知可能である。また、PLL(3404)は正しいタイミングで有効になる必要がある。受信(RX)感度は、PLLの制限された感度により限定的であってもよい。
前述のように、RF出力は、シンボルレートのベースバンド部、準デジタルパルスを出力し、同期との同期を可能にする、半デジタルであってもよい。
Claims (22)
- 対数増幅器であって、
増幅器入力で入力信号を受け取り、入力信号を発振し、および、増幅器出力で第1の出力信号を生成するように構成された増幅器回路であって、入力信号が検出される変調信号と電気ノイズを含む、増幅器回路、
増幅器出力と増幅器入力に連結され、入力信号と第一の出力信号との間で180度の位相シフトを確立するように構成されたフィードバック回路であって、入力信号の発振を維持するように構成された単一のコンデンサを含む、フィードバック回路、
増幅器出力に接続され、および、増幅器回路を中心周波数でまたはその付近で共振させるように構成された並列共振回路、
増幅器入力に接続され、および、あらかじめ決められた閾値の電圧が検出されるたびに入力信号の発振を周期的に終了させるように構成されたコントローラ回路であって、反復周波数を有する第2の出力信号を生成するように構成された低域通過フィルタを含むコントローラ回路、
を含む、対数増幅器。 - 変調信号は振幅変調または位相変調され、第1の出力信号は周波数領域でほぼ釣鐘状であり、変調信号は、入力信号の1つの周波数が釣鐘状の中心に調整されるときに復調される、請求項1に記載の対数増幅器。
- コントローラ回路はRC回路を含み、低域通過フィルタは増幅器入力とRC回路との間で連結されたダイオードである、請求項1に記載の対数増幅器。
- コントローラ回路はRC回路を含み、低域通過フィルタは増幅器入力とRC回路の間で連結されたインダクタである、請求項1に記載の対数増幅器。
- 増幅器入力に連結されたバイアスをさらに含む、請求項1に記載の対数増幅器。
- バイアスは増幅器回路を温度補償するように構成される、請求項5に記載の対数増幅器。
- バイアスは温度補償された定電流給電である、請求項5に記載の対数増幅器。
- 増幅器出力に連結され、および、RF周波数コンポーネントが取り除かれた後の任意の変調を含む入力信号の実質的に再生成されたタイムサンプリングされたコピーである第3の出力信号を生成するように構成された低域通過フィルタをさらに含む、請求項1に記載の対数増幅器。
- 増幅器入力に連結された温度制御されたバイアスをさらに含む、請求項8に記載の対数増幅器。
- 増幅器出力と低域通過フィルタとの間で連結された整合回路をさらに含む、請求項8に記載の対数増幅器。
- 低域通過フィルタの出力に連結されたアンチエイリアシングフィルタとアナログ−デジタル変換器をさらに含む、請求項8に記載の対数増幅器。
- 低域通過フィルタの出力に連結された周波数−電圧変換器、アンチエイリアシングフィルタ、およびアナログ−デジタル変換器をさらに含む、請求項8に記載の対数増幅器。
- 低域通過フィルタの出力に連結されたデジタルシェーパ、周波数計、および計数回路をさらに含む、請求項8に記載の対数増幅器。
- 低域通過フィルタの入力に連結された1つ以上の整合回路をさらに含む、請求項1に記載の対数増幅器。
- 増幅器入力に連結された、または1つ以上の整合回路間で連結されたアイソレータをさらに含む、請求項14に記載の対数増幅器。
- 増幅器出力に連結され、および、第3の出力信号を生成するように構成されたマッチングネットワークと低域通過フィルタをさらに含む、請求項15に記載の対数増幅器。
- 増幅器入力に連結され、および、第3の出力信号を生成するように構成されたマッチングネットワークと低域通過フィルタをさらに含む、請求項15に記載の対数増幅器。
- 並列共振回路に連結され、および、第3の出力信号を生成するように構成されたマッチングネットワークと低域通過フィルタをさらに含む、請求項15に記載の対数増幅器。
- 低域通過フィルタに連結され、第2の出力信号を生成するように構成されたマッチングネットワークをさらに含む、請求項15に記載の対数増幅器。
- 振幅復調器であって、
対数増幅器検出器(LDA)回路と、
LDA回路に連結され、LDA回路の中心周波数を基準周波数へロックするように構成された位相ロックループ(PLL)回路を備え、
LDA回路は、
増幅器入力で入力信号を受け取り、入力信号を発振し、増幅器出力で第1の出力信号を生成するように構成された増幅器回路であって、入力信号が検出される変調信号と電気ノイズを含む、増幅器回路、
増幅器入力の入力に連結された1つ以上の整合回路、
増幅器入力に連結された、または1つ以上の整合回路の間で連結されたアイソレータ、
増幅器出力と増幅器入力に連結され、入力信号と第1の出力信号の間の180度の移相シフトを確立するように構成されたフィードバック回路であって、入力信号の発振を維持するように構成された単一のコンデンサを含むフィードバック回路、
増幅器出力に接続され、増幅器回路を中心周波数でまたはその付近で共振させるように構成された並列共振回路、および、
増幅器入力に接続され、および、あらかじめ決められた閾値の電圧が検出されるたびに入力信号の発振を周期的に終了させるように構成されたコントローラ回路であって、反復周波数を有する第2の出力信号を生成するように構成された低域通過フィルタを含むコントローラ回路、
を含む、振幅復調器。 - LDA回路は増幅器入力に連結された温度補償バイアスをさらに含む、請求項20に記載の振幅復調器。
- PLL回路は、スイッチの制御装置に連結されたサンプラー、スイッチの第1の側に連結された比較器、およびスイッチの第2の側に連結された低域通過フィルタを含み、第1の出力信号または第2の出力信号はサンプラーに連結され、比較器が分離され、および、クエンチングパルスが存在しないとき、スイッチは開いており、比較器が接続され、およびクエンチングパルスが存在しているとき、スイッチは閉じられ、スイッチにより低域通過フィルタはPLLを温度補償されたバイアスの入力に連結することができ、比較器はNで割られた増幅器出力によって供給され、Mで割られた基準周波数から供給される、請求項21に記載の振幅復調器。
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