JP2018078217A - 薄膜トランジスタ基板 - Google Patents

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Abstract

【課題】優れた信頼性を有する容量部を備える薄膜トランジスタ基板を提供する。【解決手段】ＴＦＴ基板２０は、基板１１０と、基板１１０の上方に設けられたＴＦＴ１００と、基板１１０の上方に設けられ、ＴＦＴ１００と電気的に接続された容量部１０１とを備え、容量部１０１は、基板１１０の上方に設けられた、導電性材料を主成分として含む下部電極層１２０と、下部電極層１２０の上方に対向して設けられた、導電化された酸化物半導体材料を主成分として含む上部電極層１４５と、下部電極層１２０及び上部電極層１４５間に設けられた容量絶縁層１３０とを備え、下部電極層１２０には、平面視における外周の少なくとも一部から外方に引き出された引出部１２１が設けられ、上部電極層１４５は、平面視において、引出部１２１を除いて下部電極層１２０を覆っている。【選択図】図４

Description

本発明は、薄膜トランジスタ基板に関する。
従来、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）などの薄膜半導体装置は、液晶表示装置などのアクティブマトリクス方式の表示装置、又は、デジタルカメラなどの固体撮像装置に用いられている。表示装置において、ＴＦＴは、画素を選択するスイッチング素子、画素を駆動する駆動トランジスタ、又は、表示領域の外部のドライバなどとして用いられる。
例えば、有機発光材料を利用した有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を有する有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイとは異なり、電流駆動型のディスプレイデバイスである。このため、より優れた性能を有するＴＦＴの開発が急がれている。近年、チャネル層としてＩｎＧａＺｎＯに代表される酸化物半導体を用いたＴＦＴの開発が盛んに行われている（例えば、特許文献１参照）。
特開２０１４−１８３２３８号公報
薄膜トランジスタ基板が有する容量部は、絶縁層を間に挟んで積層された２つの電極層によって構成される。この場合、２つの電極層間の絶縁性が十分に確保されない場合、容量部の耐圧が低下し、あるいは、容量部の初期破壊が発生するという問題がある。
そこで、本発明は、優れた信頼性を有する容量部を備える薄膜トランジスタ基板を提供することを目的とする。
上記目的を達成するため、本発明の一態様に係る薄膜トランジスタ基板は、基板と、前記基板の上方に設けられた薄膜トランジスタと、前記基板の上方に設けられ、前記薄膜トランジスタと電気的に接続された容量部とを備え、前記容量部は、前記基板の上方に設けられた、導電性材料を主成分として含む第１電極層と、前記第１電極層の上方に対向して設けられた、導電化された酸化物半導体材料を主成分として含む第２電極層と、前記第１電極層及び前記第２電極層間に設けられた絶縁層とを備え、前記第１電極層には、平面視における外周の少なくとも一部から外方に引き出された引出部が設けられ、前記第２電極層は、平面視において、前記引出部を除いて前記第１電極層を覆っている。
本発明によれば、優れた信頼性を有する容量部を備える薄膜トランジスタ基板を提供することができる。
実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 実施の形態に係る有機ＥＬ表示装置のピクセルバンクの一例を示す斜視図である。 実施の形態に係る有機ＥＬ表示装置における各画素の画素回路の構成を示す電気回路図である。 実施の形態に係るＴＦＴ基板の構成を示す断面図である。 実施の形態に係るＴＦＴ基板の容量部の電極形状を模式的に示す平面図である。 実施の形態に係るＴＦＴ基板の製造方法において、基板を準備する工程から酸化物半導体層を形成する工程までを示す断面図である。 実施の形態に係るＴＦＴ基板の製造方法において、ゲート絶縁膜を形成する工程からゲート電極膜及びゲート絶縁膜をパターニングする工程までを示す断面図である。 実施の形態に係るＴＦＴ基板の製造方法において、下部酸化アルミニウム層を形成する工程から平坦化層を形成する工程までを示す断面図である。 実施の形態に係るＴＦＴ基板の製造方法において、開口部（コンタクトホール）を形成する工程からソース電極及びドレイン電極を形成する工程までを示す断面図である。 比較例に係るＴＦＴ基板の容量部の構成を示す断面図である。 実施の形態に係るＴＦＴ基板の容量部の構成を示す断面図である。 実施の形態の変形例に係るＴＦＴ基板の容量部の電極形状を模式的に示す平面図である。 実施の形態の変形例に係るＴＦＴ基板の容量部近傍の構成を示す断面図である。
以下では、本発明の実施の形態に係る薄膜トランジスタ基板（ＴＦＴ基板）について、図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、工程（ステップ）、工程の順序などは、一例であり、本発明を限定する趣旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
（実施の形態）
まず、本実施の形態に係るＴＦＴ基板が用いられる表示装置の一例として、有機ＥＬ表示装置の構成について説明する。
［１．有機ＥＬ表示装置］
図１は、本実施の形態に係る有機ＥＬ表示装置１０の一部切り欠き斜視図である。図２は、本実施の形態に係る有機ＥＬ表示装置１０のピクセルバンクの一例を示す斜視図である。
有機ＥＬ表示装置１０は、図１に示すように、複数の薄膜トランジスタ（ＴＦＴ）を有するＴＦＴ基板（ＴＦＴアレイ基板）２０と、ＴＦＴ基板２０の上方に形成された有機ＥＬ素子４０とを有する。有機ＥＬ素子４０は、下部電極である陽極４１と、有機材料からなる発光層であるＥＬ層４２と、上部電極である陰極４３との積層構造により構成される。
本実施の形態では、有機ＥＬ表示装置１０は、有機ＥＬ素子４０が発する光をＴＦＴ基板２０とは反対側から出射させるトップエミッション型である。この場合、下部電極である陽極４１は、金属などからなる反射電極であり、上部電極である陰極４３は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などからなる透明電極である。なお、有機ＥＬ表示装置１０は、トップエミッション型に限られず、例えば、有機ＥＬ素子４０が発する光をＴＦＴ基板２０側から出射させるボトムエミッション型でもよい。
ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。
有機ＥＬ素子４０は、複数の画素３０の各々に対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化層）の上に形成される。
また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層（例えば、正孔注入層、電子注入層など）が設けられていてもよい。
陽極４１の材料としては、例えば、モリブデン、アルミニウム、金、銀、銅などの導電性金属若しくはこれらの合金、ＰＥＤＯＴ：ＰＳＳなどの有機導電性材料、酸化亜鉛、又は、亜鉛添加酸化インジウムなどを用いることができる。陽極４１は、例えば、真空蒸着法、電子ビーム蒸着法、ＲＦスパッタリング法又は印刷法などによって形成される。
ＥＬ層４２は、陽極４１上でバンク２１の開口部内に画素３０毎又はライン毎に形成される。ＥＬ層４２の材料としては、例えば、Ａｌｑ３（ｔｒｉｓ（８−ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を用いることができる。また、例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα−ＮＰＤ（Ｂｉｓ［Ｎ−（１−Ｎａｐｈｔｈｙｌ）−Ｎ−Ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を、電子輸送層としてオキサゾール誘導体を、電子注入層としてＡｌｑ３を用いることができる。なお、これらの材料は、あくまで一例であって、他の材料を用いてもよい。
陰極４３の材料としては、例えば、ＩＴＯ、ＳｎＯ２、Ｉｎ２Ｏ３、ＺｎＯ又はこれらの組み合わせを用いることができる。
各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図示せず）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。
ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
図２に示すように、有機ＥＬ表示装置１０の各画素３０は、３色（赤色、緑色、青色）のサブ画素３０Ｒ、３０Ｇ、３０Ｂによって構成されており、これらのサブ画素３０Ｒ、３０Ｇ、３０Ｂはそれぞれ、表示面上に複数個がマトリクス状に配列されるように形成されている。各サブ画素３０Ｒ、３０Ｇ、３０Ｂは、バンク２１によって互いに分離されている。
バンク２１は、ゲート配線５０に平行に延びる突条と、ソース配線６０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク２１の開口部）の各々とサブ画素３０Ｒ、３０Ｇ、３０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク２１はピクセルバンクとしたが、ラインバンクとしても構わない。
陽極４１は、ＴＦＴ基板２０上の層間絶縁膜（平坦化層）上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。同様に、ＥＬ層４２は、陽極４１上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。透明な陰極４３は、複数のバンク２１上で、かつ、全てのＥＬ層４２（全てのサブ画素３０Ｒ、３０Ｇ、３０Ｂ）を覆うように、連続的に形成されている。
さらに、画素回路３１は、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に設けられており、各サブ画素３０Ｒ、３０Ｇ、３０Ｂと、対応する画素回路３１とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素３０Ｒ、３０Ｇ、３０Ｂは、ＥＬ層４２の発光色が異なることを除いて同一の構成である。
ここで、画素３０における画素回路３１の回路構成について、図３を用いて説明する。図３は、本実施の形態に係る有機ＥＬ表示装置１０における画素回路３１の構成を示す電気回路図である。
図３に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とで構成される。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。
薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄ及びキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、キャパシタ３４の他端と有機ＥＬ素子４０の陽極４１とに接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。
薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端及び薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。薄膜トランジスタ３３は、接続されたゲート配線５０及びソース配線６０に所定の電圧が印加されると、ソース−ドレイン間が導通する。これにより、ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。
なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。
なお、図３では、画素回路３１として、２つの薄膜トランジスタ３２及び３３と１つのキャパシタ３４とを備える、いわゆる２Ｔｒ１Ｃ構成の画素回路について示したが、これに限らない。例えば、画素回路３１は、駆動トランジスタの閾値電圧の補正を行うためのトランジスタなどをさらに備えてもよい。
［２．薄膜トランジスタ（ＴＦＴ）基板］
次に、本実施の形態に係るＴＦＴ基板２０について、図４を用いて説明する。図４は、本実施の形態に係るＴＦＴ基板２０の構成を示す断面図である。
図４に示すように、ＴＦＴ基板２０は、ＴＦＴ１００と、容量部１０１とを備える。ＴＦＴ１００は、酸化物半導体層をチャネル層として備えるトップゲート構造の酸化物半導体ＴＦＴである。ＴＦＴ１００は、例えば、図３に示す薄膜トランジスタ３２であり、駆動トランジスタとして利用することができる。あるいは、ＴＦＴ１００は、図３に示す薄膜トランジスタ３３であり、スイッチングトランジスタとして利用してもよい。
ＴＦＴ基板２０は、基板１１０と、アンダーコート層１１５と、下部電極層１２０と、容量絶縁層１３０と、酸化物半導体層１４０と、上部電極層１４５と、ゲート絶縁層１５０と、ゲート電極層１６０と、層間絶縁層１７０と、平坦化層１８０と、ソース電極層１９０ｓ及びドレイン電極層１９０ｄとを備える。
ＴＦＴ１００は、酸化物半導体層１４０と、ゲート絶縁層１５０と、ゲート電極層１６０と、ソース電極層１９０ｓと、ドレイン電極層１９０ｄとによって構成されている。ゲート電極層１６０、ソース電極層１９０ｓ及びドレイン電極層１９０ｄはそれぞれ、図３に示すゲート電極３２ｇ、ソース電極３２ｓ及びドレイン電極３２ｄに相当する。
容量部１０１は、下部電極層１２０と、容量絶縁層１３０と、上部電極層１４５とによって構成されている。容量部１０１は、例えば、図３に示すキャパシタ３４に相当する。容量部１０１は、ＴＦＴ１００と電気的に接続されている。
なお、以降の説明において、「上方」とは、基板１１０を基準としてアンダーコート層１１５側を意味し、具体的には、各層の積層方向を意味する。一方、「下方」とは、基板１１０を基準としてアンダーコート層１１５とは反対側を意味し、具体的には、各層の積層方向の反対方向を意味する。
以下、図４を参照しながら、本実施の形態に係るＴＦＴ基板２０の各構成要素について詳細に説明する。
［２−１．基板］
基板１１０は、例えば、電気絶縁性を有する材料から構成される基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、又は、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料から構成される基板である。
なお、基板１１０は、例えば、シート状又はフィルム状の可撓性を有するフレキシブル基板でもよい。基板１１０は、例えば、ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレートなどのフィルム材料の単層又は積層で構成されたフレキシブル樹脂基板であってもよい。
なお、基板１１０がフレキシブル基板の場合、ＴＦＴ基板２０の製造工程では、基板１１０の裏面にガラス基板などの支持基板が設けられている。例えば、薄膜トランジスタ１００及び有機ＥＬ素子４０を形成した後に、支持基板が基板１１０から剥離されることで、ＴＦＴ基板２０をフレキシブルディスプレイに用いることができる。
［２−２．アンダーコート層］
アンダーコート層１１５は、基板１１０上に設けられた無機層の一例である。アンダーコート層１１５は、基板１１０の表面（酸化物半導体層１４０が形成される側の面）に形成されている。アンダーコート層１１５が設けられることにより、基板１１０に含まれる不純物（例えば、ナトリウム（Ｎａ）及びリン（Ｐ）など）、又は、大気中の水分などが酸化物半導体層１４０に浸入するのを抑制することができる。これにより、酸化物半導体層１４０の膜質を安定化させて、ＴＦＴ特性を安定化させることができる。
アンダーコート層１１５は、単層構造及び積層構造のいずれであってもよい。アンダーコート層１１５は、例えば、シリコン窒化膜（ＳｉＮｘ）と、シリコン酸化膜（ＳｉＯｘ）との積層構造で形成される。アンダーコート層１１５の膜厚は、例えば、１００ｎｍ〜１０００ｎｍである。
［２−３．下部電極層］
下部電極層１２０は、基板１１０の上方に設けられた第１電極層の一例であり、所定形状で形成されている。本実施の形態において、下部電極層１２０は、アンダーコート層１１５上に形成される。
下部電極層１２０は、上部電極層１４５より小さい。具体的には、図５に示すように、平面視において、下部電極層１２０の端部（外周端）は、上部電極層１４５の端部（外周端）よりも内側に位置している。
図５は、本実施の形態に係るＴＦＴ基板２０の容量部１０１の電極形状を模式的に示す平面図である。図５において、下部電極層１２０の平面視形状（輪郭）を破線で示し、上部電極層１４５の平面視形状（輪郭）を実線で示している。
図５に示すように、下部電極層１２０には、平面視における外周の少なくとも一部から外方に引き出された引出部１２１が設けられている。本実施の形態では、２つの引出部１２１が設けられている。
引出部１２１は、下部電極層１２０とＴＦＴ１００の電極などとを電気的に接続するための配線部である。引出部１２１は、例えば、下部電極層１２０と、ゲート電極層１６０、ソース電極層１９０ｓ又はドレイン電極層１９０ｄとを電気的に接続している。
下部電極層１２０は、導電性材料を主成分として含んでいる。具体的には、導電性材料は、例えば、チタン（Ｔｉ）又はアルミニウム（Ａｌ）などであるが、これに限定されない。例えば、導電性材料は、モリブデン（Ｍｏ）、銅（Ｃｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）などの金属、又は、これらの中から選ばれる２以上の金属の合金（例えば、モリブデンタングステン（ＭｏＷ）など）によって構成されている。本実施の形態では、下部電極層１２０は、チタンの単層構造である。
［２−４．容量絶縁層］
容量絶縁層１３０は、基板１１０の上方に形成される。本実施の形態において、容量絶縁層１３０は、下部電極層１２０を覆うようにアンダーコート層１１５上に形成される。具体的には、容量絶縁層１３０は、アンダーコート層１１５の全面に亘って形成されている。
容量絶縁層１３０は、電気絶縁性を有する材料を用いて形成されている。容量絶縁層１３０は、例えば、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮｘ）、酸化アルミニウム膜（ＡｌＯｘ）、酸化タンタル膜（ＴａＯｘ）若しくは酸化ハフニウム膜（ＨｆＯｘ）などの単層膜、又は、これらの材料からなる膜を複数積層した積層膜からなる絶縁膜である。
容量絶縁層１３０は、下部電極層１２０及び上部電極層１４５の間に設けられている。つまり、容量絶縁層１３０は、容量部１０１における下部電極層１２０と上部電極層１４５との間の誘電体（誘電体膜）である。したがって、容量絶縁層１３０の材料は、要求される容量部１０１の容量に応じて適宜選択される。本実施の形態では、容量絶縁層１３０は、ゲート絶縁層１５０と同じ材料を用いて形成されている。具体的には、容量絶縁層１３０は、酸化シリコンを用いて形成されている。
［２−５．酸化物半導体層］
酸化物半導体層１４０は、ＴＦＴ１００のチャネル層である。酸化物半導体層１４０は、ゲート絶縁層１５０を挟んでゲート電極層１６０と対向している。本実施の形態では、酸化物半導体層１４０は、容量絶縁層１３０上に所定形状で形成されている。
図４に示すように、酸化物半導体層１４０は、チャネル領域１４１、ソース領域１４２及びドレイン領域１４３を有する。チャネル領域１４１は、ゲート絶縁層１５０を挟んでゲート電極層１６０と対向する領域である。ソース領域１４２及びドレイン領域１４３は、チャネル領域１４１より抵抗率が低い低抵抗領域である。ソース領域１４２及びドレイン領域１４３は、例えば、成膜した酸化物半導体の所定の領域に対して酸素欠損を引き起こすことで形成される。酸素欠損を引き起こす方法は、例えば、アルゴン（Ａｒ）又は水素（Ｈ）ガスなどを用いたプラズマ処理などによって行われる。
酸化物半導体層１４０は、透明アモルファス酸化物半導体（ＴＡＯＳ）を主成分として含有する。具体的には、酸化物半導体層１４０は、金属の酸化物を主成分として含んでいる。金属は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）又は亜鉛（Ｚｎ）である。酸化物半導体層１４０としては、例えば、ＩｎＧａＺｎＯ、ＩｎＴｉＺｎＯ、ＺｎＯ、ＩｎＧａＯ、ＩｎＺｎＯなどを用いることができる。ＩｎＧａＺｎＯの場合を例にとると、各元素の構成比の一例としては、ＩｎＧａＺｎＯｘである。酸化物半導体層１４０の膜厚は、例えば、１０ｎｍ〜３００ｎｍである。
［２−６．上部電極層］
上部電極層１４５は、下部電極層１２０の上方に対向して設けられた第２電極層の一例であり、所定形状で形成されている。本実施の形態では、上部電極層１４５は、容量絶縁層１３０上に形成されている。
上部電極層１４５は、導電化された酸化物半導体材料を主成分として含んでいる。本実施の形態では、上部電極層１４５は、酸化物半導体層１４０と同層に形成されており、酸化物半導体層１４０と同じ材料を用いて形成されている。上部電極層１４５の膜厚は、例えば、酸化物半導体層１４０と同じであり、１０ｎｍ〜３００ｎｍである。
上部電極層１４５は、成膜した透明アモルファス酸化物半導体を導電化（導体化）することで形成されている。導電化（すなわち、低抵抗化）は、ソース領域１４２及びドレイン領域１４３の形成と同様に、酸化物半導体に対して酸素欠損を引き起こすことで行われる。
上部電極層１４５は、平面視において、引出部１２１を除いて下部電極層１２０を覆っている。簡単に言い換えると、上部電極層１４５は、下部電極層１２０より大きい。具体的には、図５に示すように、上部電極層１４５の端部（外周端）は、下部電極層１２０の端部（外周端）より外方に位置している。
つまり、上部電極層１４５の平面視形状は、下部電極層１２０の平面視形状に所定幅のマージンを加えた形状である。図５に示すように、下部電極層１２０の引出部１２１を除く平面視形状は、矩形である。上部電極層１４５の平面視形状は、当該矩形の全周に亘って所定幅のマージン領域が設けられている。
図５では、ドットの網掛けによって、マージン領域の形状を示している。図５に示すように、マージン領域は、例えば、均一な幅の矩形の枠状に形成されている。幅は、例えば、１μｍ以上であるが、これに限定されない。
なお、図５では示していないが、上部電極層１４５にも引出部が設けられていてもよい。上部電極層１４５の引出部は、例えば、上部電極層１４５と、ＴＦＴ１００のゲート電極層１６０、ソース電極層１９０ｓ又はドレイン電極層１９０ｄとを電気的に接続している。
［２−７．ゲート絶縁層］
ゲート絶縁層１５０は、酸化物半導体層１４０のチャネル領域１４１上に設けられている。詳細は後述するが、ゲート絶縁層１５０は、ゲート電極層１６０をマスクとして自己整合的に形成される。このため、ゲート絶縁層１５０とゲート電極層１６０との平面視形状は略一致する。
本実施の形態では、ゲート絶縁層１５０の端面は、チャネル領域１４１の端面と略面一であり、上面視において、ゲート絶縁層１５０の輪郭線とチャネル領域１４１の輪郭線とは略一致している。
ゲート絶縁層１５０は、酸化物絶縁層又は窒化物絶縁層を用いた単層絶縁層又は積層絶縁層である。ゲート絶縁層１５０としては、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮｘ）、酸化アルミニウム膜（ＡｌＯｘ）若しくは酸化タンタル膜（ＴａＯｘ）などの単層膜、又は、これらの積層膜を用いることができる。ゲート絶縁層１５０の膜厚は、ＴＦＴ１００の耐圧などを考慮して設計することができ、例えば、５０ｎｍ〜４００ｎｍである。
［２−８．ゲート電極層］
ゲート電極層１６０は、ゲート絶縁層１５０上に設けられている。具体的には、ゲート電極層１６０は、チャネル領域１４１の直上方向に位置している。本実施の形態では、ゲート電極層１６０の端面は、ゲート絶縁層１５０の端面と略面一であり、上面視において、ゲート電極層１６０の輪郭線とゲート絶縁層１５０の輪郭線とは略一致している。
ゲート電極層１６０は、金属などの導電性材料又はその合金などの単層構造又は積層構造の電極である。ゲート電極層１６０の材料としては、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、モリブデンタングステン（ＭｏＷ）、銅（Ｃｕ）、チタン（Ｔｉ）、クロム（Ｃｒ）などを用いることができる。ゲート電極層１６０の膜厚は、例えば、５０ｎｍ〜３００ｎｍである。
［２−９．層間絶縁層］
層間絶縁層１７０は、水素の透過を抑制するために設けられた絶縁層である。図４に示すように、層間絶縁層１７０は、下部酸化アルミニウム層１７１と、中間絶縁層１７２と、上部酸化アルミニウム層１７３との３層構造の積層膜である。層間絶縁層１７０の上層部及び下層部に、酸化アルミニウム層が設けられていることで、水素ブロック機能を高めることができる。
［２−９−１．下部酸化アルミニウム層］
下部酸化アルミニウム層１７１は、水素の透過を抑制する水素抑制層（水素ブロック層）の一例である。下部酸化アルミニウム層１７１は、中間絶縁層１７２に含まれる水素がチャネル領域１４１に供給されるのを抑制する。また、下部酸化アルミニウム層１７１は、アンダーコート層１１５又は容量絶縁層１３０に含まれる水素が中間絶縁層１７２に供給されるのを抑制する。
下部酸化アルミニウム層１７１は、ゲート電極層１６０、ソース領域１４２及びドレイン領域１４３、上部電極層１４５、並びに、容量絶縁層１３０の表面を覆うように設けられている。具体的には、下部酸化アルミニウム層１７１は、ソース領域１４２、ドレイン領域１４３及び上部電極層１４５の各々の上に接触して設けられている。
より具体的には、下部酸化アルミニウム層１７１は、ゲート電極層１６０の上面及び端面、ゲート絶縁層１５０の端面、ソース領域１４２及びドレイン領域１４３の各々の上面及び端面、上部電極層１４５の上面及び端面、並びに、容量絶縁層１３０の上面を覆っている。なお、下部酸化アルミニウム層１７１は、ゲート電極層１６０上には設けられていなくてもよい。
下部酸化アルミニウム層１７１は、ソース領域１４２、ドレイン領域１４３及び上部電極層１４５の低抵抗化を促進する機能も有する。具体的には、下部酸化アルミニウム層１７１は、ソース領域１４２、ドレイン領域１４３及び上部電極層１４５の酸素を引き抜くことで、酸素欠損を発生させる。これにより、ソース領域１４２、ドレイン領域１４３及び上部電極層１４５が低抵抗化（導電化）される。
ソース領域１４２及びドレイン領域１４３はそれぞれ、ソース電極層１９０ｓ及びドレイン電極層１９０ｄと電気的に接続される領域である。このため、ソース領域１４２及びドレイン領域１４３は、コンタクト抵抗が低いことが好ましい。下部酸化アルミニウム層１７１がソース領域１４２及びドレイン領域１４３を低抵抗化させるので、コンタクト抵抗が低下し、ＴＦＴ特性を高めることができる。
下部酸化アルミニウム層１７１の膜厚は、酸化物半導体層１４０及び上部電極層１４５から酸素を引き抜くのに十分な厚さであればよく、例えば、１０ｎｍ以上であり、好ましくは、２０ｎｍ以上である。また、下部酸化アルミニウム層１７１の膜密度は、例えば、２．７ｇ／ｃｍ３以下である。
［２−９−２．中間絶縁層］
中間絶縁層１７２は、下部酸化アルミニウム層１７１を覆うように設けられている。具体的には、中間絶縁層１７２は、ＴＦＴ１００及び容量部１０１が形成されている素子領域の全面を覆うように形成されている。中間絶縁層１７２の膜厚は、特に限定されないが、例えば、２００ｎｍである。
中間絶縁層１７２は、無機物を主成分とする材料によって形成される。例えば、中間絶縁層１７２は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮｘ）又は酸化アルミニウム膜（ＡｌＯｘ）などの単層膜、又は、積層膜である。このとき、中間絶縁層１７２は、比誘電率が小さい材料を用いて、厚膜に形成してもよい。これにより、ゲート電極層１６０とソース電極層１９０ｓ又はドレイン電極層１９０ｄとの間の寄生容量を低減することができる。
［２−９−３．上部酸化アルミニウム層］
上部酸化アルミニウム層１７３は、水素の透過を抑制する水素抑制層（水素ブロック層）の一例である。上部酸化アルミニウム層１７３は、平坦化層１８０に含まれる水素が中間絶縁層１７２に供給されるのを抑制する。
上部酸化アルミニウム層１７３は、中間絶縁層１７２を覆うように設けられている。具体的には、上部酸化アルミニウム層１７３は、ＴＦＴ１００及び容量部１０１が形成されている素子領域の全面を覆うように形成されている。上部酸化アルミニウム層１７３の膜厚は、特に限定されないが、例えば、１０ｎｍ以上である。
［２−１０．平坦化層］
平坦化層１８０は、層間絶縁層１７０上に形成される。平坦化層１８０は、例えば、ポリイミドなどの有機材料を用いて形成されている。なお、平坦化層１８０は、有機材料に限らず、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸窒化シリコン（ＳｉＯＮｘ）又は酸化アルミニウム（ＡｌＯｘ）などの無機材料を用いて形成されていてもよい。平坦化層１８０は、単層膜でもよく、積層膜でもよい。
平坦化層１８０と層間絶縁層１７０とには、各々を連続して貫通するように複数の開口部（コンタクトホール）が形成されている。この開口部を介して、ソース電極層１９０ｓとソース領域１４２とが接続され、ドレイン電極層１９０ｄとドレイン領域１４３とが接続されている。
［２−１１．ソース電極層及びドレイン電極層］
ソース電極層１９０ｓ及びドレイン電極層１９０ｄは、平坦化層１８０上に所定形状で形成されている。ソース電極層１９０ｓ及びドレイン電極層１９０ｄの各々は、酸化物半導体層１４０と電気的に接続されている。
本実施の形態では、ソース電極層１９０ｓは、平坦化層１８０及び層間絶縁層１７０に形成された開口部（コンタクトホール）を介してソース領域１４２と電気的及び物理的に接続されている。また、ドレイン電極層１９０ｄは、平坦化層１８０及び層間絶縁層１７０に形成された開口部を介してドレイン領域１４３と電気的及び物理的に接続されている。
ソース電極層１９０ｓ及びドレイン電極層１９０ｄは、導電性材料又はその合金などの単層構造又は積層構造の電極である。ソース電極層１９０ｓ及びドレイン電極層１９０ｄの材料としては、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、モリブデンタングステン（ＭｏＷ）、銅（Ｃｕ）、チタン（Ｔｉ）、クロム（Ｃｒ）などを用いることができる。ソース電極層１９０ｓ及びドレイン電極層１９０ｄの膜厚は、例えば、５０ｎｍ〜３００ｎｍである。
［３．ＴＦＴ基板の製造方法］
続いて、本実施の形態に係るＴＦＴ基板２０の製造方法について、図６Ａ〜図６Ｄを用いて説明する。
図６Ａ〜図６Ｄはそれぞれ、本実施の形態に係るＴＦＴ基板２０の製造方法を示す断面図である。具体的には、図６Ａは、基板１１０を準備する工程から酸化物半導体層１４０を形成する工程までを示している。図６Ｂは、ゲート絶縁膜１５０ａを形成する工程からゲート電極膜１６０ａ及びゲート絶縁膜１５０ａをパターニングする工程までを示している。図６Ｃは、下部酸化アルミニウム層１７１を形成する工程から平坦化層１８０を形成する工程までを示している。図６Ｄは、開口部（コンタクトホール）１８１を形成する工程からソース電極層１９０ｓ及びドレイン電極層１９０ｄを形成する工程までを示している。
まず、図６Ａの（ａ）に示すように、基板１１０を準備し、基板１１０の上方にアンダーコート層１１５を形成する。例えば、まず、基板１１０として、ガラス基板を準備する。次に、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などによって、シリコン窒化膜及びシリコン酸化膜の積層膜をアンダーコート層１１５として成膜する。
本実施の形態において、シリコン窒化膜及びシリコン酸化膜は、プラズマＣＶＤ法によって成膜される。具体的には、シリコン窒化膜は、真空チャンバ内にシランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入し、プラズマを発生させることで成膜される。また、シリコン酸化膜は、真空チャンバ内にシランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入し、プラズマを発生させることで成膜される。
次に、図６Ａの（ｂ）に示すように、基板１１０の上方に、容量部１０１の下部電極層１２０を形成する。本実施の形態では、アンダーコート層１１５上に下部電極層１２０を形成する。例えば、アンダーコート層１１５上に金属膜（例えば、チタン膜）をスパッタリング法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて当該金属膜を加工することで、所定形状にパターニングされた下部電極層１２０を形成することができる。
次に、図６Ａの（ｃ）に示すように、下部電極層１２０の上方に容量絶縁層１３０を形成する。本実施の形態では、下部電極層１２０を覆うようにアンダーコート層１１５の全面に容量絶縁層１３０を形成する。容量絶縁層１３０は、例えば、シリコン酸化膜である。シリコン酸化膜は、アンダーコート層１１５と同様に、プラズマＣＶＤ法によって成膜される。
次に、図６Ａの（ｄ）に示すように、下部電極層１２０の直上方向に位置しない酸化物半導体層１４０ａと、下部電極層１２０の直上方向に位置する酸化物半導体層１４５ａとを形成する。酸化物半導体層１４０ａは、ＴＦＴ１００の酸化物半導体層１４０（チャネル層）に相当し、酸化物半導体層１４５ａは、容量部１０１の上部電極層１４５に相当する。酸化物半導体層１４０ａ及び１４５ａはそれぞれ、所定の位置及び所定の形状に形成される。
具体的には、まず、容量絶縁層１３０上の全面に酸化物半導体膜を成膜する。酸化物半導体膜の材料としては、ＩｎＧａＺｎＯなどの透明アモルファス酸化物半導体を用いることができる。この場合、スパッタリング法又はレーザ蒸着法などの気相成膜法によって、ＩｎＧａＺｎＯからなる酸化物半導体膜を成膜する。例えば、Ｉｎ、Ｇａ及びＺｎを含むターゲット材（例えば、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体）を用いて、真空チャンバ内に不活性ガスとしてアルゴンガス（Ａｒ）を導入するとともに、反応ガスとして酸素（Ｏ２）を含むガスを導入し、所定のパワー密度の電力をターゲット材に印加する。
酸化物半導体膜を成膜した後、フォトリソグラフィ法及びウェットエッチング法を用いてパターニングすることにより、酸化物半導体層１４０ａ及び１４５ａを形成することができる。なお、ＩｎＧａＺｎＯのウェットエッチングには、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水（Ｈ２Ｏ）を混合した薬液を用いることができる。
次に、図６Ｂの（ｅ）に示すように、酸化物半導体層１４０ａ及び１４５ａ上にゲート絶縁膜１５０ａを形成する。本実施の形態では、酸化物半導体層１４０ａ及び１４５ａを覆うように、容量絶縁層１３０の全面にゲート絶縁膜１５０ａを成膜する。ゲート絶縁膜１５０ａは、例えば、シリコン酸化膜である。シリコン酸化膜は、アンダーコート層１１５と同様に、プラズマＣＶＤ法によって成膜される。
次に、図６Ｂの（ｆ）に示すように、ゲート絶縁膜１５０ａ上にゲート電極膜１６０ａを形成する。ゲート電極膜１６０ａは、例えば、Ｔｉ／Ａｌ／Ｔｉの積層膜である。例えば、Ｔｉ／Ａｌ／Ｔｉの積層膜は、スパッタリング法などによってＴｉ、Ａｌ、Ｔｉを順に成膜することで形成される。
次に、図６Ｂの（ｇ）に示すように、ゲート電極膜１６０ａ及びゲート絶縁膜１５０ａを加工することにより、ゲート電極層１６０及びゲート絶縁層１５０を形成する。これにより、酸化物半導体層１４０ａの一部（具体的には、ソース領域１４２及びドレイン領域１４３となる部分）、及び、酸化物半導体層１４５ａの全体（具体的には、上部電極層１４５）を露出させる。
具体的には、まず、フォトリソグラフィ法及びエッチング法によって、ゲート電極膜１６０ａをパターニングすることにより、ゲート絶縁膜１５０ａ上に所定形状のゲート電極層１６０を形成する。Ｔｉ／Ａｌ／Ｔｉの積層膜であるゲート電極膜１６０ａのエッチングは、例えば、六フッ化硫黄（ＳＦ６）、酸素（Ｏ２）、三塩化ホウ素（ＢＣｌ３）などのガスを用いた反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などのドライエッチングによって行うことができる。
続いて、ゲート電極層１６０をマスクとして、ゲート絶縁膜１５０ａをパターニングすることで、自己整合的に、ゲート電極層１６０と平面視形状が略同じゲート絶縁層１５０を形成する。例えば、シリコン酸化膜であるゲート絶縁膜１５０ａのエッチングは、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）などのガスを用いたドライエッチングによって行うことができる。本実施の形態では、例えば、ドライエッチングによって、ゲート電極膜１６０ａの加工と、ゲート絶縁膜１５０ａの加工とをこの順で連続して行うことができる。
このとき、ドライエッチングにおけるプラズマによって、酸化物半導体層１４０ａの露出した部分（ソース領域１４２及びドレイン領域１４３）と、酸化物半導体層１４５ａとが低抵抗化する。具体的には、酸化物半導体層１４０ａ及び１４５ａのプラズマに晒された部分が酸素欠損を引き起こして低抵抗化する。これにより、低抵抗化されて良好なコンタクト性能を有するソース領域１４２及びドレイン領域１４３、及び、導電性を有する上部電極層１４５がそれぞれ形成される。
このとき、オーバーエッチングにより、酸化物半導体層１４０及び上部電極層１４５がマスクとなって、容量絶縁層１３０の一部も除去される。これにより、図６Ｂの（ｇ）に示すように、容量絶縁層１３０の一部がエッチングされて膜減りし、容量絶縁層１３０に段差が形成される。
次に、図６Ｃの（ｈ）に示すように、ソース領域１４２、ドレイン領域１４３、ゲート電極層１６０及び上部電極層１４５を覆うように、下部酸化アルミニウム層１７１を形成する。本実施の形態では、ソース領域１４２、ドレイン領域１４３、ゲート電極層１６０、上部電極層１４５及び容量絶縁層１３０を覆うように、全面に下部酸化アルミニウム層１７１を形成する。下部酸化アルミニウム層１７１は、例えば、反応性スパッタリング法によって酸化アルミニウム膜を成膜することで形成される。
なお、下部酸化アルミニウム層１７１は、ソース領域１４２、ドレイン領域１４３及び上部電極層１４５の表面と接触しており、接触部分から酸素を引き抜くことができる。これにより、ソース領域１４２、ドレイン領域１４３及び上部電極層１４５の低抵抗化を促進することができる。
次に、図６Ｃの（ｉ）に示すように、下部酸化アルミニウム層１７１を覆うように、中間絶縁層１７２及び上部酸化アルミニウム層１７３を順に形成する。例えば、プラズマＣＶＤ法によって、シリコン酸化膜を中間絶縁層１７２として成膜した後、反応性スパッタリング法によって、酸化アルミニウム膜を上部酸化アルミニウム層１７３として成膜する。これにより、層間絶縁層１７０が形成される。
次に、図６Ｃの（ｊ）に示すように、平坦化層１８０を形成する。例えば、有機材料を塗布により全面に成膜することで、平坦化層１８０を形成する。例えば、ポリイミド材料などから構成される感光性樹脂を層間絶縁層１７０上に塗布する。塗布後、例えば、加熱処理（プリベーク）を行う。
次に、図６Ｄの（ｋ）に示すように、平坦化層１８０及び層間絶縁層１７０の一部を除去することによって、ソース領域１４２及びドレイン領域１４３の各々の一部が露出するように、開口部１８１（コンタクトホール）を形成する。
例えば、露光及び現像を行うことで、平坦化層１８０の一部を除去する。その後、加熱処理（ベーク）を行うことで、ポリイミド材料の焼き締め、具体的には、残留していた溶剤を揮発させることができる。
層間絶縁層１７０の上部酸化アルミニウム層１７３及び下部酸化アルミニウム層１７１は、例えば、三塩化ホウ素（ＢＣｌ３）などのガスを用いたドライエッチングによって一部を除去することができる。あるいは、上部酸化アルミニウム層１７３及び下部酸化アルミニウム層１７１は、例えば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液を用いたウェットエッチングによって一部が除去されてもよい。シリコン酸化膜である中間絶縁層１７２は、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いたドライエッチングによって一部を除去することができる。
最後に、図６Ｄの（ｌ）に示すように、開口部１８１を介して、ソース領域１４２に電気的及び物理的に接続されたソース電極層１９０ｓと、ドレイン領域１４３に電気的及び物理的に接続されたドレイン電極層１９０ｄとを形成する。具体的には、まず、開口部１８１を埋めるようにして、平坦化層１８０上に金属膜（ソースドレイン金属膜）をスパッタリング法などによって成膜する。成膜した金属膜を、フォトリソグラフィ法及びウェットエッチング法を用いてパターニングすることにより、所定形状のソース電極層１９０ｓ及びドレイン電極層１９０ｄを形成する。例えば、合計膜厚が５００ｎｍのＭｏＷ／Ａｌ／ＭｏＷの３層構造の金属膜をソース電極層１９０ｓ及びドレイン電極層１９０ｄとして形成した。
以上のようにして、図４に示すＴＦＴ基板２０を製造することができる。
［効果など］
続いて、本実施の形態に係るＴＦＴ基板２０の作用効果について、本実施の形態の技術に至った経緯も含めて説明する。
図７は、比較例に係るＴＦＴ基板の容量部１０１ｘの構成を示す断面図である。図７に示すように、比較例に係る容量部１０１ｘでは、本実施の形態に係る容量部１０１と比較して、上部電極層１４５ｘが下部電極層１２０より小さいことが相違する。すなわち、上部電極層１４５ｘは、下部電極層１２０を覆っていない。
上部電極層１４５ｘは、酸化物半導体層１４０（チャネル層）と同様に、透明アモルファス酸化物半導体を用いて形成されている。具体的には、図６Ｂの（ｇ）で説明した実施の形態に係る上部電極層１４５の場合と同様に、ゲート絶縁膜１５０ａのパターニングの際に、プラズマに曝されることで導電化される。このとき、図７に示すように、導電化した酸化物半導体材料１４６ｘが飛び散り、容量絶縁層１３０上に付着する。
容量絶縁層１３０は、オーバーエッチングにより膜減りしているため、導電化した酸化物半導体材料１４６ｘと下部電極層１２０との距離が小さくなる。このため、容量部１０１ｘの耐圧が下がる。
また、上部電極層１４５ｘ上に下部酸化アルミニウム層１７１が形成されるため、導電化した酸化物半導体材料１４６ｘが高抵抗化しない。酸化物半導体材料１４６ｘの低抵抗状態が維持されるので、容量部１０１ｘの耐圧が下がる。
また、下部酸化アルミニウム層１７１は、容量絶縁層１３０を構成するシリコン酸化膜から酸素を引き抜く。これにより、容量絶縁層１３０の表層部分１３１ｘを低抵抗化させる。容量絶縁層１３０は、オーバーエッチングにより膜減りしているので、容量部１０１ｘの実質的な電極間距離がさらに短くなり、容量部１０１ｘの耐圧が下がる。
以上のように、比較例に係る容量部１０１ｘでは、上部電極層１４５ｘが下部電極層１２０を覆っていないために、容量部１０１ｘの耐圧が下がり、容量部１０１ｘが絶縁破壊されやすくなるという問題がある。
これに対して、本実施の形態に係るＴＦＴ基板２０は、基板１１０と、基板１１０の上方に設けられたＴＦＴ１００と、基板１１０の上方に設けられ、ＴＦＴ１００と電気的に接続された容量部１０１とを備え、容量部１０１は、基板１１０の上方に設けられた、導電性材料を主成分として含む下部電極層１２０と、下部電極層１２０の上方に対向して設けられた、導電化された酸化物半導体材料を主成分として含む上部電極層１４５と、下部電極層１２０及び上部電極層１４５間に設けられた容量絶縁層１３０とを備え、下部電極層１２０には、平面視における外周の少なくとも一部から外方に引き出された引出部１２１が設けられ、上部電極層１４５は、平面視において、引出部１２１を除いて下部電極層１２０を覆っている。このとき、例えば、ＴＦＴ基板２０は、さらに、上部電極層１４５上に設けられた下部酸化アルミニウム層１７１を備える。
図８は、本実施の形態に係るＴＦＴ基板２０の容量部１０１の構成を示す断面図である。本実施の形態のおいても、図８に示すように、導電化した酸化物半導体材料１４６が飛び散って容量絶縁層１３０上に付着する。容量絶縁層１３０の表層部分１３１は、下部酸化アルミニウム層１７１によって酸素が引き抜かれ、低抵抗化されている。容量絶縁層１３０は、オーバーエッチングにより膜減りしている。
本実施の形態では、上部電極層１４５が下部電極層１２０を覆っているので、容量絶縁層１３０の膜減りした部分、表層部分１３１、及び、酸化物半導体材料１４６が付着した部分はいずれも、下部電極層１２０から離れた部分である。具体的には、膜減りした部分、表層部分１３１、及び、付着した部分は、平面視において、下部電極層１２０とは重なっていない。したがって、これらの部分が導電化していたとしても、上部電極層１４５と下部電極層１２０との間の距離は確保されており、耐圧の低下が抑制される。これにより、本実施の形態によれば、優れた信頼性を有する容量部１０１を有するＴＦＴ基板２０を提供することができる。
発明者らは、電極間距離を１００ｎｍとし、下部電極層１２０の平面視における大きさを１００μｍ×１００μｍとしたサンプルを作製し、電極間に１００Ｖの電圧を印加したときの故障率を測定した。なお、比較例に係る上部電極層１４５ｘの平面視における大きさは、下部電極層１２０より幅２μｍ分だけ小さく、実施の形態に係る上部電極層１４５の平面視における大きさは、下部電極層１２０より幅２μｍだけ大きい。この場合において、比較例では故障率が２０％となり、実施の形態では故障率は０％であった。
また、例えば、下部電極層１２０が主成分として含む導電性材料は、チタン又はアルミニウムである。
これにより、導電率が高いチタン又はアルミニウムを用いて下部電極層１２０が形成されているので、下部電極層１２０の面内での電圧降下などが抑制される。
また、例えば、上部電極層１４５の平面視形状は、下部電極層１２０の平面視形状に所定幅のマージンを加えた形状である。
これにより、容量絶縁層１３０の膜減りした部分、表層部分１３１、及び、酸化物半導体材料１４６が付着した部分を下部電極層１２０からより遠ざけることができる。したがって、容量部１０１の耐圧の低下が抑制され、絶縁破壊が起こりにくくすることができる。
（変形例）
以下では、本実施の形態に係るＴＦＴ基板の変形例について説明する。
図９は、本変形例に係るＴＦＴ基板の容量部２０１の電極形状を模式的に示す平面図である。図１０は、本変形例に係るＴＦＴ基板の容量部２０１近傍の構成を示す断面図である。具体的には、図１０は、図９のＸ−Ｘ線における断面を示している。
本変形例に係る容量部２０１では、実施の形態に係る容量部１０１と比較して、上部電極層１４５の代わりに上部電極層２４５を備える点が相違する。本変形例では、上部電極層２４５の平面視形状と、下部電極層１２０の平面視形状とが一致している。すなわち、本変形例では、マージン領域が設けられていない。
本変形例に係る容量部２０１においても、比較例に係る容量部１０１ｘに比べて、上部電極層２４５と下部電極層１２０との間の距離を確保することができるので、容量部２０１の耐圧の低下が抑制される。本変形例では、マージン領域が設けられていないので、画素面積が小さい場合に特に有用である。
（その他）
以上、本発明に係るＴＦＴ基板について、上記の実施の形態及びその変形例に基づいて説明したが、本発明は、上記の実施の形態に限定されるものではない。
例えば、上記の実施の形態では、下部電極層１２０を構成する導電性材料がチタン又はアルミニウムなどの金属材料である例について示したが、これに限らない。導電性材料として、上部電極層１４５と同様に、導電化した酸化物半導体材料を用いてもよい。
また、例えば、マージン領域が下部電極層１２０の外周の全周に亘って形成されている例について示したが、これに限らない。マージン領域は、下部電極層１２０の外周の一部のみに設けられていてもよい。例えば、マージン領域は、下部電極層１２０の一辺のみに沿って設けられた帯状（直線状）の領域でもよく、隣り合う２辺に沿って設けられたＬ字状の領域でもよい。
また、例えば、上記の実施の形態では、ＴＦＴ基板２０を用いた表示装置として有機ＥＬ表示装置１０について説明したが、これに限らない。例えば、上記の実施の形態に係るＴＦＴ基板２０は、液晶表示装置などの他の表示装置にも適用することができる。
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
本発明に係る薄膜トランジスタ基板は、例えば、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、デジタルカメラなどの固体撮像装置、又は、その他様々な電気機器に広く利用することができる。
１０ 有機ＥＬ表示装置
２０ ＴＦＴ基板
２１ バンク
３０ 画素
３０Ｂ、３０Ｇ、３０Ｒ サブ画素
３１ 画素回路
３２、３３、１００ 薄膜トランジスタ（ＴＦＴ）
３２ｄ、３３ｄ ドレイン電極
３２ｇ、３３ｇ ゲート電極
３２ｓ、３３ｓ ソース電極
３４ キャパシタ
４０ 有機ＥＬ素子
４１ 陽極
４２ ＥＬ層
４３ 陰極
５０ ゲート配線
６０ ソース配線
７０ 電源配線
１０１、１０１ｘ、２０１ 容量部
１１０ 基板
１１５ アンダーコート層
１２０ 下部電極層
１２１ 引出部
１３０ 容量絶縁層
１３１、１３１ｘ 表層部分
１４０、１４０ａ、１４５ａ 酸化物半導体層
１４１ チャネル領域
１４２ ソース領域
１４３ ドレイン領域
１４５、１４５ｘ、２４５ 上部電極層
１４６、１４６ｘ 酸化物半導体材料
１５０ ゲート絶縁層
１５０ａ ゲート絶縁膜
１６０ ゲート電極層
１６０ａ ゲート電極膜
１７０ 層間絶縁層
１７１ 下部酸化アルミニウム層
１７２ 中間絶縁層
１７３ 上部酸化アルミニウム層
１８０ 平坦化層
１８１ 開口部
１９０ｄ ドレイン電極層
１９０ｓ ソース電極層

Claims (5)

  1. 基板と、
    前記基板の上方に設けられた薄膜トランジスタと、
    前記基板の上方に設けられ、前記薄膜トランジスタと電気的に接続された容量部とを備え、
    前記容量部は、
    前記基板の上方に設けられた、導電性材料を主成分として含む第１電極層と、
    前記第１電極層の上方に対向して設けられた、導電化された酸化物半導体材料を主成分として含む第２電極層と、
    前記第１電極層及び前記第２電極層間に設けられた絶縁層とを備え、
    前記第１電極層には、平面視における外周の少なくとも一部から外方に引き出された引出部が設けられ、
    前記第２電極層は、平面視において、前記引出部を除いて前記第１電極層を覆っている
    薄膜トランジスタ基板。
  2. 前記薄膜トランジスタ基板は、さらに、前記第２電極層上に設けられた酸化アルミニウム層を備える
    請求項１に記載の薄膜トランジスタ基板。
  3. 前記導電性材料は、チタン又はアルミニウムである
    請求項１又は２に記載の薄膜トランジスタ基板。
  4. 前記第２電極層の平面視形状と、前記第１電極層の平面視形状とが一致している
    請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板。
  5. 前記第２電極層の平面視形状は、前記第１電極層の平面視形状に所定幅のマージンを加えた形状である
    請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板。

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