JP2018074183A - 固体撮像素子、撮像装置、固体撮像素子の制御方法、プログラム、および、記憶媒体 - Google Patents

Abstract

【課題】ＡＤ変換時間の増加およびＡＤ変換精度の劣化を抑制しつつランダムノイズを低減可能な固体撮像素子を提供する。【解決手段】固体撮像素子（１０５ａ）は、所定の方向に配置された複数の単位画素（２０１）を含む画素部（２００）と、複数の単位画素から出力される複数のアナログ信号に基づいて、複数の単位画素に関する共通信号を生成する信号生成部（２０７）と、複数の単位画素のそれぞれに対応して設けられ、共通信号を複数の単位画素のそれぞれに対応する複数のデジタル信号へ変換する複数のＡＤ変換部（２１１、２１４）と、複数のデジタル信号の加算処理または加算平均処理を行うデジタル信号処理部（２１５）とを有する。【選択図】図２

Description

本発明は、ランダムノイズを低減する固体撮像素子に関する。

近年、ランダムノイズの影響を低減して高品位な動画を取得することが可能な撮像素子が求められている。ランダムノイズが発生する位置や強度は常に変化するため、固定パターンノイズのように補正によるノイズ低減は困難である。フィルタ処理によりランダムノイズの影響を低減させる手法が考えられるが、フィルタ処理を行うと、同時に被写体の高周波成分の情報も失われ、逆に画像が劣化する可能性がある。

ところで、従来から、撮像素子の画素の列ごとにＡＤ変換器を設けてデジタル信号を出力することが可能な撮像素子が知られている。また、ＡＤ変換方式の一つとして、参照信号比較型のＡＤ変換方式がある。参照信号比較型のＡＤ変換方式では、ある傾きで電位が変化するランプ信号を比較信号として使用し、アナログ信号と参照信号との比較の開始とともにカウント動作を開始する。そして、アナログ信号と参照信号との電位の大小関係が逆転した際にカウント動作を停止またはその際のカウント値をラッチし、そのカウント値をデジタル信号として扱う。

特許文献１には、参照信号比較型のＡＤ変換方式により、同じ信号をＷ回（Ｗは２以上の正の整数）繰り返してＡＤ変換を行い、ＡＤ変換後の信号に対して加算処理を行う撮像装置が開示されている。このような構成により、信号はＷ倍、回路部で発生するランダムノイズは√Ｗ倍となると考えられるため、見かけ上、回路部で発生するランダムノイズが√Ｗ倍だけ低減することができる。

特開２００９−２９６４２３号公報

しかしながら、特許文献１の撮像装置は、例えば１回目のＡＤ変換が終わった後、２回目、３回目のＡＤ変換を繰り返して行うため、ＡＤ変換時間がＷ倍に増加する。また特許文献１には、ＡＤ変換時間を短縮するため、複数回のＡＤ変換を行う際に参照信号の傾きを急峻にする構成が開示されている。しかし、参照信号の傾きを急峻にすると、ＡＤ変換精度が劣化する可能性がある。

そこで本発明は、ＡＤ変換時間の増加およびＡＤ変換精度の劣化を抑制しつつランダムノイズを低減可能な固体撮像素子、撮像装置、固体撮像素子の制御方法、プログラム、および、記憶媒体を提供することを目的とする。

本発明の一側面としての固体撮像素子は、所定の方向に配置された複数の単位画素を含む画素部と、前記複数の単位画素から出力される複数のアナログ信号に基づいて、該複数の単位画素に関する共通信号を生成する信号生成部と、前記複数の単位画素のそれぞれに対応して設けられ、前記共通信号を該複数の単位画素のそれぞれに対応する複数のデジタル信号へ変換する複数のＡＤ変換部と、前記複数のデジタル信号の加算処理または加算平均処理を行うデジタル信号処理部とを有する。

本発明の他の側面としての撮像装置は、前記固体撮像素子と、前記固体撮像素子を制御する制御部とを有する。

本発明の他の側面としての固体撮像素子の制御方法は、所定の方向に配置された複数の単位画素から出力される複数のアナログ信号に基づいて、該複数の単位画素に関する共通信号を生成するステップと、前記複数の単位画素のそれぞれに対応して設けられた複数のＡＤ変換部を用いて、前記共通信号を該複数の単位画素のそれぞれに対応する複数のデジタル信号へ変換するステップと、前記複数のデジタル信号の加算処理または加算平均処理を行うステップとを有する。

本発明の他の側面としてのプログラムは、前記固体撮像素子の制御方法をコンピュータに実行させる。

本発明の他の側面としての記憶媒体は、前記プログラムを記憶している。

本発明の他の目的及び特徴は、以下の実施例において説明される。

本発明によれば、ＡＤ変換時間の増加およびＡＤ変換精度の劣化を抑制しつつランダムノイズを低減可能な固体撮像素子、撮像装置、固体撮像素子の制御方法、プログラム、および、記憶媒体を提供することができる。

各実施例における撮像システムのブロック図である。 実施例１における撮像素子の等価回路図である。 実施例１における単位画素の等価回路図である。 実施例１における静止画駆動のタイミングチャートである。 実施例１における動画駆動のタイミングチャートである。 実施例２における撮像素子の等価回路図である。 実施例３におけるノイズのゲイン依存性を示すグラフである。 実施例３における撮像素子の等価回路図である。 実施例３における動画駆動のタイミングチャートである。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。

［撮像システム］
まず、図１を参照して、本実施形態における撮像システム（デジタルカメラなどの撮像装置）について説明する。図１は、本実施形態における撮像システム１００のブロック図である。

レンズ部１０１（撮像光学系）は、被写体の光学像を撮像素子１０５（固体撮像素子）に形成する（結像させる）。レンズ駆動装置１０２は、レンズ部１０１に対して、ズーム制御、フォーカス制御、および、絞り制御などを行う。シャッタ１０３は、メカニカルシャッタであり、シャッタ駆動装置１０４により制御される。撮像素子１０５は、レンズ部１０１を介して形成された被写体像（光学像）を光電変換して、画像信号（画像データ）を出力する。

信号処理回路１０６は、撮像素子１０５から出力される画像信号に対して、各種補正やデータ圧縮などの信号処理を行う。タイミング発生部１０７（駆動手段）は、撮像素子１０５および信号処理回路１０６に対して、各種タイミング信号を出力する。制御部１０９は、ＣＰＵなどのプロセッサを有し、各種演算を行うとともに、撮像素子１０５などの撮像システム１００の各部を制御する。メモリ部１０８（記憶手段）は、信号処理回路１０６から出力された画像データを一時的に記憶する。Ｉ／Ｆ部１１０は、記録媒体１１１への画像データの記録や、記録媒体１１１からの画像データの読み出しを行うためのインターフェースである。記録媒体１１１は、画像データの記録や読み出しを行うための着脱可能な半導体メモリ（ＥＥＰＲＯＭ）である。表示部１１２は、各種情報や撮影画像を表示する。

なお本実施形態において、撮像システム１００は、撮像素子１０５を含む撮像装置本体と、撮像装置本体に着脱可能なレンズ部１０１を含むレンズ装置（交換レンズ）とを備えて構成される。ただし本実施形態は、これに限定されるものではなく、レンズ装置と撮像装置本体とが一体的に構成された撮像システム（撮像装置）にも適用可能である。

次に、撮像システム１００の撮影動作について説明する。ユーザがメイン電源（不図示）をオンすると、コントロール系の電源および信号処理回路１０６などの撮像系回路の電源がそれぞれオンする。ユーザがレリーズボタン（不図示）を押すと、レンズ部１０１、シャッタ１０３、および撮像素子１０５はそれぞれ、レンズ駆動装置１０２、シャッタ駆動装置１０４、およびタイミング発生部１０７からの出力信号（制御信号）により駆動され、撮影動作を行う。撮影動作が終了すると、信号処理回路１０６は撮像素子１０５から出力された画像信号に対して画像処理を行い、制御部１０９は画像処理後の画像データをメモリ部１０８に書き込む。また制御部１０９は、メモリ部１０８に記憶された画像データを、Ｉ／Ｆ部１１０を介して記録媒体１１１に記録する。なお本実施形態において、メモリ部１０８に記憶された画像データを、外部Ｉ／Ｆ部（不図示）を介して直接コンピュータなどの画像処理装置に入力して画像（画像データ）を加工してもよい。

以下、本実施形態の撮像素子１０５の具体的構成について、各実施例において詳述する。

［撮像素子の等価回路図］
次に、図２を参照して、本発明の実施例１における撮像素子１０５ａ（固体撮像素子）の回路について説明する。図２は、撮像素子１０５ａの等価回路図である。本実施例の撮像素子１０５ａは、列ごとに配置された複数のＡＤ変換部の前段に、色ごとに３画素の画素信号の水平加算平均を行う回路（加算平均回路）を設けている。このような構成により、動画撮影において動画フォーマットに合わせて低画素化する際に、水平加算平均を行うことができる。

撮像素子１０５ａは、マトリクス状（列方向すなわち水平方向と、行方向すなわち垂直方向）に配置された複数の単位画素２０１を備えた画素部２００を有する。すなわち画素部２００は、所定の方向（列方向）に配置された複数の単位画素２０１を含む画素列を構成し、画素列は所定の方向と垂直な方向（行方向）に複数配置されている。各々の単位画素２０１は、マイクロレンズ（ＭＬ）、フォトダイオード（ＰＤ）、フローティングディフュージョン（ＦＤ）などを備えて構成される。なお、単位画素２０１の詳細な構成については後述する。図２において、単位画素２０１に示されているＲ、Ｇ、Ｂはそれぞれ、赤（Ｒｅｄ）、緑（Ｇｒｅｅｎ）、青（Ｂｌｕｅ）のカラーフィルタを搭載した画素を示している。図２に示されるように、複数の単位画素２０１は、ベイヤ配列で配置されている。

垂直走査回路２０２は、行ごとに（垂直方向に）各画素に駆動信号（信号ＰＲＥＳ、ＰＴＸ、ＰＳＥＬ）を供給する。各駆動信号の末尾の数字１、２、および、ｎ（ｎは３以上の整数）は、行番号を示しており、例えばｎはｎ行目の各画素に供給する駆動信号であることを示している。なお本実施例において、特に行数を指定する必要がない場合、末尾の行数を示す文字は省略する。駆動信号の詳細については、単位画素２０１の構成と合わせて後述する。

各画素の出力信号（画素信号）は、単位画素列ごとに配置される垂直信号線２０３を介して、後段の回路へ伝達され、各々の垂直信号線２０３には定電流回路２０４が接続されている。垂直信号線２０３は、加算切替スイッチ２０５、２０６に接続されている。加算切替スイッチ２０５、２０６は、信号ＰＨＡＤＤにより駆動される。加算切替スイッチ２０６の他端には、加算平均回路２０７が接続されている。加算切替スイッチ２０５の他端には、読み出し対象の画素列に対応して配置される列アンプ２０８（増幅器）が接続されている。列アンプ２０８は、画素からの出力信号（画素信号）を増幅する（すなわち、加算平均回路２０７から出力された共通信号を増幅する）アンプである。ノイズの観点から、好ましくは、列アンプ２０８はゲインをかけるゲインアンプである。ただし本実施例において、列アンプ２０８を設けることは必須ではない。

加算平均回路２０７は、前述のように色ごとに３画素の水平加算平均を行う回路であり、単位加算平均列（同色の３画素）ごとに１つ設けられている。本実施例において、加算平均回路２０７は、所定の方向（列方向、水平方向）に配置された複数の単位画素２０１（同色の３画素）から出力される複数のアナログ信号に基づいて、複数の単位画素２０１に関する共通信号を生成する信号生成部として機能する。好ましくは、加算平均回路２０７は、複数のアナログ信号（同色の３画素から出力された画素信号）の加算平均処理を行って共通信号を出力する。

加算切替スイッチ２０５はｐＭＯＳスイッチ、加算切替スイッチ２０６はｎＭＯＳスイッチでそれぞれ構成されている。このため、信号ＰＨＡＤＤが「Ｌ」の場合、加算切替スイッチ２０５はオン、加算切替スイッチ２０６はオフとなる。その結果、画素信号は、垂直信号線２０３を介して列アンプ２０８に入力される。一方、信号ＰＨＡＤＤが「Ｈ」の場合、加算切替スイッチ２０５はオフ、加算切替スイッチ２０６はオンとなる。その結果、垂直信号線２０３の信号（画素信号）は、加算平均回路２０７に入力される。加算平均回路２０７からの出力信号は、列アンプ２０８に入力される。

このように本実施例において、加算切替スイッチ２０５、２０６は、第１のモードまたは第２のモードに設定可能な切替スイッチである。第１のモードにおいて（信号ＰＨＡＤＤが「Ｈ」の場合）、加算平均回路２０７は共通信号を生成し、デジタル加算回路２１５は加算処理または加算平均処理を行う。一方、第２のモードにおいて（信号ＰＨＡＤＤが「Ｌ」の場合）、加算平均回路２０７は共通信号を生成せず、デジタル加算回路２１５は加算処理または加算平均処理を行わない。好ましくは、第１のモードは、画素部２００の全ての単位画素２０１のうち、所定の方向（列方向）において所定の周期で間引くように選択された複数の単位画素から画素信号を読み出すモードである。一方、第２のモードは、画素部２００の全ての単位画素２０１から画素信号を読み出すモードである。または、第１のモードおよび第２のモードは両方とも、画素部２００の全ての単位画素２０１のうち、所定の方向において所定の周期で間引くように選択された複数の単位画素２０１から画素信号を読み出すモードであってもよい。

ここで、水平加算される列の中心に位置する列番号をｍとすると、ｍ列目の列アンプ２０８の後段に、ｍ列目とｍ−２列目、および、ｍ列目とｍ＋２列目をそれぞれ互いに接続する列接続スイッチ２０９が配置されている。すなわち列接続スイッチ２０９（接続スイッチ）は、加算平均回路２０７から出力された共通信号（本実施例では、列アンプ２０８で増幅された共通信号）を複数のＡＤ変換部へ伝達する。本実施例において、列接続スイッチ２０９はｎＭＯＳスイッチで構成されており、信号ＰＨＡＤＤが「Ｈ」の場合にオンとなる。信号ＰＨＡＤＤが「Ｈ」となると、ｍ列目の列アンプ２０８の出力信号は、列接続スイッチ２０９を介して、ｍ−２列目、ｍ列目、ｍ＋２列目の列メモリ２１０にそれぞれ書き込まれる。なお本実施例では、水平方向に３画素の加算平均を行い、加算平均された信号をｍ−２列目、ｍ列目、ｍ＋２列目の３列の列メモリ２１０に書き込む例を示しているが、これに限定されるものではない。例えば、水平方向に２画素の加算平均を行い、加算平均された信号を２列の列メモリ２１０に書き込むように構成することや、水平方向に３画素の加算平均を行い、加算平均された信号をｍ−２列目、ｍ列目の２列の列メモリ２１０に書き込むように構成してもよい。

比較器２１１は、各列に対応して複数設けられている。各々の比較器２１１には、列メモリ２１０に保持された信号（画素信号、すなわち共通信号）、および、ＤＡＣ２１２（参照信号生成部）から供給されるランプ信号ＶＲＡＭＰ（参照信号）が入力され、比較器２１１はこれらの２つの入力信号を比較する。また比較器２１１は、２つの入力信号の大小関係が逆転するタイミングで、反転信号を出力する。

カウンタ２１３は、比較器２１１が列メモリ２１０に保持された信号とランプ信号ＶＲＡＭＰとの比較を開始したタイミングで、カウントを開始する。カウンタ２１３のカウント値は、ラッチ回路２１４に入力される。ラッチ回路２１４は、比較器２１１から反転信号が入力されたタイミングで示されているカウント値（反転信号が入力されたタイミングに対応するカウント値）を保持する。本実施例において、比較器２１１およびラッチ回路２１４は、複数の単位画素２０１のそれぞれに対応して設けられた複数のＡＤ変換部（ＡＤ変換回路）を構成する。複数のＡＤ変換部は、加算平均回路２０７から出力された共通信号（本実施例では、加算平均回路２０７から出力されて列アンプ２０８で増幅された共通信号）を複数の単位画素２０１（同色の３画素）のそれぞれに対応する複数のデジタル信号へ変換する。このように本実施例において、複数のＡＤ変換部は、参照信号を用いて並列に共通信号を複数のデジタル信号へ変換する。

デジタル加算回路２１５（デジタル信号処理部）は、複数のデジタル信号を加算する。デジタル加算回路２１５は、信号ＰＨＡＤＤにより制御され、信号ＰＨＡＤＤが「Ｈ」の場合、入力されたデジタル信号のうち、例えばｍ−２、ｍ、ｍ＋２列目の出力信号のように加算平均単位の信号を加算して出力する。一方、デジタル加算回路２１５は、信号ＰＨＡＤＤが「Ｌ」の場合、信号の加算を行うことなく、入力されたデジタル信号を出力する。なお本実施例において、デジタル加算回路２１５は、信号の加算処理を行う代わりに、信号の加算平均処理を行ってもよい。このようにデジタル加算回路２１５は、複数のデジタル信号の加算処理または加算平均処理を行う。

ここで、列アンプ２０８（増幅器）による増幅の際には熱雑音が発生し、比較器２１１とラッチ回路２１４とにより構成されるＡＤ変換回路（ＡＤ変換部）においては量子化ノイズが発生する。これらは、それぞれランダムノイズとして画質に影響を与えるため、増幅器やＡＤ変換回路などの列回路で発生するランダムノイズを低減する必要がある。

［単位画素の等価回路図］
次に、図３を参照して、単位画素２０１の回路について説明する。単位画素２０１は、１つのマイクロレンズＭＬ（不図示）、１つのフォトダイオード（ＰＤ）、１つのフローティングディフージョン（ＦＤ）、および、４つのトランジスタを備えて構成される。

ＰＤ３０１は、光学像を光電変換する光電変換素子である。ＰＤ３０１は、転送スイッチ３０２を介して、垂直信号線２０３に接続される定電流源とともにソースフォロワアンプを形成するトランジスタ３０４のゲートに接続される。転送スイッチ３０２は、信号ＰＴＸにより駆動される。ＦＤ３０３は、ＰＤ３０１に蓄積された電荷を電圧に変換する役割を果たす。またＦＤ３０３は、信号ＰＲＥＳにより駆動されるトランジスタ３０６を介して、電位ＶＤＤに接続されている。このため、信号ＰＲＥＳが「Ｈ」になると、ＦＤ３０３は電位ＶＤＤにリセットされる。トランジスタ３０５は、信号ＰＳＥＬにより駆動され、トランジスタ３０４からの出力信号を垂直信号線２０３に伝達するスイッチの役割を果たす。

［静止画駆動方法］
次に、低画素化を行うことなく、すなわち各列の画素信号を水平加算することなく、各列の画素信号を読み出す際の駆動方法（固体撮像素子の制御方法）について説明する。この駆動方法は、例えば、より解像度が高く、フレームレートが低速でも構わない静止画撮影の際などに用いられる。

図４は、静止画駆動のタイミングチャートであり、全画素を一括してリセットして蓄積を行った後のチャートを示している。図４において、上から順に、各画素信号を読み出す際のタイミングチャート、時間軸上で列メモリ２１０に保持された信号ＶＣおよびＤＡＣ２１２から出力されるランプ信号ＶＲＡＭＰ（の電位）を示すグラフ、および、カウンタ２１３のカウント値のグラフである。図４に示されるように、各列の画素信号を水平加算することなく読み出す駆動方法では、信号ＰＨＡＤＤは常に「Ｌ」に設定される。

まず、全画素を一括してリセットし、所定の期間だけ蓄積を行った後、時刻ｔ４０１で１行目に対応する信号ＰＳＥＬ１を「Ｈ」とし、１行目の信号が出力される状態とする。また、時刻ｔ４０１〜ｔ４０２の期間において信号ＰＲＥＳ１を「Ｈ」とすることにより、ＦＤ３０３は電位ＶＤＤによりリセットされる。電位ＶＤＤによりリセットされた信号（リセット信号）は、信号ＰＨＡＤＤが「Ｌ」であるため、加算平均回路２０７を介さずに、読み出す画素に対応して配置される列アンプ２０８により増幅された後、列メモリ２１０に書き込まれる。リセット信号が列メモリ２１０に書き込まれてから安定するまでに要する所定時間経過後の時刻ｔ４０２において、ＤＡＣ２１２はランプ信号ＶＲＡＭＰの出力を開始し、リセット信号のＡＤ変換を開始する。

カウンタ２１３は、リセット信号のＡＤ変換期間である時刻ｔ４０２〜ｔ４０３の間にカウントを行う。ラッチ回路２１４は、列メモリ２１０の信号ＶＣとランプ信号ＶＲＡＭＰとが互いに一致して比較器２１１から反転信号が出力された時刻のカウント値を保持する。ＡＤ変換期間が終了する時刻ｔ４０３において、信号ＰＲＥＳ１は「Ｌ」となり、ラッチ回路２１４により保持されたカウント値はデジタル加算回路２１５へ送られる。このとき、信号ＰＨＡＤＤが「Ｌ」であるため、各列の信号ＶＣ（リセット信号）を加算することなく（非加算で）、各列の信号ＶＣを出力する。カウンタ２１３は、ＡＤ変換が終了する時刻ｔ４０３で初期値にリセットされる。ラッチ回路２１４は、各列のリセット信号が出力された後、初期値にリセットされる。

続いて、光信号の読み出しが行われる。時刻ｔ４０４において、信号ＰＴＸ１が「Ｈ」となり、リセット信号に加えて、ＰＤ３０１の蓄積電荷がＦＤ３０３へ転送される。ＰＤ３０１で受光した光量に応じた信号（光信号）は、リセット信号と同様に、読み出す画素に対応する列に配置された列アンプ２０８により増幅された後、列メモリ２１０へ書き込まれる。光信号が列メモリ２１０に書き込まれてから安定するのに要する所定時間経過後の時刻ｔ４０５において、ＤＡＣ２１２はランプ信号ＶＲＡＭＰを出力し、光信号のＡＤ変換を開始する。カウンタ２１３は、光信号のＡＤ変換期間である時刻ｔ４０５〜ｔ４０６の間にカウントを行う。ラッチ回路２１４は、列メモリ２１０の信号ＶＣとランプ信号ＶＲＡＭＰとが互いに一致して比較器２１１から反転信号が出力された時刻のカウント値を保持する。ＡＤ変換期間が終了する時刻ｔ４０６において、信号ＰＲＥＳ１は「Ｌ」となり、ラッチ回路２１４により保持されたカウント値は、リセット信号と同様に、デジタル加算回路２１５へ送られる。このとき、信号ＰＨＡＤＤが「Ｌ」であるため、各列の信号ＶＣを加算することなく（非加算で）、各列の信号ＶＣを出力する。カウンタ２１３は、ＡＤ変換が終了する時刻ｔ４０６で初期値にリセットされる。ラッチ回路２１４は、各列の光信号が出力された後、初期値にリセットされる。

以上の動作を１行〜ｎ行目まで行ごとに順次行い、読み出し動作を終了する。撮像素子１０５ａから出力されたリセット信号および光信号はそれぞれ、後段の信号処理回路１０６により演算処理され、リセットノイズが除去された光信号が得られる。

［動画駆動方法］
次に、一例として同色信号に対して３列の水平加算平均を行うことにより低画素化を行って、各列の画素信号を読み出す際の駆動方法（固体撮像素子の制御方法）について説明する。この駆動方法は、例えば、高速フレームレートを必要とする代わりに低画素化しても構わない動画撮影の際に用いられる。前述のように、本実施例の撮像素子１０５ａには、ＡＤ変換回路（比較器２１１およびラッチ回路２１４）の前段において、同色３列の加算平均を行う回路（加算平均回路２０７）が設けられている。

従来技術の駆動を行った場合、２列分のＡＤ変換回路が余剰となる。一方、本実施例の駆動を行うことにより、余剰であるＡＤ変換回路を有効に活用することができる。本実施例の駆動により、ＡＤ変換回路において発生するランダムノイズを低減することができる。

図５は、動画駆動のタイミングチャートであり、スリットローリング駆動の信号読み出し時のタイミングチャートを示している。図４と同様に、図５において、上から順に、各画素信号を読み出す際のタイミングチャート、時間軸上で信号ＶＣおよびランプ信号ＶＲＡＭＰ（の電位）を示すグラフ、および、カウンタ２１３のカウント値のグラフである。また、信号ＶＣの末尾に記されている文字ｍ−２、ｍ、ｍ＋２は、前述のように、水平加算される列の中心に位置する列数をｍとしたときの列数を示している。図５に示されるように、各列の画素信号を水平加算平均して読み出す駆動方法では、信号ＰＨＡＤＤは常に「Ｈ」に設定される。

まず、全画素を一括してリセットし、所定の期間だけ蓄積を行った後、時刻ｔ５０１で１行目に対応する信号ＰＳＥＬ１を「Ｈ」とし、１行目の信号が出力される状態とする。また、時刻ｔ５０１〜ｔ５０２の期間において信号ＰＲＥＳ１を「Ｈ」とすることにより、ＦＤ３０３は電位ＶＤＤによりリセットされる。電位ＶＤＤによりリセットされた信号（リセット信号）は、信号ＰＨＡＤＤが「Ｈ」であるため、読み出す列に対応する加算平均回路２０７へ伝達される。

加算平均回路２０７は、ｍ−２、ｍ、ｍ＋２列目のリセット信号に対して加算平均を行う。加算平均回路２０７により加算平均された信号は、ｍ列目の列アンプ２０８により増幅される。このとき、ｍ−２、ｍ＋２列目の列アンプ２０８を使用しないため、パワーセーブすることにより消費電力を低減することができる。ｍ列目の列アンプ２０８からの出力信号は、同様に、信号ＰＨＡＤＤが「Ｈ」であるため、列接続スイッチ２０９を介して、ｍ−２、ｍ、ｍ＋２列目の列メモリ２１０に書き込まれる。加算平均されたリセット信号が列メモリ２１０に書き込まれてから安定するまで要する所定時間経過後の時刻ｔ５０２において、ＤＡＣ２１２はランプ信号ＶＲＡＭＰを出力し、ｍ−２、ｍ、ｍ＋２列目のＡＤ変換回路はリセット信号のＡＤ変換を開始する。

カウンタ２１３は、リセット信号のＡＤ変換期間である時刻ｔ５０２〜ｔ５０３の間にカウントを行う。ラッチ回路２１４は、列メモリ２１０の信号ＶＣとランプ信号ＶＲＡＭＰとが互いに一致して比較器２１１から反転信号が出力された時刻のカウント値を保持する。ＡＤ変換期間が終了する時刻ｔ５０３において、信号ＰＲＥＳ１は「Ｌ」となり、ラッチ回路２１４により保持されたカウント値はデジタル加算回路２１５へ送られる。このとき、信号ＰＨＡＤＤが「Ｈ」であるため、ｍ−２、ｍ、ｍ＋２列目のリセット信号（信号ＶＣ_{ｍ−２、ｍ、ｍ＋２}）は加算されて出力される。カウンタ２１３は、ＡＤ変換が終了する時刻ｔ５０３で初期値にリセットされる。ラッチ回路２１４は、各列のリセット信号が出力された後、初期値にリセットされる。

続いて、光信号の読み出しが行われる。時刻ｔ５０４において、信号ＰＴＸ１が「Ｈ」となり、リセット信号に加えて、ＰＤ３０１の蓄積電荷がＦＤ３０３へ転送される。信号ＰＴＡＤＤが「Ｈ」であるため、光信号は、リセット信号と同様に、読み出す列に対応する加算平均回路２０７へ伝達される。加算平均回路２０７によりｍ−２、ｍ、ｍ＋２列目の光信号が加算平均された信号は、ｍ列目の列アンプ２０８により増幅される。ｍ列目の列アンプ２０８からの出力信号は、信号ＰＨＡＤＤが「Ｈ」であるため、列接続スイッチ２０９を介して、ｍ−２、ｍ、ｍ＋２列目の列メモリ２１０へ書き込まれる。加算平均された光信号が列メモリ２１０に書き込まれてから安定するのに要する所定時間経過後の時刻ｔ５０５において、ＤＡＣ２１２はランプ信号ＶＲＡＭＰを出力し、ｍ−２、ｍ、ｍ＋２列目のＡＤ変換回路は光信号のＡＤ変換を開始する。

カウンタ２１３は、光信号のＡＤ変換期間である時刻ｔ５０５〜ｔ５０６の間にカウントを行う。ラッチ回路２１４は、列メモリ２１０の信号ＶＣとランプ信号ＶＲＡＭＰとが互いに一致して比較器２１１から反転信号が出力された時刻のカウント値を保持する。ＡＤ変換期間が終了する時刻ｔ５０６において、信号ＰＳＥＬ１は「Ｌ」となり、ラッチ回路２１４により保持されたカウント値は、リセット信号と同様に、デジタル加算回路２１５へ送られる。このとき、信号ＰＨＡＤＤが「Ｈ」であるため、ｍ−２、ｍ、ｍ＋２列目の光信号（信号ＶＣ_{ｍ−２、ｍ、ｍ＋２}）は加算されて出力される。カウンタ２１３は、ＡＤ変換が終了する時刻ｔ５０６で初期値にリセットされる。ラッチ回路２１４は、各列の光信号が出力された後、初期値にリセットされる。

以上の動作を１行〜ｎ行目まで行ごとに順次行い、読み出し動作を終了する。撮像素子１０５ａから出力されたリセット信号および光信号はそれぞれ、後段の信号処理回路１０６により演算処理され、リセットノイズが除去された光信号が得られる。ただし、リセット信号および光信号のそれぞれ（に関するカウント値）は、ｍ−２、ｍ、ｍ＋２列目のＡＤ変換回路で発生したそれぞれ異なるランダムノイズを含む。このようなランダムノイズを含む信号をデジタル加算回路２１５で加算すると、信号は３倍、ＡＤ変換の際に発生するランダムノイズは√３倍となり、Ｓ／Ｎ比が向上する。

また本実施例では、動画などの低画素化駆動を行う際に余剰となった列回路を活用するため、ＡＤ変換期間やＡＤ変換精度を犠牲にすることなく駆動を行うことが可能である。また本実施例では、複数の列回路を用いて同じ信号を読み出し、それらの信号を加算するため、列回路のバラつきなどにより発生する固定ノイズを積算した信号となる。このような固定ノイズを除去するため、例えば撮像素子１０５ａの一部にＰＤ３０１の上部をアルミなどで遮光したＯＢ（オプティカル・ブラック）画素を設け、開口画素から対応するＯＢ画素列の信号を減算することができる。本実施例では、このように列回路バラつきを除去する駆動を行って列回路の固定ノイズ成分を補正する機構や機能を別に設けてもよい。

次に、図６を参照して、本発明の実施例２における撮像素子１０５ｂ（固体撮像素子）の回路について説明する。図６は、撮像素子１０５ｂの等価回路図である。図６に関しては、図２と異なる部分のみを説明し、図２と共通の部分の説明を省略する。

実施例１の撮像素子１０５ａでは、水平方向に画素信号の加算平均を行い、単一の列アンプ２０８で増幅した信号を近接する余剰の（複数の）列メモリ２１０に書き込む。そして、それぞれ異なる複数のＡＤ変換回路でＡＤ変換を行った後に信号を加算することにより、ＡＤ変換時に発生するランダムノイズを低減する。このとき、列アンプ２０８に着目すると、使用しない余剰の列アンプ２０８をパワーセーブすることにより低消費電力化が可能である一方、列アンプ２０８で発生するランダムノイズを低減することはできない。

本実施例の撮像素子１０５ｂは、余剰となる列アンプ２０８を活用して、実施例１の撮像素子１０５ａにおいて低減することが可能なランダムノイズに加えて、列アンプ２０８で発生するランダムノイズを低減することができる。

実施例１の撮像素子１０５ａは、水平加算平均単位で（複数の画素列ごとに）１つの加算平均回路２０７を有するが、本実施例の撮像素子１０５ｂは、１つの画素列ごとに１つの加算平均回路２１７を有する。本実施例の撮像素子１０５ｂにおいて、複数の加算平均回路２１７のそれぞれには加算平均単位の画素信号が入力され、各々の加算平均回路２１７は加算平均された信号を出力する。すなわち本実施例の信号生成部は、複数の単位画素２０１のそれぞれに対応する複数の加算平均回路２１７を有する。なお本実施例において、１つの画素列ごとに１つの加算平均回路２１７が設けられているが、これに限定されるものではない。例えば、実施例１と同様に、水平加算平均単位で（複数の画素列ごとに）１つの加算平均回路２１７を設け、加算平均回路２１７からの出力信号を余剰となる同色列の列アンプ２０８にも入力可能なスイッチを設けて加算平均信号を伝達するように構成してもよい。

図６に示されるように、本実施例の撮像素子１０５ｂは、複数の加算平均回路２１７から出力された共通信号を増幅する複数の列アンプ２０８（増幅器）を有する。複数のＡＤ変換部（比較器２１１およびラッチ回路２１４）は、複数の列アンプ２０８により増幅された共通信号を複数のデジタル信号へ変換する。本実施例の撮像素子１０５ｂは、実施例１の撮像素子１０５ａに設けられている列接続スイッチ２０９を有しない。なお、撮像素子１０５ｂの他の構成は、図２を参照して実施例１にて説明した撮像素子１０５ａと同様であるため、その説明を省略する。また、撮像素子１０５ｂの駆動方法についても、図４および図５を参照して実施例１にて説明した駆動方法と同様であるため、その説明を省略する。

本実施例は、前述の構成により実施例１と同様の駆動を行うことで、加算平均回路２１７で加算平均された信号は互いに異なる複数の列アンプ２０８に入力されて増幅される。そして、複数の列アンプ２０８により増幅されたそれぞれの信号は、複数の列アンプ２０８のそれぞれに対応するＡＤ変換回路によりＡＤ変換され、デジタル信号がデジタル加算回路２１５で加算されて出力される。このとき、デジタル加算回路２１５により加算される複数の信号はそれぞれ、対応する列アンプ２０８とＡＤ変換回路（比較器２１１およびラッチ回路２１４）で発生したランダムノイズを含む。これらの信号をデジタル加算回路２１５で加算することにより、ＡＤ変換回路で発生するランダムノイズに加えて、列アンプ２０８で発生するランダムノイズについても低減することが可能となる。また本実施例は、実施例１と同様に、ＡＤ変換期間やＡＤ変換精度を犠牲にすることなく駆動を行うことが可能である。

次に、本発明の実施例３における撮像素子１０５ｃ（固体撮像素子）について説明する。実施例１および実施例２の駆動方法では、水平加算平均駆動時に余剰となる列回路（比較器２１１、ラッチ回路２１４、および、列アンプ２０８）を活用することにより、列回路で発生するランダムノイズを低減する。このような駆動方法は、ＡＤ変換期間やＡＤ変換精度に影響を与えることなく、列回路で発生するランダムノイズを低減することができる。しかし一方で、余剰となる列回路を駆動させるため、消費電力が増加してしまう。

そこで撮像素子１０５ｃは、列アンプ２０８がゲインアンプであることを前提として、トータルノイズを考えた場合にランダムノイズの低減効果が十分に得られる低ゲイン領域において、ランダムノイズを低減するための本実施例の駆動方法（本提案駆動）を用いる。一方、撮像素子１０５ｃは、本実施例の駆動方法によるランダムノイズの低減効果が十分に得られない高ゲイン領域において、余剰となる列回路をパワーセーブするための駆動方法（従来駆動）を用いる。このような駆動を組み合わせることにより、ランダムノイズと消費電力の両方の観点から、ゲインに応じて適切な駆動を行うことができる。

ここで、図７を参照して、本提案駆動および従来駆動について説明する。図７は、ノイズのゲイン依存性を示すグラフである。図７において、列アンプ２０８へ与えられるゲインに対する、画素部で発生する画素ノイズと、列回路で発生する列ノイズと、それらの２つを合わせたトータルノイズとの関係を本提案駆動と従来駆動の２つの場合について示している。図７では、ゲインに依存する画素部で発生するノイズ値を１（ゲインが「×１」の場合）、ゲインに依存しない列回路で発生するノイズ値を４と仮定している。

本提案駆動および従来駆動のいずれにおいても、ゲインが同じであれば画素ノイズは互いに同じ値である。一方、本提案駆動における列ノイズは、従来駆動における列ノイズに対して１／√３倍となる。それぞれのノイズが正規分布に従って発生していると仮定すると、以下の式（１）で表されるように、トータルノイズＮ_Ｔは、画素ノイズＮ_Ｐと列ノイズＮ_Ｃの二乗和に平方根を取った値として得られる。図７は、式（１）により算出された値を用いている。

ここで、図７に示される本提案駆動と従来駆動のそれぞれの場合におけるトータルノイズを参照すると、列アンプ２０８のゲイン「×１」〜「×８」までは７％以上のノイズ低減が見込めるのに対して、ゲイン「×１６」以上では２％以下のノイズ低減に留まる。そこで本実施例では、列アンプ２０８のゲインが「×１」〜「×８」では本提案駆動、ゲインが「×１６」〜「×６４」では従来駆動を行う。ただし、本提案駆動と従来駆動とを切り替えるゲイン（閾値ゲイン）については、撮像素子１０５ｃの性能に応じて任意に決定することができる。

次に、図８を参照して、撮像素子１０５ｃの回路について説明する。図８は、撮像素子１０５ｃの等価回路図である。図８に関しては、図６と異なる部分のみを説明し、図６と共通の部分の説明を省略する。

図８に示されるように、撮像素子１０５ｃは、図６に示される撮像素子１０５ｂの構成に加えて、ＡＮＤ回路８０１を有する。ＡＮＤ回路８０１には、信号ＰＨＡＤＤおよび信号ＰＣＯＬが入力される。すなわちデジタル加算回路２１５は、信号ＰＨＡＤＤと信号ＰＣＯＬの両方が「Ｈ」の場合に入力された加算平均単位の信号を加算する。そしてデジタル加算回路２１５は、信号ＰＨＡＤＤと信号ＰＣＯＬのいずれか一方または両方が「Ｌ」の場合、非加算で信号を出力する。また、信号線を省略しているが、信号ＰＣＯＬは水平加算平均時に余剰となる列の列アンプ、比較器、ラッチ回路にも入力さる。信号ＰＣＯＬがＬ」の場合、各回路はパワーセーブとなる。

図９は、列アンプ２０８のゲインが「×１」〜「×８」の場合と「×１６」〜「×６４｝の場合のそれぞれにおける動画駆動のタイミングチャートである。列アンプ２０８のゲインが「×１」〜「×８」の場合、信号ＰＣＯＬが常に「Ｈ」で入力される構成以外は、実施例２と同様である。列アンプ２０８のゲインが「×１６」〜「×６４」の場合、信号ＰＣＯＬが常に「Ｌ」で入力され、余剰となる列の列アンプ２０８、比較器２１１、および、ラッチ回路２１４がパワーセーブされる。すなわち、加算平均回路２０７で加算平均された信号は、加算平均単位ごとに１つの列回路で増幅され、ＡＤ変換して出力される。このような構成により、「×１」〜「×８」の低ゲイン領域ではランダムノイズを低減することができ、「×１６」〜「×６４」の高ゲイン領域では消費電力を抑制することが可能となる。

このように本実施例において、ＡＮＤ回路８０１（決定部）は、複数の列アンプ２０８（増幅器）の少なくとも一つの増幅率（ゲイン）に応じて、デジタル加算回路２１５が加算処理または加算平均処理を行うか否かを決定する。好ましくは、ＡＮＤ回路８０１は、増幅率が所定の増幅率よりも小さい場合（低ゲイン領域において）、デジタル加算回路２１５が加算処理または加算平均処理を行うと決定する。一方、ＡＮＤ回路８０１は、増幅率が所定の増幅率よりも大きい場合（高ゲイン領域において）、デジタル加算回路２１５が加算処理または加算平均処理を行わないと決定する。

なお本実施例において、低ゲイン領域では実施例２の駆動方法、高ゲイン領域では従来の駆動方法を用いる例を説明したが、これに限定されるものではない。例えば、低ゲイン領域では実施例１の駆動方法、高ゲイン領域では従来の駆動方法を用いてもよい。

（その他の実施例）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

各実施例によれば、ＡＤ変換時間の増加およびＡＤ変換精度の劣化を抑制しつつランダムノイズを低減可能な固体撮像素子、撮像装置、固体撮像素子の制御方法、プログラム、および、記憶媒体を提供することができる。

以上、本発明の好ましい実施例について説明したが、本発明はこれらの実施例に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

１０５ 撮像素子（固体撮像素子）
２００ 画素部
２０１ 単位画素
２０７、２１７ 加算平均回路（信号生成部）
２１１ 比較器（ＡＤ変換部）
２１４ ラッチ回路（ＡＤ変換部）
２１５ デジタル加算回路（デジタル信号処理部）

Claims (18)

1. 所定の方向に配置された複数の単位画素を含む画素部と、
   前記複数の単位画素から出力される複数のアナログ信号に基づいて、該複数の単位画素に関する共通信号を生成する信号生成部と、
   前記複数の単位画素のそれぞれに対応して設けられ、前記共通信号を該複数の単位画素のそれぞれに対応する複数のデジタル信号へ変換する複数のＡＤ変換部と、
   前記複数のデジタル信号の加算処理または加算平均処理を行うデジタル信号処理部と、を有することを特徴とする固体撮像素子。
2. 前記信号生成部は、前記複数のアナログ信号の加算平均処理を行って前記共通信号を出力する加算平均回路であることを特徴とする請求項１に記載の固体撮像素子。
3. 前記加算平均回路から出力された前記共通信号を前記複数のＡＤ変換部へ伝達するための接続スイッチを有することを特徴とする請求項２に記載の固体撮像素子。
4. 前記加算平均回路から出力された前記共通信号を増幅する増幅器を更に有し、
   前記接続スイッチは、前記増幅器により増幅された前記共通信号を前記複数のＡＤ変換部を伝達することを特徴とする請求項３に記載の固体撮像素子。
5. 前記信号生成部は、前記複数の単位画素のそれぞれに対応する前記複数の加算平均回路を有することを特徴とする請求項２に記載の固体撮像素子。
6. 前記複数の加算平均回路から出力された前記共通信号を増幅する複数の増幅器を更に有し、
   前記複数のＡＤ変換部は、前記複数の増幅器により増幅された前記共通信号を前記複数のデジタル信号へ変換することを特徴とする請求項５に記載の固体撮像素子。
7. 前記複数の増幅器の少なくとも一つの増幅率に応じて、前記デジタル信号処理部が前記加算処理または前記加算平均処理を行うか否かを決定する決定部を更に有することを特徴とする請求項６に記載の固体撮像素子。
8. 前記決定部は、
   前記増幅率が所定の増幅率よりも小さい場合、前記デジタル信号処理部が前記加算処理または前記加算平均処理を行うと決定し、
   前記増幅率が前記所定の増幅率よりも大きい場合、前記デジタル信号処理部が前記加算処理または前記加算平均処理を行わないと決定することを特徴とする請求項７に記載の固体撮像素子。
9. 第１のモードまたは第２のモードに設定可能な切替スイッチを更に有し、
   前記第１のモードにおいて、前記信号生成部は前記共通信号を生成し、前記デジタル信号処理部は前記加算処理または前記加算平均処理を行い、
   前記第２のモードにおいて、前記信号生成部は前記共通信号を生成せず、前記デジタル信号処理部は前記加算処理または前記加算平均処理を行わないことを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像素子。
10. 前記第１のモードは、前記画素部の全ての単位画素のうち、前記所定の方向において所定の周期で間引くように選択された前記複数の単位画素から画素信号を読み出すモードであり、
    前記第２のモードは、前記画素部の全ての単位画素から画素信号を読み出すモードであることを特徴とする請求項９に記載の固体撮像素子。
11. 前記第１のモードおよび前記第２のモードは、前記画素部の全ての単位画素のうち、前記所定の方向において所定の周期で間引くように選択された前記複数の単位画素から画素信号を読み出すモードであることを特徴とする請求項９に記載の固体撮像素子。
12. 前記複数のＡＤ変換部に共通に供給される参照信号を生成する参照信号生成部を更に有し、
    前記複数のＡＤ変換部は、前記参照信号を用いて並列に前記共通信号を前記複数のデジタル信号へ変換することを特徴とする請求項１乃至１１のいずれか１項に記載の固体撮像素子。
13. 前記複数のＡＤ変換部はそれぞれ、
    前記参照信号と前記共通信号とを比較する比較器と、
    前記比較器から所定の信号（反転信号）が入力されたタイミングに対応するカウント値を保持するラッチ回路と、を有することを特徴とする請求項１２に記載の固体撮像素子。
14. 前記画素部は、前記所定の方向に配置された前記複数の単位画素を含む画素列を構成し、
    前記画素列は、前記所定の方向と垂直な方向に複数配置されていることを特徴とする請求項１乃至１３のいずれか１項に記載の固体撮像素子。
15. 請求項１乃至１４のいずれか１項に記載の固体撮像素子と、
    前記固体撮像素子を制御する制御部と、を有することを特徴とする撮像装置。
16. 所定の方向に配置された複数の単位画素から出力される複数のアナログ信号に基づいて、該複数の単位画素に関する共通信号を生成するステップと、
    前記複数の単位画素のそれぞれに対応して設けられた複数のＡＤ変換部を用いて、前記共通信号を該複数の単位画素のそれぞれに対応する複数のデジタル信号へ変換するステップと、
    前記複数のデジタル信号の加算処理または加算平均処理を行うステップと、を有することを特徴とする固体撮像素子の制御方法。
17. 所定の方向に配置された複数の単位画素から出力される複数のアナログ信号に基づいて、該複数の単位画素に関する共通信号を生成するステップと、
    前記複数の単位画素のそれぞれに対応して設けられた複数のＡＤ変換部を用いて、前記共通信号を該複数の単位画素のそれぞれに対応する複数のデジタル信号へ変換するステップと、
    前記複数のデジタル信号の加算処理または加算平均処理を行うステップと、をコンピュータに実行させることを特徴とするプログラム。
18. 請求項１７に記載のプログラムを記憶していることを特徴とする記憶媒体。