JP2018046674A - スイッチング電源装置 - Google Patents

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Abstract

【課題】同期整流型のスイッチング電源装置において、出力短絡時に通常動作時と同様に同期整流用の副スイッチング素子をオン・オフしてその発熱・破壊を防止する。【解決手段】トランスの二次巻線に同期整流用の副スイッチング素子を介して接続された出力回路と、副スイッチング素子に加わる電圧に応じて該副スイッチング素子をオン・オフ制御する同期整流制御回路とを備える。特に同期整流制御回路は、副スイッチング素子に加わる電圧値を検出する電圧検出回路と、電圧検出回路の出力に応じて副スイッチング素子をオン・オフ駆動するスイッチ駆動回路と、副スイッチング素子に加わる電圧から補助電源電圧を生成する補助電源回路と、出力回路の直流出力電圧値の低下を検出する電圧低下検出回路と、直流出力電圧値が低下したとき、電圧検出回路およびスイッチ駆動回路の駆動電源を直流出力電圧から補助電源電圧に切り替える電源切替回路とを備える。【選択図】 図２

Description

本発明は、トランスの二次巻線に誘起される電圧を、例えばＭＯＳ-ＦＥＴからなる同期整流用の副スイッチング素子で整流して出力回路に供給し、直流出力電圧を生成する同期整流型のスイッチング電源装置に関する。
様々な電子機器の駆動電源として、例えば図４に示すようなスイッチング電源装置１が用いられている。このスイッチング電源装置１は、直流入力電源２にトランス３の一次巻線３ａと直列に接続された主スイッチング素子（例えばパワーＭＯＳ-ＦＥＴ）４を備える。更にスイッチング電源装置１は、トランス３の二次巻線３ｂに同期整流用の副スイッチング素子（ＭＯＳ-ＦＥＴ）５が直列に接続され、主スイッチング素子４のオン・オフに伴ってトランス３の二次巻線３ｂに誘起された電圧から直流出力電圧Ｖoutを生成する出力回路６を備えて構成される。
尚、直流入力電源２は、例えば商用交流電源ＡＣを整流するダイオード・ブリッジ回路ＤＢと、その整流出力電圧を平滑化して直流入力電圧Ｖinを生成する入力コンデンサＣinとを備えて構成される。また主スイッチング素子４は、電源制御ＩＣ７によりオン・オフ制御されてトランス３の一次巻線３ａに流れる電流を制御する。ちなみに電源制御ＩＣ７は、トランス３の補助巻線３ｃに生起された交流電圧を、ダイオードＤとコンデンサＣとからなる整流平滑回路８によって整流・平滑化した直流出力電圧を駆動電源電圧Ｖccとして動作する。
ここで主スイッチング素子４は、そのオン動作時に直流入力電源２から与えられる電力エネルギーをトランス３の一次巻線３ａに蓄え、その後のオフ動作時にトランス３の一次巻線３ａに蓄積された電力エネルギーを放出することで該トランス３の二次巻線３ｂに交流電圧を誘起する。
ところで同期整流用の副スイッチング素子（ＭＯＳ-ＦＥＴ）５は、同期整流制御回路９によりオン・オフされるもので、オン時にトランス３の二次巻線３ｂに誘起された電圧を整流して出力回路６に供給する。出力回路６は、副スイッチング素子（ＭＯＳ-ＦＥＴ）５を介してトランス３の二次巻線３ｂから供給される電圧を、出力コンデンサＣoutによって平滑化することで直流出力電圧Ｖoutを生成する。
尚、出力回路６の直流出力電圧Ｖoutは、抵抗Ｒａ,Ｒｂによって分圧されて出力電圧値ｖoutとして検出される。誤差電圧検出回路Ｅは、該誤差電圧検出回路Ｅが生成する直流出力電圧Ｖoutを規定する為の基準電圧値と、抵抗Ｒａ,Ｒｂによって検出された出力電圧値ｖoutとの誤差電圧値を求める役割を担う。そしてこの誤差電圧値はフォトカプラＰＣを介して前記電源制御ＩＣ７にフィードバックされる。電源制御ＩＣ７は、上述した如くフィードバックされる誤差電圧が零（０）となるように主スイッチング素子４のオン・オフを制御し、これによって一定の直流出力電圧Ｖoutを生成する。
ここで従来一般的な同期整流制御回路９は、例えば図５に示すように副スイッチング素子ＭＯＳ-ＦＥＴ５のソース・ドレイン間電圧Ｖsdを検出するＶＤ検出回路（電圧検出回路）９ａを備える。ちなみにＭＯＳ-ＦＥＴ５のソース・ドレイン間電圧Ｖsdは、ソースが接地されたＭＯＳ-ＦＥＴ５のドレイン電圧ＶＤとなる。ＶＤ検出回路９ａはこのドレイン電圧ＶＤの電圧値を検出することで、ＭＯＳ-ＦＥＴ５にドレイン電流Ｉdが流れていることを検出する。また同期整流制御回路９は、ＶＤ検出回路９ａの出力を受けて副スイッチング素子（ＭＯＳ-ＦＥＴ）５のオン・オフを制御するスイッチ駆動回路９ｂを備える。
更に同期整流制御回路９は、出力短絡に伴う直流出力電圧Ｖoutの低下を検出する電圧低下検出回路９ｃを備える。この電圧低下検出回路９ｃは、直流出力電圧Ｖout（出力電圧値ｖout）の電圧低下を検出したとき、その出力信号uvloによりスイッチ駆動回路９ｂの動作を停止させて副スイッチング素子（ＭＯＳ-ＦＥＴ）５を強制的にオフさせる。
ここで同期整流用の副スイッチング素子（ＭＯＳ-ＦＥＴ）５をオン・オフ制御する同期整流制御回路９の役割について今少し詳しく説明する。
主スイッチング素子４がオン状態にある場合には、トランス３の二次巻線３ｂには電圧が誘起されず、副スイッチング素子（ＭＯＳ-ＦＥＴ）５は出力コンデンサＣoutの充電電圧を受けて逆バイアスされた状態にある。これ故、ＭＯＳ-ＦＥＴ５のドレイン・ソース間には正の電圧（ドレイン電圧ＶＤ）が加わり、後述するように同期整流制御回路９はＭＯＳ-ＦＥＴ５のゲート電圧ＶＧをロー・レベルとして該ＭＯＳ-ＦＥＴ５をオフ状態に保つ。
この状態から主スイッチング素子４がターン・オフすると、トランス３の二次巻線３ｂに電圧が誘起される。そして二次巻線３ｂに誘起された電圧によりＭＯＳ-ＦＥＴ５にドレイン電流Ｉｄが流れ始める。特にこのドレイン電流Ｉｄは、ＭＯＳ-ＦＥＴ５の素子構造に由来する該ＭＯＳ-ＦＥＴ５のボディダイオード（寄生ダイオード）５ａを介して流れ始める。するとボディダイオード（寄生ダイオード）５ａを介して流れるドレイン電流Ｉｄによって、ソースが接地されたＭＯＳ-ＦＥＴ５のドレイン・ソース間にマイナス（負）のドレイン・ソース間電圧Ｖdsが発生する。そしてこのマイナス（負）のドレイン・ソース間電圧Ｖdsにより、図６に示すようにＭＯＳ-ＦＥＴ５のドレイン電圧ＶＤの電圧値がマイナス（負）に変化する。
ＶＤ検出回路９ａは、このようなマイナス（負）のドレイン電圧ＶＤの値（ドレイン電圧値）を第１の電圧閾値Ｖth１と比較し、ドレイン電圧ＶＤの絶対値が第１の電圧閾値Ｖth１の絶対値を上回ったとき、これをＭＯＳ-ＦＥＴ５にドレイン電流Ｉｄが流れ始めたとして検出する（タイミングｔ１）。そしてスイッチ駆動回路９ｂは、このＶＤ検出回路９ａの検出出力を受けてＭＯＳ-ＦＥＴ５に加えるゲート電圧ＶＧの電圧値をハイ・レベルとし、該ＭＯＳ-ＦＥＴ５をオン駆動する。この結果、トランス３の二次巻線３ｂに誘起された電圧により、ＭＯＳ-ＦＥＴ５を介して出力コンデンサＣoutが充電されて平滑化される。
一方、ＭＯＳ-ＦＥＴ５がオンしている期間、同期整流制御回路９はドレイン電流Ｉｄをモニタしている。具体的にはＶＤ検出回路９ａにおいてＭＯＳ-ＦＥＴ５のドレイン電圧ＶＤの値をモニタし、ドレイン電圧ＶＤの絶対値が第２の電圧閾値Ｖth２の絶対値｜Ｖth２｜（＜｜Ｖth１｜）を下回ったとき、これをＭＯＳ-ＦＥＴ５を介するドレイン電流Ｉｄが殆ど流れなくなったとして検出する（タイミングｔ２）。
そしてスイッチ駆動回路９ｂは、このＶＤ検出回路９ａの検出出力を受けてＭＯＳ-ＦＥＴ５に加えるゲート電圧ＶＧをロー・レベルとし、該ＭＯＳ-ＦＥＴ５をターン・オフさせる。この結果、トランス３の二次巻線３ｂに誘起されている電圧によりＭＯＳ-ＦＥＴ５に流れるドレイン電流Ｉｄは、再びＭＯＳ-ＦＥＴ５のボディダイオード（寄生ダイオード）５ａを介して流れる。
その後、主スイッチング素子４がターン・オンするとＭＯＳ-ＦＥＴ５が再び逆バイアスされ、ＭＯＳ-ＦＥＴ５のドレイン電圧ＶＤの電圧値が再びプラス（正）に変化する。ＶＤ検出回路９ａは、この状態を主スイッチング素子４のオン動作に伴ってＭＯＳ-ＦＥＴ５にドレイン電流Ｉｄが流れなくなったとして検出する。この結果、スイッチ駆動回路９ｂは、ＭＯＳ-ＦＥＴ５のゲート電圧ＶＧをロー・レベルに保ち、ＭＯＳ-ＦＥＴ５のオフ状態を継続する。
従って上述した如く構成された同期整流制御回路９によれば、主スイッチング素子４のオン・オフに同期させ、ＭＯＳ-ＦＥＴ５にドレイン電流Ｉｄが流れる期間内においてＭＯＳ-ＦＥＴ５をオン・オフすることができる。特に主スイッチング素子４のオン期間とは異なるタイミングで、即ち、トランス３の二次巻線３ｂ側に電力エネルギーが伝達されている期間においてだけＭＯＳ-ＦＥＴ５をオンさせることができる。この結果、ＭＯＳ-ＦＥＴ５のターン・オン時およびターン・オフ時におけるスイッチング損失を軽減しながら、二次巻線３ｂに誘起された電圧を効率的に整流することが可能となる。
このように構成された同期整流制御回路９については、例えば非特許文献１に詳しく紹介される通りである。
DIODES社 ZXGD3104N8 データシート ２０１５年１１月
ところで同期整流制御回路９におけるＶＤ検出回路９ａおよびスイッチ駆動回路９ｂは、図５に示すように、例えば同期整流制御回路９に加えられる直流出力電圧Ｖoutを駆動電源電圧Ｖccとして動作する。また同期整流制御回路９は、前述したように図示しない負荷側の短絡（出力短絡）に起因する過電流からスイッチング電源装置１を保護する為の電圧低下検出回路９ｃを備えている。この電圧低下検出回路９ｃは、直流出力電圧Ｖoutの異常な低下を検出して前記スイッチ駆動回路９ｂの動作を停止させ、これによってＭＯＳ-ＦＥＴ５を強制的にオフする。
しかしながら出力短絡に起因して同期整流制御回路９の駆動電源Ｖccが消失すると、主スイッチング素子４がオン・オフしているにも拘わらず、例えば図７に示すようにゲート電圧ＶＧがロー・レベルに保たれてＭＯＳ-ＦＥＴ５をオンすることができない事態が発生する。すると主スイッチング素子４がオフし、これに伴ってトランス３の二次巻線３ｂに電圧が誘起されても、ドレイン電流ＩｄがＭＯＳ-ＦＥＴ５のボディダイオード（寄生ダイオード）５ａを介して流れ続けることになる。
ちなみにボディダイオード（寄生ダイオード）５ａの抵抗値は、ＭＯＳ-ＦＥＴ５のオン抵抗値（チャネル抵抗値）よりも遥かに大きい。従って主スイッチング素子４のオフ時においてドレイン電流Ｉｄがボディダイオード（寄生ダイオード）５ａを介して流れ続けるとＭＯＳ-ＦＥＴ５での導通抵抗が大きくなる。この結果、ボディダイオード（寄生ダイオード）５ａを介して流れ続けるドレイン電流ＩｄによってＭＯＳ-ＦＥＴ５が発熱し、最悪の場合にはＭＯＳ-ＦＥＴ５が熱破壊するという問題がある。
本発明はこのような事情を考慮してなされたもので、その目的は、同期整流型のスイッチング電源装置において、短絡に起因して直流出力電圧が低下した際にも、通常動作時と同様に同期整流用の副スイッチング素子をオン・オフすることができ、同期整流用の副スイッチング素子の発熱・破壊を防止することのできるスイッチング電源装置を提供することにある。
本発明に係るスイッチング電源装置は、
直流入力電源にトランスの一次巻線を介して接続された主スイッチング素子と、
前記トランスの二次巻線に同期整流用の副スイッチング素子を介して接続され、前記主スイッチング素子のオン・オフに伴って前記トランスの二次巻線に誘起された電圧から直流出力電圧を生成する出力回路と、
前記主スイッチング素子がオフのときに前記副スイッチング素子に加わる電圧値に応じて該副スイッチング素子をオン・オフ制御する同期整流制御回路と
を備えた同期整流型のスイッチング電源装置に係る。
特に上述した目的を達成するべく本発明に係るスイッチング電源装置は、前記同期整流制御回路を
前記副スイッチング素子に加わる電圧値が閾値電圧を超えたときに電圧検出信号を出力する電圧検出回路と、
この電圧検出信号に応じて前記副スイッチング素子をオン・オフ駆動するスイッチ駆動回路と、
前記副スイッチング素子に加わる電圧から補助電源電圧を生成する補助電源回路と、
前記出力回路が生成した直流出力電圧値の低下を検出して電圧低下検出信号を出力する電圧低下検出回路と、
この電圧低下検出信号が出力されたとき、前記電圧検出回路および前記スイッチ駆動回路の駆動電源を前記直流出力電圧から前記補助電源電圧に切り替える電源切替回路とを備えた構成にしたことを特徴としている。
好ましくは前記補助電源回路は、例えば前記副スイッチング素子に加わる電圧値が所定の基準電圧値を超えたとき、該副スイッチング素子に加わる電圧にて蓄電装置を充電して補助電源電圧を生成する電流供給回路として実現される。また前記電源切替回路は、例えば電圧低下検出信号を受けて前記直流出力電圧または前記補助電源電圧のいずれかを出力する電源切替スイッチを備えて構成される。
ちなみに前記副スイッチング素子は、例えばソースを接地したＭＯＳ-ＦＥＴからなり、前記同期整流制御回路は、前記ＭＯＳ-ＦＥＴのソース・ドレイン間電圧を検出して前記ＭＯＳ-ＦＥＴのオン・オフを制御するように構成される。具体的には前記同期整流制御回路は、前記ＭＯＳ-ＦＥＴのソース・ドレイン間電圧値が第１の電圧閾値を上回ったときに前記ＭＯＳ-ＦＥＴをオンにし、前記ＭＯＳ-ＦＥＴのソース・ドレイン間電圧値が第２の電圧閾値を下回ったときに前記ＭＯＳ-ＦＥＴをオフにすることで、前記トランスの二次巻線に誘起された電圧を整流して前記出力回路に供給するように構成される。
尚、前記第１の電圧閾値は、前記ＭＯＳ-ＦＥＴにドレイン電流が流れ始めたことを検出する閾値であって、前記第２の電圧閾値は、前記ＭＯＳ-ＦＥＴに流れるドレイン電流が零（０）となったことを検出する閾値である。
ここで前記直流入力電源は、商用交流電源を整流・平滑化して前記トランスの一次巻線に加える直流入力電圧を生成するものからなり、前記主スイッチング素子は、オン時に前記直流入力電源から供給される電力エネルギーを前記トランスの一次巻線に蓄えた後、オフ時に前記トランスの一次巻線に蓄えた電力エネルギーを放出して該トランスの二次巻線に電圧を誘起する役割を担う。
上記構成のスイッチング電源装置によれば、負荷側の出力短絡に起因して直流出力電圧が低下した場合には、同期整流制御回路の主体部をなす電圧検出回路およびスイッチ駆動回路の駆動電源が、前記直流出力電圧から前記補助電源電圧に切り替えられる。この結果、直流出力電圧の低下による短絡検出時においても、通常動作時と同様に同期整流制御回路を動作させて副スイッチング素子（ＭＯＳ-ＦＥＴ）をオン・オフすることができる。
従って出力短絡に起因して直流出力電圧が低下した場合であっても、主スイッチング素子のオフ期間において副スイッチング素子（ＭＯＳ-ＦＥＴ）を確実にオン・オフすることができる。故に副スイッチング素子（ＭＯＳ-ＦＥＴ）のボディダイオード（寄生ダイオード）を介してドレイン電流Ｉｄが流れ続けると言う事態を回避することができる。従って副スイッチング素子（ＭＯＳ-ＦＥＴ）の不本意な導通損失の増大を確実に防ぐことが可能となる。
しかも本発明によれば副スイッチング素子（ＭＯＳ-ＦＥＴ）のドレイン電圧を利用することで補助電源電圧を容易に生成することができ、また電源切替回路を用いて直流出力電圧と補助電源電圧とを切り替えるだけなので、その構成が簡単である等の効果が奏せられる。
本発明の一実施形態に係る同期整流型のスイッチング電源装置の全体構成を示す図。 図１に示すスイッチング電源装置における同期整流制御回路の構成例を示す図。 図２に示す同期整流制御回路の動作を示すタイミング図。 従来の同期整流型のスイッチング電源装置の一例を示す概略構成図。 図４に示すスイッチング電源装置における同期整流制御回路の構成例を示す図。 図５に示す同期整流制御回路における通常動作時の動作形態を示すタイミング図。 図５に示す同期整流制御回路における出力短絡時の動作形態を示すタイミング図。
以下、図面を参照して本発明に係る同期整流型のスイッチング電源装置について説明する。
図１は本発明の一実施形態に係るスイッチング電源装置１０の全体構成を示す図であり、図２は図１に示すスイッチング電源装置１０において特徴的な構成を有する同期整流制御回路９の構成例を示す図である。尚、図４に示した従来のスイッチング電源装置１、および図５に示した従来の同期整流制御回路９と同じ構成部分には同一符号を付し、その説明を省略する。
本発明の一実施形態に係るスイッチング電源装置１０が特徴とするところは、図２に例示するように同期整流制御回路９に、前述したＶＤ検出回路９ａ、スイッチ駆動回路９ｂ、および電圧低下検出回路９ｃに加えて、補助電源回路としての電流供給回路９ｄと、電源切替回路９ｅとを設けた点にある。
電流供給回路９ｄは、ＭＯＳ-ＦＥＴ（副スイッチング素子）５のドレイン電圧ＶＤの電圧値と所定の基準電圧値Ｖrefとを比較する比較器１１を備える。そして電流供給回路９ｄは、ドレイン電圧ＶＤの値（ドレイン電圧値）が基準電圧値Ｖrefを超えるとき、比較器１１の出力にて電流スイッチ１２としてのＭＯＳ-ＦＥＴをオンすることで、ドレイン電圧ＶＤを用いて同期整流制御回路９に外付けされた蓄電装置のコンデンサＣ１を充電する。補助電源回路としての電流供給回路９ｄは、コンデンサＣ１の充電電圧として補助電源電圧Ｖcc２を生成する。
一方、電源切替回路９ｅは電圧低下検出回路９ｃの出力（電圧低下検出信号）を受け、反転回路１５を介して相補的にオン・オフされる第１および第２の電源スイッチ１３,１４からなる電源切替スイッチを備える。これらの第１および第２の電源スイッチ１３,１４は、例えばＭＯＳ-ＦＥＴからなる。第１の電源スイッチ１３は、電圧低下検出回路９ｃの出力電圧がロー・レベルであるとき、つまり直流出力電圧Ｖout（Ｖcc）の低下が検出されていない通常動作時にオンされる。これによってＶＤ検出回路９ａおよびスイッチ駆動回路９ｂには、その駆動電源電圧ｖddとして直流出力電圧Ｖout（Ｖcc）が供給される。
これに対して出力短絡に起因して直流出力電圧Ｖoutが低下し、これに伴って電圧低下検出回路９ｃの出力電圧がハイ・レベルに変化すると、第１の電源スイッチ１３に替わって第２の電源スイッチ１４がオンされる。そしてＶＤ検出回路９ａおよびスイッチ駆動回路９ｂには、その駆動電源電圧ｖddとして直流出力電圧Ｖoutに代えてコンデンサＣ１に蓄えられた補助電源電圧Ｖcc２が供給される。
従って図３にタイミングｔ３として示すようにＭＯＳ-ＦＥＴ５のオフ期間において出力短絡に起因して直流出力電圧Ｖout（Ｖcc）の電圧値が低下すると、タイミングｔ４に示すようにＶＤ検出回路９ａおよびスイッチ駆動回路９ｂには直流出力電圧Ｖoutに代えて補助電源電圧Ｖcc２が供給される。故にＶＤ検出回路９ａおよびスイッチ駆動回路９ｂは、補助電源電圧Ｖcc２を受けてその動作を継続する。この結果、通常動作時と同様にＭＯＳ-ＦＥＴ５に流れるドレイン電流Ｉｄの電流が減少した時点でＭＯＳ-ＦＥＴ５がオフされる。故に、出力短絡が生じた状態において主スイッチング素子４がオンしても、前述したようにＭＯＳ-ＦＥＴ５のボディダイオード（寄生ダイオード）５ａを介してドレイン電流Ｉｄが流れ続けることがなくなる。
従ってＭＯＳ-ＦＥＴ５のボディダイオード（寄生ダイオード）５ａを介して流れ続けるドレイン電流ＩｄによってＭＯＳ-ＦＥＴ５が発熱し、最悪の場合にはＭＯＳ-ＦＥＴ５が熱破壊するという不具合を効果的に防ぐことが可能となる。
しかも上述した同期整流制御回路９は、電流供給回路９ｄを用いて補助電源電圧Ｖcc２を生成すると共に、直流出力電圧Ｖoutの電圧低下時にＶＤ検出回路９ａおよびスイッチ駆動回路９ｂの駆動電圧ｖddを直流出力電圧Ｖout（Ｖcc）から補助電源電圧Ｖcc２に切り替える電源切替回路９ｅを備えるという簡易な構成である。そしてこの構成により、出力短絡が検出された際、主スイッチング素子４がオンした状態においてもＭＯＳ-ＦＥＴ５を継続的にオン・オフすることができる。
従って出力短絡時にＭＯＳ-ＦＥＴ５のボディダイオード（寄生ダイオード）５ａを介してドレイン電流Ｉｄが流れ続けると言う不具合を確実に防止することをできる。故にボディダイオード（寄生ダイオード）５ａに流れるドレイン電流ＩｄによってＭＯＳ-ＦＥＴ５が発熱し、熱破壊に至る虞を未然に防ぐことが可能であり、その実用的利点が多大である。
尚、本発明は上述した実施形態に限定されるものではない。例えば補助電源電圧Ｖcc２を生成する補助電源回路としては、前述した電流供給回路９ｄに代えて、電池を組み込むようにしても良い。また主スイッチング素子４をオン・オフ駆動する電源制御ＩＣについては、従来より種々提唱されている制御方式のものを適宜採用可能であり、主スイッチング素子４としてＩＧＢＴを用いても良いことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
１,１０ スイッチング電源装置
２ 直流入力電源
３ トランス
３ａ 一次巻線
３ｂ 二次巻線
３ｃ 補助巻線
４ 主スイッチング素子（パワーＭＯＳ-ＦＥＴ）
５ 副スイッチング素子（ＭＯＳ-ＦＥＴ）
６ 出力回路
７ 電源制御ＩＣ
８ 整流平滑回路
９ 同期整流制御回路
９ａ ＶＤ検出回路（電圧検出回路）
９ｂ スイッチ駆動回路
９ｃ 電圧低下検出回路
９ｄ 電流供給回路（補助電源回路）
９ｅ 電源切替回路
１１ 比較器
１２ 電流スイッチ（ＭＯＳ-ＦＥＴ）
１３,１４電源スイッチ（ＭＯＳ-ＦＥＴ）
１５ 反転回路

Claims (7)

  1. 直流入力電源にトランスの一次巻線を介して接続された主スイッチング素子と、
    前記トランスの二次巻線の副スイッチング素子を介して接続され、前記主スイッチング素子のオン・オフに伴って前記トランスの二次巻線に誘起された電圧から直流出力電圧を生成する出力回路と、
    前記主スイッチング素子がオフのときに前記副スイッチング素子に加わる電圧値に応じて該副スイッチング素子をオン・オフ制御する同期整流制御回路とを備え、
    前記同期整流制御回路は、
    前記副スイッチング素子に加わる電圧値が閾値電圧を超えたときに電圧検出信号を出力する電圧検出回路と、
    この電圧検出信号に応じて前記副スイッチング素子をオン・オフ駆動するスイッチ駆動回路と、
    前記副スイッチング素子に加わる電圧から補助電源電圧を生成する補助電源回路と、
    前記出力回路が生成した直流出力電圧値の低下を検出して電圧低下検出信号を出力する電圧低下検出回路と、
    この電圧低下検出信号が出力されたとき、前記電圧検出回路および前記スイッチ駆動回路の駆動電源を前記直流出力電圧から前記補助電源電圧に切り替える電源切替回路と
    を具備したことを特徴とするスイッチング電源装置。
  2. 前記補助電源回路は蓄電装置を有し、
    前記副スイッチング素子に加わる電圧値が所定の基準電圧値を超えたとき、該副スイッチング素子に加わる電圧にて前記蓄電装置を充電して補助電源電圧を生成する電流供給回路からなること
    を特徴とする請求項１に記載のスイッチング電源装置。
  3. 前記電源切替回路は、前記電圧低下検出信号を受けて前記直流出力電圧または前記補助電源電圧のいずれかを出力する電源切替スイッチを備えたことを特徴とする請求項１に記載のスイッチング電源装置。
  4. 前記副スイッチング素子は、ソースを接地したＭＯＳ-ＦＥＴからなり、
    前記同期整流制御回路は、前記ＭＯＳ-ＦＥＴのソース・ドレイン間電圧を検出して前記ＭＯＳ-ＦＥＴのオン・オフを制御することを特徴とする請求項１に記載のスイッチング電源装置。
  5. 前記同期整流制御回路は、前記ＭＯＳ-ＦＥＴのソース・ドレイン間電圧値が第１の電圧閾値を上回ったときに前記ＭＯＳ-ＦＥＴをオンにし、前記ＭＯＳ-ＦＥＴのソース・ドレイン間電圧値が第２の電圧閾値を下回ったときに前記ＭＯＳ-ＦＥＴをオフにして前記トランスの二次巻線に誘起された電圧を整流することを特徴とする請求項４に記載のスイッチング電源装置。
  6. 前記第１の電圧閾値は、前記ＭＯＳ-ＦＥＴにドレイン電流が流れ始めたことを検出する閾値であって、
    前記第２の電圧閾値は、前記ＭＯＳ-ＦＥＴに流れるドレイン電流が零（０）となったことを検出する閾値であることを特徴とする請求項５に記載のスイッチング電源装置。
  7. 前記直流入力電源は、商用交流電源を整流・平滑化して前記トランスの一次巻線に加える直流入力電圧を生成するものであって、
    前記主スイッチング素子は、オン時に前記直流入力電源から供給される電力エネルギーを前記トランスの一次巻線に蓄えた後、オフ時に前記トランスの一次巻線に蓄えた電力エネルギーを放出して該トランスの二次巻線に電圧を誘起することを特徴とする請求項１に記載のスイッチング電源装置。
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