JP2018032684A - 半導体装置、パワーモジュール及びその製造方法 - Google Patents
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Abstract
Description
図1(a)は、比較例に係る半導体装置の模式的断面構造図である。図1(a)に示すように、比較例に係る半導体装置は、絶縁基板などの基板1と、基板1の表面上に配置されたAg焼成膜2と、基板1上にAg焼成膜2を介して配置されたSiCチップ3とを備える。このような構成によると、既に説明した通り、物性的にAg焼成膜2自身にかかる接合部の応力がはんだに比べて大きくなる。今後、SiCチップ3の大チップ化などを考慮すると、より応力的に厳しくなることが予想される。
図1(b)は、実施例に係る半導体装置の模式的断面構造図である。図1(b)に示すように、実施例に係る半導体装置は、絶縁基板などの基板1と、基板1の表面上の所定領域に配置され複数のエッジ部を有するAg焼成膜2と、基板1上にAg焼成膜2を介して配置されたSiCチップ3と、Ag焼成膜2の少なくとも対向するエッジ部に密着するとともに基板1に接合(固着)された応力低減材料Aを備える。具体的な密着方法は使用する材料によるが、例えば、応力低減材料AとしてSnAgCuを使用する場合の密着方法は融解である。
図2は、実施例に係る半導体装置の平面図であり、(a)は実際の画像、(b)はその模式図である。図2に示すように、基板1上にSiCチップ3が配置され、SiCチップ3の周囲に応力低減材料Aが配置されている。SiCチップ3の表面にはゲートパッド3Gとソースパッド3Sが形成されている。このSiCチップ3は平面視で矩形であり、矩形を構成する各辺(エッジ部5に相当)に沿って応力低減材料Aが密着されている。
図3(a)は、比較例に係る応力シミュレーション(モールド無)の構造モデルを示す模式的断面図である。この比較例に係るシミュレーションでは、基板1を厚さ2mmのCu基板とし、Ag焼成膜2の厚さを50μmとし、SiCチップ3の厚さを0.35mmとし、モールドが無い場合を想定している。
図6(a)は、比較例に係る応力シミュレーション(SiCチップ3の側面およびAg焼成2の側面との間に剥離無しで密着したモールドがある場合)の構造モデルを示す模式的断面図である。ここでは、図3(a)に示される構造モデルがモールド樹脂7により被覆され、このモールドに剥離が無い場合を想定している。
次に、比較例と実施例の信頼性試験結果について説明する。ここでは、比較例に係る半導体装置(図3(a)参照)と実施例に係る半導体装置(図3(b)参照)について、−50℃〜200℃の範囲で熱サイクルテストを行った。熱サイクルの1サイクルの周期は80分であり、その内訳は、マイナス50℃で30分、マイナス50℃からプラス200℃までの昇温時間10分、プラス200℃で30分、プラス200℃からマイナス50℃までの冷却時間10分である(図8参照)。また、基板1としては、AMB(Cu/Si3N4/Cu=0.5/0.32/0.5)を用いた。
図11は、実施例に係る半導体装置を備えるパワーモジュールの模式的鳥瞰図である。詳細については後述するが、図11に示すように、基板1から外方に信号電極端子Sやパワー端子P,N,Oが引き出されている。基板1上に複数のSiCチップ3が設けられ、各SiCチップ3の周囲に応力低減材料Aが密着されている。隣り合うSiCチップ3間の応力低減材料Aは一体になっていてもよい。
図12は、実施例に係る半導体装置の断面図である。図12(a)は、実際の画像、図12(b)は、図12(a)において四角で囲われた部分の拡大図、図12(c)は、図12(b)の線図である。図12に示すように、応力低減材料Aの断面形状はテーパー形状を有する。応力低減材料Aのテーパー形状がエッジ部5と接触する接触面高さhAはAg焼成膜2の厚さh2よりも大きい。言い換えると、応力低減材料Aは、Ag焼成膜2のエッジ部5だけでなく、SiCチップ3のエッジ部の少なくとも一部にも接触するように形成されている。これにより、もっとも応力が大きくなるAg焼成膜2のエッジ部5の応力を大幅に低減することができる。
図13は、実施例に係る半導体装置の模式的断面図である。例えば、図13(a)に示すように、基板1におけるSiCチップ3の周囲に焼成膜(Ag焼成膜2)の厚みよりも低い突起8aが形成されていてもよい。あるいは、図13(b)に示すように、基板1におけるSiCチップ3の周囲に焼成膜の厚みよりも浅い溝8bが形成されていてもよい。これにより、突起8aや溝8bよりも外方に応力低減材料Aが流れにくくなるため、応力低減材料Aが固着しやすくなる効果がある。もちろん、突起8aや溝8bは、焼成膜の厚みよりも高くても、焼成膜の厚みよりも深くても構わないが、より多くの応力低減材料Aが必要になったり製造が難しくなったりする場合がある。
図14は、実施例に係る半導体装置における応力低減材料Aの形状の説明図である。既に説明したように、応力低減材料Aのテーパー形状がエッジ部5と接触する接触面高さhAはAg焼成膜2の厚さh2よりも大きい。具体的には、接触面高さhA1は、SiCチップ3の厚さの半分よりも大きい例である。また、接触面高さhA2は、SiCチップ3の厚さの略半分に等しい例である。更に、接触面高さhA3は、SiCチップ3の厚さの半分よりも小さい例である。応力緩和の点では、SiCチップ3の厚さの半分よりも大きい接触面高さhA1とするのが望ましいが、Ag焼成膜2より応力低減材料Aの高さが低い場合でも応力低減効果はある。
以下、実施例に係る半導体装置の製造方法について説明する。
以下、実施の形態に係る半導体装置の具体例について説明する。実施の形態に係る半導体装置は、半導体チップ下の接合にAg焼成を適用した様々な場合に適用することができる。もちろん、Ag焼成膜のエッジ部5に応力低減材料Aを密着させる点は同じである。
図17は、実施例に係る半導体装置を用いたモジュールを成形した後の構成図である。図17に示すように、信号電極端子G1,D1,S1,G4,D4,S4やパワー端子P,N,Oの端部を除く各MISFETやワイヤーや第1の基板電極10Bや第2の基板電極20Bは樹脂Mにより覆われている。樹脂Mにより覆われる前の状態については後述する(図20)。
実施例のパワーモジュールに適用可能な半導体デバイスの例であって、SiC MISFETの模式的断面構造は、図22に示すように表され、IGBTの模式的断面構造は、図23に示すように表される。
上記のように、実施の形態について記載したが、この開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
2…Ag焼成膜(焼成膜)
3…SiCチップ(半導体チップ)
5…エッジ部
8a…突起
8b…溝
A…応力低減材料
Claims (19)
- 基板と、
前記基板の表面上の所定領域に配置され複数のエッジ部を有する焼成膜と、
前記基板上に前記焼成膜を介して配置された半導体チップと、
前記焼成膜の少なくとも対向する前記エッジ部に密着するとともに前記基板に接合された応力低減材料と
を備えることを特徴とする半導体装置。 - 前記焼成膜は、銀焼成膜または銅焼成膜であることを特徴とする請求項1に記載の半導体装置。
- 前記応力低減材料は、SnAgCuはんだであることを特徴とする請求項1に記載の半導体装置。
- 前記応力低減材料が前記エッジ部と接触する接触面高さは前記焼成膜の厚さよりも大きいことを特徴とする請求項1に記載の半導体装置。
- 前記応力低減材料が前記エッジ部と接触する部分の高さは前記焼成膜および前記半導体チップの厚さを合わせた高さよりも低いことを特徴とする請求項4に記載の半導体装置。
- 前記エッジ部は前記半導体チップの周辺端面と略面一に形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記半導体チップの上面の周辺には絶縁膜が形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記基板はその少なくとも一方表面に電極パターンが形成された絶縁基板であり、
前記焼成膜は前記電極パターンの上に形成されていることを特徴とする請求項1に記載の半導体装置。 - 前記基板における前記半導体チップの周囲に突起が形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記基板における前記半導体チップの周囲に溝が形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記応力低減材料の外周面は、前記半導体チップ側から前記基板側に近接するに従って、次第に前記焼成膜から遠ざかる傾斜面を備えることを特徴とする請求項1に記載の半導体装置。
- 前記応力低減材料の外周面は、前記半導体チップ側から前記基板側に近接するに従って、上下寸法が次第に薄くなることを特徴とする請求項11に記載の半導体装置。
- 請求項1〜12のいずれか1項に記載の半導体装置を備え、前記半導体チップはパワー半導体であり、前記パワー半導体へ電源を供給する電源端子と前記パワー半導体からの出力を行う出力端子と前記パワー半導体の動作を制御する信号端子とを有することを特徴とするパワーモジュール。
- 前記パワーモジュールは前記電源端子、前記出力端子および前記信号端子の一部を除きモールド樹脂により被覆されていることを特徴とする請求項13に記載のパワーモジュール。
- 前記パワー半導体は、SiC基板、GaN基板またはSi基板によるIGBT、パワーMOS、パワーDiのいずれかまたはそれらの組合せであることを特徴とする請求項13に記載のパワーモジュール。
- 基板を形成する工程と、
前記基板の表面上に領域を表す複数のエッジ部を有するように焼成膜を形成する工程と、
前記基板上に前記焼成膜を介して半導体チップを配置する工程と、
応力低減材料を前記基板に接合させるとともに前記焼成膜の前記エッジ部に密着させる工程と
を有することを特徴とする半導体装置の製造方法。 - 前記焼成膜は、前記半導体チップと略同じ大きさに形成された銀焼成膜または銅焼成膜であることを特徴とする請求項16に記載の半導体装置の製造方法。
- 前記応力低減材料は、SnAgCuはんだであり、溶融後固化して前記基板と固着させるとともに、前記応力低減材料を密着させることを特徴とする請求項16に記載の半導体装置の製造方法。
- 前記応力低減材料が前記エッジ部と接触する接触面高さは前記焼成膜の厚さよりも大きいことを特徴とする請求項16に記載の半導体装置の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11631641B2 (en) | 2018-10-05 | 2023-04-18 | Fuji Electric Co., Ltd. | Semiconductor device, semiconductor module, and vehicle |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59143047U (ja) * | 1983-03-14 | 1984-09-25 | 三菱電機株式会社 | 回路部品 |
JPH0493142A (ja) * | 1990-08-10 | 1992-03-25 | Hitachi Ltd | プラスチックレンズの切削加工方法 |
JPH0493142U (ja) * | 1990-12-25 | 1992-08-13 | ||
JP2007110001A (ja) * | 2005-10-17 | 2007-04-26 | Fuji Electric Holdings Co Ltd | 半導体装置 |
JP2013229457A (ja) * | 2012-04-26 | 2013-11-07 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
JP2014120639A (ja) * | 2012-12-18 | 2014-06-30 | Rohm Co Ltd | パワーモジュール半導体装置 |
JP2016100424A (ja) * | 2014-11-20 | 2016-05-30 | 三菱電機株式会社 | パワーモジュール |
-
2016
- 2016-08-23 JP JP2016162714A patent/JP6917127B2/ja active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59143047U (ja) * | 1983-03-14 | 1984-09-25 | 三菱電機株式会社 | 回路部品 |
JPH0493142A (ja) * | 1990-08-10 | 1992-03-25 | Hitachi Ltd | プラスチックレンズの切削加工方法 |
JPH0493142U (ja) * | 1990-12-25 | 1992-08-13 | ||
JP2007110001A (ja) * | 2005-10-17 | 2007-04-26 | Fuji Electric Holdings Co Ltd | 半導体装置 |
JP2013229457A (ja) * | 2012-04-26 | 2013-11-07 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
JP2014120639A (ja) * | 2012-12-18 | 2014-06-30 | Rohm Co Ltd | パワーモジュール半導体装置 |
JP2016100424A (ja) * | 2014-11-20 | 2016-05-30 | 三菱電機株式会社 | パワーモジュール |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11631641B2 (en) | 2018-10-05 | 2023-04-18 | Fuji Electric Co., Ltd. | Semiconductor device, semiconductor module, and vehicle |
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