JP2017506830A - 応力フィンＮＭＯＳ−ＦｉｎＦＥＴの方法および装置 - Google Patents

応力フィンＮＭＯＳ−ＦｉｎＦＥＴの方法および装置 Download PDF

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Abstract

半導体フィンは基板の上にあり、基板に平行な縦方向に延在する。フィンは、基板上方のフィン高さにおけるフィントップまで垂直方向に突出する。埋込みフィンストレッサ要素はフィンの中に埋め込まれる。フィンストレッサ要素は、垂直方向に平行な、フィン内の垂直方向の圧縮力を強制するように構成される。任意選択で半導体材料はケイ素を含み、また、埋込みフィンストレッサ要素は二酸化ケイ素を含む。

Description

（関連出願の相互参照）
本特許出願は、本出願の譲受人に譲渡され、参照によりその全体が本明細書に明確に組み込まれている、２０１４年２月２８日に出願した「ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＯＦ ＳＴＲＥＳＳＥＤ ＦＩＮ ＮＭＯＳ ＦＩＮＦＥＴ」という名称の米国仮出願第６１／９４６，１０５号の利益を主張するものである。
本出願は、一般にトランジスタ構造に関し、より詳細にはＦｉｎＦＥＴデバイスに関する。
より短いゲート遅延およびより速いスイッチング速度は、とりわけ、集積回路（ＩＣ）の基本ビルディングブロックである電界効果トランジスタ（ＦＥＴ）デバイスの長年にわたる設計目標である。ゲート遅延を短くし、かつ、スイッチング速度を速くする（一まとめにして「ＦＥＴ速度を改善する」）ための知られている技法の１つは、特別に構造化された応力誘導要素の、詳細には特定のＦＥＴの領域の配置である。半導体分野では「ストレッサ」とも呼ばれているそのような応力誘導要素は、ＦＥＴの特定の構造におけるソースとドレインとの間の半導体チャネルの結晶格子内に特定の機械的応力を誘導する。半導体分野の当業者に知られているように、応力は、電子移動度を大きくすることができ、したがってＦＥＴ速度を改善することができる。
たとえば消費者製品および様々な他のアプリケーションに現在使用されているＦＥＴ構造は、「プレーナ」ＦＥＴおよび三次元「ＦｉｎＦＥＴ」を含む。ＦｉｎＦＥＴは、たとえばプレーナＦＥＴのフィーチャサイズを単純にスケールダウンする場合に存在し得る「短チャネル」効果の克服に特定の利点を有することができる。しかしながらＦｉｎＦＥＴが導入されたときから知られているように、ＦｉｎＦＥＴがプレーナＦＥＴと共有している設計目的は電子移動度である。また、プレーナＦＥＴにおいて有用であることが分かっている特定のストレッサ技法は、ＦｉｎＦＥＴ、とりわけＮＭＯＳ−ＦｉｎＦＥＴには適用不可能であるか、または、これに適用される場合、著しくコストがかかることになることも同じく予てから知られている。
以下の要約は、１つまたは複数の例示的実施形態による特定の例を簡単に説明したものである。以下の要約は、すべての例示的実施形態または企図された態様の概説を定義したものではない。すべての態様のキーとなる要素を優先順位付けし、さらには識別すること、または任意の実施形態の範囲、あるいは任意の実施形態の任意の態様の範囲を限定することは意図されていない。
１つまたは複数の例示的実施形態による応力フィンＦｉｎＦＥＴデバイスの一例は、基板と、基板上のフィンとを含むことができる。フィンは半導体材料を含むことができ、また、基板に平行に縦方向に延在することができ、かつ、基板上方のフィン高さにおけるフィントップまで垂直方向に突出する、つまり延在することができる。一態様では、埋込みフィンストレッサ要素をフィンの中に埋め込むことができる。埋込みフィンストレッサ要素は、垂直方向に平行な、フィン内の垂直方向の圧縮力を強制するように構成することができる。
一態様では、半導体材料はケイ素を含むことができ、また、フィンストレッサ要素は二酸化ケイ素を含むことができる。
一態様では、フィンは、フィンベースおよびフィン活性領域を備えることができ、活性領域は、ソース領域、ドレイン領域およびチャネル領域を含むことができ、チャネル領域は、ソース領域とドレイン領域との間に存在する。関連する態様では、フィンベースは基板の近傍に位置することができ、また、埋込みフィンストレッサ要素は、チャネル領域の下方のフィンベースの中に埋め込まれる。
一態様では、チャネル領域にはｐ＋ドーパントをドープすることができ、また、ソース領域およびドレイン領域にはｎ＋ドーパントをドープする。
１つまたは複数の例示的実施形態によるＦｉｎＦＥＴデバイスの一例は、基板と、フィンとを備えることができ、フィンは、半導体材料を含み、フィン幅を有し、また、基板上方のフィン高さにおけるフィントップまで垂直方向に延在する。一態様では、フィンは、基板上を縦方向の軸に沿って延在するフィンベースと、フィンベース上の、フィントップまで垂直方向に延在するフィン活性部分とを有することができる。関連する態様では、フィンベースは、フィン高さよりも低い高さを有することができる。フィン活性部分は、ソース領域、ドレイン領域、およびソース領域とドレイン領域との間のチャネル領域を有することができ、また、ゲートは、チャネル領域の少なくとも一部を取り囲むことができる。１つまたは複数の例示的実施形態によれば、少なくとも１つの埋込みフィンストレッサ要素をフィン活性部分の下方に埋め込むことができ、また、垂直方向に平行な、フィン活性部分における所与の圧縮力を強制するように構成することができる。
一態様では、半導体材料はケイ素を含むことができ、また、少なくとも１つの埋込みフィンストレッサ要素は二酸化ケイ素を含むことができる。
一態様では、少なくとも１つのストレッサ要素をチャネル領域の下方のフィンベースの中に埋め込むことができる。
様々な例示的実施形態による方法例は、多くの特徴の中でもとりわけ、垂直方向の圧縮をＦｉｎＦＥＴのフィン内に提供することができる。一態様では、方法例は、所与のチャネル領域を有する、シリコン半導体材料の半導体フィンを基板の上に形成するステップと、少なくとも露出した領域を所与のチャネル領域の下方に提供する酸素処理マスクを半導体フィンの上に形成するステップとを含むことができる。様々な例示的実施形態による方法例は、所与のチャネル領域の下方の少なくとも露出した領域に対して酸化を実施し、所与のチャネル領域の下方に侵入して酸化領域を形成するステップを含むことができる。方法例は、一態様では、二酸化ケイ素層を形成するステップであって、半導体フィンの所与のチャネル領域の下方に二酸化ケイ素層を埋め込むことができるステップを含むことができる。関連する態様では、二酸化ケイ素層は、所与のチャネル領域の下方の少なくとも酸化領域に対して酸素注入による分離（ＳＩＭＯＸ）操作を実施することによって形成することができる。
一態様では、様々な例示的実施形態による方法例では、ＳＩＭＯＸ操作は、所与のチャネル領域および所与のチャネル領域の下方の少なくとも酸化領域の再結晶化を含むことができる。関連する態様では、二酸化ケイ素層は、再結晶化の間に形成することができ、二酸化ケイ素層を形成するステップは、チャネル領域における垂直方向の圧縮応力を確立する体積膨張を含むことができる。
１つまたは複数の例示的実施形態によれば、コンピュータ可読媒体は、半導体製造システムに接続されたコンピュータによって実行されると、コンピュータに、半導体製造システムを制御して、所与のチャネル領域を有する、シリコン半導体材料の半導体フィンを基板の上に形成させるコンピュータ実行可能命令を含むことができる。コンピュータ実行可能命令は、半導体製造システムに接続されたコンピュータによって実行されると、コンピュータに、少なくとも露出した領域を所与のチャネル領域の下方に提供する酸素処理マスクを半導体フィンの上に形成させることができる。一態様では、コンピュータ実行可能命令は、半導体製造システムに接続されたコンピュータによって実行されると、コンピュータに、所与のチャネル領域の下方の少なくとも露出した領域に対して酸化を実施し、所与のチャネル領域の下方に侵入して酸化領域を形成させることができる。一態様では、コンピュータ実行可能命令は、半導体製造システムに接続されたコンピュータによって実行されると、コンピュータに、所与のチャネル領域の下方の少なくとも酸化領域に対して酸素注入による分離（ＳＩＭＯＸ）操作を実施することによって、半導体フィンの所与のチャネル領域の下方に埋め込むことができる二酸化ケイ素層を形成させることができる。一態様では、ＳＩＭＯＸ操作は、所与のチャネル領域および所与のチャネル領域の下方の少なくとも酸化領域の再結晶化を含むことができ、二酸化ケイ素層は、再結晶化の間に形成することができ、二酸化ケイ素層を形成するステップは、チャネル領域における垂直方向の圧縮応力を確立することができる体積膨張を含むことができる。
添付の図面は、本発明の実施形態の説明を補助するために示されたものであり、単に実施形態を例証するために提供されたものにすぎず、また、本発明の実施形態を制限するものではない。
１つまたは複数の例示的実施形態による応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスの一例の切欠斜視図である。 １００は、透き通して描かれたゲートの特定の外部部分を有する図１Ａの応力フィンＮＭＯＳ−ＦｉｎＦＥＴの外部表面の斜視図である。 図１Ａの切断面１−１から見た図１Ａの応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスの断面図である。 １つまたは複数の例示的実施形態による埋込みフィンストレッサの一例に関連する力ベクトルの例を示すために注解された図１Ｃの断面図である。 様々な例示的実施形態による、応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスを製造するプロセスの部分操作の例をスナップショットによって示す図である。 様々な例示的実施形態による、応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスを製造するプロセスの部分操作の例をスナップショットによって示す図である。 様々な例示的実施形態による、応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスを製造するプロセスの部分操作の例をスナップショットによって示す図である。 様々な例示的実施形態による、応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスを製造するプロセスの部分操作の例をスナップショットによって示す図である。 様々な例示的実施形態による、応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスを製造するプロセスの部分操作の例をスナップショットによって示す図である。 様々な例示的実施形態による、応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスを製造するプロセスの部分操作の例をスナップショットによって示す図である。 様々な例示的実施形態による、応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスを製造するプロセスの部分操作の例をスナップショットによって示す図である。 様々な例示的実施形態による、応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスを製造するプロセスの部分操作の例をスナップショットによって示す図である。 様々な例示的実施形態による応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスの縦方向の軸に沿った垂直方向の圧縮力の一仮想分布の一形態例を示す図である。 様々な例示的実施形態による応力フィンＦｉｎＦＥＴデバイスを形成するための半導体製造システムの高水準機能ブロック図である。 １つまたは複数の例示的実施形態による応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスの組合せを有する通信および計算デバイスのシステムの一例の機能概要図である。
本発明の態様は、本発明の特定の実施形態を対象とした以下の説明および関連する図面の中で開示されている。本発明の範囲を逸脱することなく、代替実施形態を工夫することができる。さらに、本発明に関連する詳細を曖昧にしないよう、本発明のよく知られている要素は、詳細には説明されていないか、または省略されている。
「例示的」という用語は、本明細書においては「例、実例または例証として働く」ことを意味するべく使用されている。本明細書において「例示的」として説明されている何らかの実施形態は、必ずしも他の実施形態よりも好ましい、または有利な実施形態として解釈されない。同様に、「本発明の実施形態」という用語は、説明されている特徴、利点または動作モードを本発明のすべての実施形態が含むことを要求していない。
本明細書において使用されている専門用語は、様々な実施形態を例証している特定の例を説明するためのものであり、本発明の実施形態を制限することは意図されていない。本明細書において使用されているように、単数形の形態には、そうでないことを文脈が明確に示していない限り、複数形の形態を同じく含むことが意図されている。さらに、「備える」、「備えている」、「含む」および／または「含んでいる」という用語は、本明細書において使用される場合、言及されている特徴、完全体、ステップ、操作、要素および／または構成要素の存在を明示しているが、１つまたは複数の他の特徴、完全体、ステップ、操作、要素、構成要素および／またはそれらのグループの存在または追加を排除するものではないことが理解されよう。
さらに、多くの実施形態は、たとえば計算デバイスの要素によって実施されるアクションのシーケンスの形で説明されている。本明細書において説明されている様々なアクションは、専用回路（たとえば特定用途向け集積回路（ＡＳＩＣ））によって、１つまたは複数のプロセッサによって実行されるプログラム命令によって、またはそれらの両方の組合せによって実施することができることが認識されよう。さらに、本明細書において説明されているアクションのこれらのシーケンスは、実行されると関連するプロセッサに本明細書において説明されている機能を実施させる対応するコンピュータ命令セットを記憶した、任意の形態のコンピュータ可読記憶媒体の中でそのすべてを具体化することができる。したがって本発明の様々な態様は、多くの異なる形態で具体化することができ、それらのすべては、特許請求される主題の範囲内であることが企図されている。さらに、本明細書において説明されている実施形態ごとに、本明細書においては、任意のそのような実施形態の対応する形態を、たとえば説明されているアクションを実施する「ように構成された論理」として説明することができる。
１つまたは複数の例示的実施形態によれば、応力フィンＮＭＯＳ−ＦｉｎＦＥＴは、特別に構成されたストレッサ要素の新規な埋込みによる、フィンに圧縮応力を加える新規な技法によって大きい電子移動度を提供する。一態様では、１つまたは複数の例示的実施形態に従って、垂直方向の圧縮力の特定の選択可能な大きさおよび分布を半導体フィンの半導体材料に加えるように構成することができる少なくとも１つのストレッサ要素を半導体フィンの中に埋め込むことができる。構成パラメータは、たとえば半導体フィン内の選択可能な量、位置、形状、寸法および配向を含む。一態様では、構成パラメータの設定は、本開示の中で後でより詳細に説明されるように、酸化マスクの簡単な設定によって提供することができる。
一態様では、半導体フィン内の垂直方向の圧縮力の所望の大きさおよび分布、つまり目標の大きさおよび分布を得ることができる。別の態様では、半導体フィン内の領域の目標電子移動度を得ることができ、所与の目標電子移動度に基づいて、また、所与の、または容易に識別可能な、フィンの垂直方向の圧縮応力対電子移動度特性のマッピングに基づいて、半導体フィン内の垂直方向の圧縮力の目標の大きさおよび分布（ならびに許容範囲）を決定することができる。本開示を読めば、所与の、つまり以前に決定された電子移動度要求事項に合致させるための、半導体フィン内の垂直方向の圧縮力の目標の大きさおよび分布の決定が、過度の実験を必要とすることなく、従来の商用的に入手可能な半導体シミュレーションおよび設計ツールを適合させ、かつ、適用することによって実施することができることは、関連する分野の当業者には理解されよう。
一態様では、半導体フィン内の垂直方向の圧縮力のあらかじめ決定済みの目標の大きさおよび分布を決定する際に、またはそれらが与えられ、あるいはそれらを使用する際に、そのような大きさおよび分布を提供する様々な例示的実施形態による埋込みストレッサ要素のパラメータを決定することができる。パラメータの例は、必ずしもそれらに限定されないが、埋込みストレッサ要素の量（たとえば２つ、３つまたは４つ）、材料、形状、寸法、配向および位置を含むことができる。半導体分野の当業者には、本開示を読めば、そのような当業者は、過度の実験を必要とすることなく、従来の商用的に入手可能な半導体シミュレーションおよび設計ツールを適合させ、かつ、適用することにより、埋込みストレッサ要素のそのようなパラメータの許容可能な値を決定することができることが理解されよう。
一態様によれば、１つまたは複数のストレッサ要素を形成するための方法は、埋込みストレッサ要素を形成するための高温アニールおよび再結晶化と組み合わせた、半導体フィンの上に酸素注入マスクを形成するステップ、酸素を注入するステップ、および／または酸素注入マスクを利用して他の酸化操作を実施するステップを含むことができる。一例では、埋込みストレッサ要素は二酸化ケイ素層であってもよい。一態様では、様々な例示的実施形態による埋込みストレッサ要素のそのような形成は、高温アニールおよび再結晶化を介して得ることができる体積膨張効果を新規な方法で利用している。
一態様では、酸素注入マスクの形成、酸素の注入、および／または酸化操作、高温アニールおよび再結晶化は、実質的に他の設計目的および製造目的からなっている場合でも、これからはほとんどなっていない従来のＦｉｎＦＥＴ製造に、追加オーバヘッドを必要とする場合でも、これをほとんど必要とすることなく適合させることができ、かつ、組み込むことができる。
さらなる態様では、埋込みストレッサ要素の特定のパラメータのチューニング、トウィーキングおよび他の変更は、酸素注入に使用される酸化マスクを単純に変更することによって得ることができる。
図の様々な例を参照してさらに詳細に説明されるように、１つまたは複数の例示的実施形態による応力フィンＦｉｎＦＥＴデバイスは、基板および基板上のフィンを含むことができる。フィンは半導体材料であってもよく、また、基板に平行な縦方向に延在することができる。半導体材料はケイ素を含むことができる。フィンは、基板上方のフィン高さにおけるフィントップまで垂直方向に突出する、つまり延在することができる。フィンは、第１の垂直方向の壁および第２の垂直方向の壁を有することができ、第２の垂直方向の壁は、第１の垂直方向の壁に平行にすることができ、また、第１の垂直方向の壁からフィン厚さだけ間隔を隔てることができる。
様々な例示的実施形態によれば、応力フィンＦｉｎＦＥＴデバイスは、フィンの中に埋め込むことができ、かつ、垂直方向に平行な、フィン内の垂直方向の圧縮力を強制するように構成することができる埋込みフィンストレッサ要素を含むことができる。一態様では、フィンストレッサ要素は二酸化ケイ素を含むことができる。ＳＩＭＯＸ操作は、所与のチャネル領域および所与のチャネル領域の下方の少なくとも酸化領域の再結晶化を含み、再結晶化の間に二酸化ケイ素層を形成し、また、二酸化ケイ素層の形成は、チャネル領域内に垂直方向の圧縮応力を確立する体積膨張を含む。
一態様では、埋込みフィンストレッサ要素は、垂直方向のストレッサ要素厚さ、フィン厚さの方向のストレッサ要素幅、および縦方向のストレッサ要素長さを有することができる。さらなる態様では、ストレッサ要素幅はフィン厚さに等しくすることができる。
図１Ａは、応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイス１００（以下、簡潔に「ＳＦＮ ＦｉｎＦＥＴ１００」と呼ばれる）の一例の部分切欠斜視図である。図１Ｂは、透き通して描かれたゲート１０８の特定の外部部分を有するＳＦＮ−ＦｉｎＦＥＴ１００の外部表面の斜視図である。図１Ｃは、図１Ａの切断面１−１から見た断面図である。
図１Ａおよび図１Ｂを参照すると、ＳＦＮ−ＦｉｎＦＥＴ１００は、たとえばケイ素（Ｓｉ）で形成され、かつ、たとえば基板１０４によって支持された半導体フィン１０２を含むことができる。半導体フィン１０２（以下、「フィン１０２」と呼ばれる）は、基板１０４の表面（示されているが個別にラベルは振られていない）上の、または表面に平行な縦方向の軸ＬＸに沿って延在することができる。フィン１０２は、基板１０４から概ね垂直方向（すなわち基板に直角）に、基板１０４上方のフィン高さＦＨにおけるフィントップ表面１０２Ｔまで延在することができる。フィン１０２は、フィン厚さ、つまりフィン幅だけ間隔を隔てた背中合わせの平行な外壁を有することができ、たとえばフィン厚さ、つまり幅ＦＷだけ間隔を隔てたフィンの第１の垂直方向の壁１０２Ｒおよびフィンの第２の垂直方向の壁１０２Ｌを有することができる。フィン１０２は、たとえば、ＳＴＩ領域１０３Ａおよび１０３Ｂ（集合的に「ＳＴＩ領域」１０３）によって示されている浅いトレンチ隔離（ＳＴＩ：Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域によって形成することができる。
一態様では、１つまたは複数の実施形態例による応力フィンＦｉｎＦＥＴデバイス内のフィンは、基板の近傍のフィンベースとして示されている領域または部分、およびフィンベースの上方に配置することができるフィン活性領域を有することができる。活性領域は、ソース領域、ドレイン領域およびチャネル領域を含むことができ、チャネル領域は、ソース領域とドレイン領域との間に存在している。１つまたは複数の例示的実施形態によれば、１つのフィンストレッサ要素または複数のフィンストレッサ要素をフィンベースの中に埋め込むことができる。一態様では、一例のフィンストレッサ要素をチャネル領域の下方に埋め込むことができる。
図１を参照すると、一態様では、フィン１０２は、基板の最も近傍の部分、すなわち基板に最も近い部分から始まって、垂直方向に上に向かう順に挙げられているフィンベース１０２Ｂおよびフィン活性領域１０２Ａを備えることができる。フィンベース１０２Ｂおよびフィン活性領域１０２Ａは、機能に従った領域表示であり、必ずしも分離可能な構造または全く異なる構造を定義したものではないことが理解されよう。一例では、フィンベース１０２Ｂは高さＨＢを有することができる。高さＨＢは、ＬＸ軸に沿って必ずしも一様ではないことが理解されよう。
図１Ａを参照すると、様々な例示的実施形態によれば、フィン１０２の中、たとえばフィンベース１０２Ｂの中には、埋込みストレッサ要素例１０６Ｃ、１０６Ｓおよび１０６Ｄ（集合的に「埋込みフィンストレッサ要素」１０６と呼ばれる）などの少なくとも１つの埋込みストレッサ要素が埋め込まれる。埋込みストレッサ要素１０６Ｃは、埋込みフィンチャネルストレッサ１０６Ｃと呼ぶことができる。埋込みストレッサ要素１０６Ｓは、埋込みフィンソースストレッサ１０６Ｓと呼ぶことができ、また、埋込みドレインストレッサ要素１０６Ｄは、埋込みフィンドレインストレッサ１０６Ｄと呼ぶことができる。
また、図１Ａ〜図１Ｃに示されている埋込みフィンストレッサ要素１０６の例の構造、量、ならびにそれぞれの形状および寸法の例には、例示的実施形態による埋込みフィンストレッサ要素１０６の構造、量、ならびにそれぞれの形状および寸法を制限することは一切意図されていないことも同じく理解されよう。
埋込みフィンストレッサ要素１０６の例などの埋込みフィンストレッサ要素の形成および他の態様の例については、後の節で詳細に説明される。
図１Ｂを参照すると、フィン１０２は、たとえば示されているようにフィン１０２の端部の１つまたはその近傍に配置されたソース領域１０２Ｓ、およびチャネル領域１０２Ｃによってソース領域１０２Ｓから分離されたドレイン領域１０２Ｄを有することができる。ソース領域１０２Ｓおよびドレイン領域１０２Ｄには、それぞれｎ＋ドーパントをドープすることができる（図１Ａ〜図１Ｃでは明確に見ることができない）。ソース領域１０２Ｓおよびドレイン領域１０２Ｄのｎ＋ドーピングは、従来のＮＭＯＳ−ＦｉｎＦＥＴドーピング技法を使用した従来の濃度プロファイルを有することができる。チャネル領域１０２Ｃには、同じく従来のＮＭＯＳ−ＦｉｎＦＥＴドーピング技法を使用した従来のＮＭＯＳ−ＦｉｎＦＥＴフィンｐ＋チャネルドーパントプロファイルに従ってｐ＋ドーパントをドープすることができる（図１Ａ〜図１Ｃでは明確に見ることができない）。
図１Ａおよび図１Ｂを参照すると、ゲート１０８は、本質的にチャネル領域１０２Ｃの上にまたがることができる。ゲート１０８は、たとえば多結晶シリコンなどの適度に良好な導電材料で形成することができる。ゲート１０８は、絶縁層（図１Ａ〜図１Ｃでは明確に見ることができない）、たとえば二酸化ケイ素によってフィン１０２から電気的に絶縁されている。ゲート１０８は、フィントップ１０６Ｔの上を通るブリッジつまり接続部分１０８Ｂを含んだ逆Ｕ字形を有することができ、フィントップ１０６Ｔから、間隔を隔てた、内側に向かって対向する表面（示されているが個別にラベルは振られていない）を有するゲートアーム１０８Ｒおよび１０８Ｌが基板１０４に向かって延在している。内側に向かって対向する表面は、絶縁層の厚さ（図１Ａ〜図１Ｃでは見ることはできない）の２倍に加えられたフィン厚さＦＷに等しいか、またはそれにほぼ等しい距離（示されているが個別にラベルは振られていない）だけ間隔を隔てることができる。
図１Ｄは、１つまたは複数の例示的実施形態による埋込みフィンチャネルストレッサ１０６Ｃに関連する応力の力ベクトルの例を示すために注解された図１Ｃの断面図である。本開示の中で後でより詳細に説明されるように、様々な例示的実施形態による要素である埋込みフィンチャネルストレッサ１０６Ｃ（および埋込みストレッサ要素１０６の他の要素）は、選択的な酸化、高温アニールおよび再結晶化によって形成することができる。これらの態様による埋込みストレッサ要素１０６の形成により、かなりの、選択可能で、かつ、使用可能な圧縮力を加える体積膨張効果を得ることができる。一態様では、埋込みストレッサ要素１０６の例示的実施形態の新規な形成により、埋込みストレッサ要素１０６は、ＦＷとほぼ同じ幅（ＦＷ（フィン厚さ）方向の）を有することができる。したがって体積膨張効果によって得られる力は、主として上向き、つまり垂直方向の力である。図１Ｄを参照すると、力ベクトルＦ１およびＦ２（大きさが等しく、方向が逆である）はこの態様を示している。
埋込みフィンチャネルストレッサ１０６Ｃを参照して説明した応力の力の例は、埋込みフィンソースストレッサ１０６Ｓおよび埋込みフィンドレインストレッサ１０６Ｄによって同様の方法で得ることができ、かつ、提供され得ることが理解されよう。
図２Ａ〜図２Ｈは、様々な例示的実施形態による、図１Ａ〜図１ＤのＳＦＮ−ＦｉｎＦＥＴ１００などの応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスを製造するプロセスの部分操作の例をスナップショットシーケンスによって示したものである。実施形態にとって固有ではない部分を詳細に説明することによって不明瞭になることを回避するために、図２Ａないし図２Ｈは、新規な概念を立証する操作および構造に的を絞っている。したがって図２Ａないし図２Ｇによって示されているスナップショットは、そのような詳細が、説明されている、概念を立証している操作または構造に付随して起こる場合を除き、実施形態にとって固有ではない部分の詳細な説明を省略していることが理解されよう。
図２Ａを参照すると、１プロセスにおける操作は、浅いトレンチ隔離（ＳＴＩ）領域２０２Ｓおよび２０２Ｒ（集合的に「ＳＴＩ領域」２０２）を基板２０４の上に備えた開始構造２００を含むことができ、領域２０２Ｓおよび２０２Ｒは、トレンチ（示されているが個別にラベルは振られていない）によって分離されており、このトレンチの中に、たとえばケイ素のフィン２０６が形成されている。フィン２０６には、図１Ａ〜図１Ｄを参照して説明したフィンベース１０２Ｂおよびフィン活性領域１０２Ａにそれぞれ対応するフィンベース領域２０６Ｂおよびフィン活性領域２０６Ａのラベルを振ることができる。
次に図２Ｂを参照すると、イン−プロセス構造２００Ｂを得るために、酸素注入マスク２０８Ａおよび２０８Ｂ（集合的に酸素注入マスク２０８）などの酸素注入マスクを形成することができる。一態様では、第１の露出領域２１０Ａおよび第２の露出領域２１０Ｂなどのフィン活性領域２０６Ａの露出した表面領域を残すように、酸素注入マスク２０８を形成することができる。図２Ｂの酸素注入マスク２０８の例は、図２Ａに２１０Ｃとして示されている露出した第３の表面領域を同じく残し、図２Ｂでは、酸素注入マスク２０８Ｂによって遮られていることが理解されよう。後で図２Ａ〜図２Ｈのスナップショットシーケンスの図を参照してより詳細に説明されるように、第１の露出領域２１０Ａ、第２の露出領域２１０Ｂおよび第３の露出領域２１０Ｃ（集合的に「露出領域２１０」）は、埋込みフィンストレッサ要素１０６のＬＸ軸に沿ったそれぞれの位置および寸法（すなわち長さ）を確立することができる。図１Ａおよび図２Ｂを一緒に参照すると、埋込みフィンストレッサ要素１０６の形成には、酸素注入マスク２０８の対応する構成を使用することができることが明らかとなろう。
次に図２Ｃを参照すると、一態様では、酸素注入は、露出領域２１０に酸素を注入するためにイン−プロセス構造２００Ｂ上で実施することができ、それにより対応するイン−プロセス構造２００Ｃが得られる。イン−プロセス構造２００Ｃは、フィン２０６の露出表面に、第１の酸素注入領域２１２Ａ、第２の酸素注入領域２１２Ｂおよび第３の酸素注入領域２１２Ｃ（集合的に「酸素注入領域２１２」）を形成する。第３の酸素注入領域２１２Ｃの可視性は、図２Ｃでは酸素注入マスク２０８Ｂによって遮られている。一態様では、酸素注入領域２１２は、ＳＴＩ領域２０２の頂部表面からフィントップ（示されているが個別にラベルは振られていない）までの高さ全体（たとえば図２Ｃ上で「ＦＨＩ」のラベルが振られた高さ）を含む露出した領域の面積を覆うことができる。
本開示を読めば当業者には理解されるように、図２Ｃに関連する酸素注入に適用される、温度および注入ドーズ量などの特定の値またはプロセスパラメータは、アプリケーション特有であってもよい。酸素注入ドーズ量の範囲の一実例非制限範囲例は、約６００℃の温度例における約１０１７ないし１０１８／ｃｍ２であってもよい。当業者は、本開示を読めば、他の範囲の酸素注入ドーズ量および温度を識別することができる。
図２Ｄを参照すると、酸素注入の後、酸素注入マスク２０８Ａおよび２０８Ｂを除去してイン−プロセス構造２０２Ｄを提供することができる。
次に図２Ｅを参照すると、一態様では、注入損傷からの再結晶化が後続する高温アニールである酸素注入による分離（ＳＩＭＯＸ）操作をイン−プロセス構造２００Ｄ上で実施し、それによりイン−プロセス構造２００Ｅを形成することができる。ＳＩＭＯＸ操作により、さらなる態様では、フィンベース中の将来フィン活性領域になる部分の下方に、第１の埋込みＳｉＯ２層すなわち要素２１４Ａ、第２の埋込みＳｉＯ２層すなわち要素２１４Ｂ、および第３の埋込みＳｉＯ２層すなわち要素２１４Ｃ（集合的に「埋込みＳｉＯ２要素」２１４）を形成することができる。再結晶化の間、ＳｉＯ２の体積膨張がＳｉの体積膨張よりも著しく大きくなることがあることは理解されよう。一態様では、図２Ｃを参照して説明した酸素注入と、図２Ｅを参照して説明した再結晶化が後続する高温アニールとの組合せにより、フィン１０２の厚さＴＷと実質的に同じ幅を有する埋込みＳｉＯ２要素２１４を形成することができる。したがって埋込みＳｉＯ２要素２１４のより大きい体積膨張により、示されているＦＣＭ例などのかなりの上向きの（また、同じく下向きの）力を発生させることができる。したがって埋込みＳｉＯ２要素２１４は、図１Ａ〜図１Ｄを参照して説明したフィンストレッサ要素１０６として働く。
一態様では、ソース領域２１６およびドレイン領域２１８には、それぞれｎ＋ドーパントをドープすることができる（図２Ｅでは明確に見ることはできない）。ソース領域およびドレイン領域２１６および２１８のｎ＋ドーピングは、従来のＮＭＯＳ−ＦｉｎＦＥＴドーピング技法を使用した従来の濃度プロファイルを有することができる。チャネル領域２２０には、同じく従来のＮＭＯＳ−ＦｉｎＦＥＴドーピング技法を使用した従来のＮＭＯＳ−ＦｉｎＦＥＴフィンｐ＋チャネルドーパントプロファイルに従ってｐ＋ドーパントをドープすることができる（図２Ｅでは明確に見ることができない）。
図２Ｆは、図２Ｅの突出面２−２から見たイン−プロセス構造２００Ｅを示したものである。便宜上、図２Ｆを参照した説明では、埋込みＳｉＯ２要素２１４Ｂは「第１の埋込みフィンストレッサ要素２１４Ｂ」と呼ばれ、埋込みＳｉＯ２要素２１４Ａは「第２の埋込みフィンストレッサ要素２１４Ａ」と呼ばれ、また、埋込みＳｉＯ２要素２１４Ｃは「第３の埋込みフィンストレッサ要素２１４Ｃ」と呼ばれる。図２Ｆを参照すると、第１の埋込みフィンストレッサ要素２１４Ｂおよびフィン２０６は、フィン２０６の内部であり、かつ、フィントップ２０６Ｔの下方に深さＤＰ１だけ間隔を隔てた上部主界面２１４ＢＵで接触している。深さＤＰ１は、垂直方向ＶＲとは逆の深さ方向（個別にラベルは振られていない）に存在している。第１のフィンストレッサ要素２１４Ｂおよびフィン２０６は、上部主界面２１４ＢＵの下方の深さ方向に、第１のストレッサ要素厚さ２１４ＢＴだけ間隔を隔てた下部主界面２１４ＢＬを有している。埋込みＳｉＯ２のより大きい体積膨張のため、第１のフィンストレッサ要素２１４は、上部主界面２１４ＢＵで、フィン２０６のチャネル領域２２０に対して上向きの圧縮力ＦＣ１を加える。示されているように、この上向きの圧縮力ＦＣ１は垂直方向ＶＲである。
引き続いて図２Ｆを参照すると、第２の埋込みフィンストレッサ要素２１４Ａおよび第３の埋込みフィンストレッサ要素２１４Ｃの動作および寄与を説明する便宜上、深さＤＰ１は、「第１の深さＤＰ１」と呼ばれ、また、上向きの圧縮力ＦＣ１は「第１の上向きの圧縮力ＦＣ１」と呼ばれる。同様の便宜上の目的で、上部主界面２１４ＢＵは「第１の上部主界面２１４ＢＵ」と呼ばれ、また、下部主界面２１４ＢＬは「第１の下部主界面２１４Ｂ」と呼ばれる。第２の埋込みフィンストレッサ要素２１４Ａおよびフィン２０６は、第２の上部相互界面２１４ＡＵおよび第２の下部相互界面２１４ＡＬを有している。第２の上部主界面２１４ＡＵはフィン２０６の内部であり、フィントップ２０６Ｔの下方の深さ方向に第２の深さＤＰ２だけ間隔を隔てている。第２の下部主界面２１４ＡＬは、第２の上部主界面２１４ＡＵの下方の深さ方向に、第２のストレッサ要素厚さ２１４ＡＴだけ間隔を隔てている。
引き続いて図２Ｆを参照すると、第２の埋込みフィンストレッサ要素２１４Ａを形成しているＳｉＯ２のより大きい体積膨張のため、第２の埋込みフィンストレッサ要素２１４Ａは、第２の上部主界面２１４ＡＵで、フィン２０６のソース領域２１６に対して第２の上向きの圧縮力ＦＣ２を加える。同様の方法で、第３の埋込みフィンストレッサ要素２１４Ｃおよびフィン２０６は、第３の上部主界面２１４ＣＵおよび第３の下部相互界面２１４ＣＬを有している。第３の上部主界面２１４ＣＵはフィン２０６の内部であり、フィントップ２０６Ｔの下方の深さ方向に第３の深さＤＰ３だけ間隔を隔てている。第３の下部主界面２１４ＣＬは、第３の上部主界面２１４ＣＵの下方の深さ方向に、第３のストレッサ要素厚さ２１４ＣＴだけ間隔を隔てている。第３の埋込みフィンストレッサ要素２１４Ｃを形成しているＳｉＯ２のより大きい体積膨張のため、第３の埋込みフィンストレッサ要素２１４Ｃは、第３の上部主界面２１４ＣＵで、フィン２０６のドレイン領域２１８に対して第３の上向きの圧縮力ＦＣ３を加える。
図３を参照すると、第１の上向きの圧縮力ＦＣ１、第２の上向きの圧縮力ＦＣ２および第３の上向きの圧縮力ＦＣ３は、合わせると、縦方向の軸ＬＸに沿った、またはＬＸに平行な軸に沿った位置に対する、「ＣＭＰプロファイル」のラベルが振られた仮想力分布などの力分布を有する上向きの総合成圧縮力になる。
図２Ｆを参照すると、一態様では、第１の深さＤＰ１および第２の深さＤＰ２のうちの一方は、もう一方よりも深くすることができる。同様に、第１のストレッサ要素厚さ２１４ＢＴおよび第２のストレッサ要素厚さ２１４ＡＴのうちの一方は、もう一方よりも厚くすることができる。
次に、図２Ｇの部分切欠図を参照すると、一態様では、ゲート２２２、ソース電極つまりコンタクト２２４、およびドレイン電極つまりコンタクト２２６を形成して、応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイス２００Ｆを得ることができる。ゲート２２２、ソース電極つまりコンタクト２２４、およびドレイン電極つまりコンタクト２２６は、従来のＮＭＯＳ−ＦｉｎＦＥＴ技法を使用して形成することができる。
図２Ｈは、図２Ｆの応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイス２００Ｆの外部斜視図２００Ｇを示したものである。
応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイス２００Ｆのゲート２２２は一例にすぎないことが理解されよう。様々な例示的実施形態は、領域２２２Ｂを省略する２入力ゲート（図には示されていない）などの代替ゲートを含む。
図４を参照すると、半導体製造システム４００は、メモリ４０４に結合されたコンピュータ４０２を含むことができ、メモリ４０４は、コンピュータ４０２によって実行されると、コンピュータ４０２に、半導体製造設備４０６を制御して、１つまたは複数の例示的実施形態による製造プロセスの操作を実施させるコンピュータ実行可能命令４５０を記憶する。一態様では、操作例は、図２Ａ〜図２Ｇに示されているスナップショットシーケンスにおける操作を含むことができる。
引き続いて図４を参照すると、一態様では、コンピュータ実行可能命令４５０は、コンピュータ４０２に、所与のチャネル領域を有する、シリコン半導体材料の半導体フィンを基板の上に形成させるように構成された半導体フィン形成モジュール４５２を含むことができる。一態様では、コンピュータ実行可能命令４５０は、コンピュータ４０２に、半導体製造設備４０６を制御して半導体フィンの上に酸素処理マスクを形成させるように構成された酸素処理マスク形成モジュール４５４を含むことができる。一態様では、酸素処理マスク形成モジュール４５４は、酸素処理マスクが所与のチャネル領域の下方に少なくとも露出した領域を提供するように構成することができる。一態様では、コンピュータ実行可能命令４５０は、半導体製造設備４０６を制御して、半導体フィンの所与のチャネル領域の下方に埋め込まれる二酸化ケイ素層を形成するように構成された二酸化ケイ素層形成モジュール４５６を含むことができる。さらなる態様では、二酸化ケイ素層形成モジュール４５６は、コンピュータ４０２に、半導体製造設備４０６を制御して、所与のチャネル領域の下方の少なくとも酸化領域に対してＳＩＭＯＸ操作を実施することによって半導体層を形成させる、酸素注入による分離（ＳＩＭＯＸ）モジュール４５８を含むように構成することができる。この態様以外の態様では、ＳＩＭＯＸモジュール４５８は、所与のチャネル領域および所与のチャネル領域の下方の少なくとも酸化領域の再結晶化を含むように、コンピュータ４０２に、半導体製造設備４０６を制御してＳＩＭＯＸ操作を実施させるように構成することができる。一態様では、ＳＩＭＯＸモジュール４５８は、再結晶化の間に二酸化ケイ素層を形成するように構成することができる。さらなる態様では、ＳＩＭＯＸモジュール４５８は、二酸化ケイ素層の形成が垂直方向の圧縮応力をチャネル領域内に確立する体積膨張を含むように構成することができる。
図５は、本開示の１つまたは複数の実施形態を有利に使用することができる例示的ワイヤレス通信システム５００を示したものである。例証を目的として、図５は、３つの遠隔ユニット５２０、５３０および５５０、ならびに２つの基地局５４０を示している。従来のワイヤレス通信システムは、もっと多くの遠隔ユニットおよび基地局を有することができることが認識されよう。遠隔ユニット５２０、５３０および５５０は、たとえば図１Ａ〜図１Ｄおよび図２Ａ〜図２Ｇを参照して説明した応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイスを使用している集積回路または他の半導体デバイス５２５、５３５および５５５（本明細書において開示されているオン−チップ電圧調整器を含む）を含む。図５は、基地局５４０および遠隔ユニット５２０、５３０および５５０からの順方向リンク信号５８０、および遠隔ユニット５２０、５３０および５５０から基地局５４０への逆リンク信号５９０を示している。
図５では、遠隔ユニット５２０はモバイル電話として示されており、遠隔ユニット５３０は携帯型コンピュータとして示されており、また、遠隔ユニット５５０は、ワイヤレス加入者回線システムにおける固定位置遠隔ユニットとして示されている。たとえば遠隔ユニットは、モバイル電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、パーソナルデータアシスタント（ＰＤＡ）などの携帯型データユニット、ナビゲーションデバイス（ＧＰＳイネーブルデバイスなどの）、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、計器読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、あるいはそれらの任意の組合せのうちの任意の１つまたは組合せであってもよい。図５は、本開示の教示による遠隔ユニットを示しているが、本開示は、示されているこれらの例示的ユニットに限定されない。本開示の実施形態は、試験および特徴付けのためのメモリおよびオン−チップ回路機構を含む能動集積回路機構を有する任意のデバイスに適切に使用することができる。
開示された上記デバイスおよび機能は、コンピュータ可読媒体上に記憶されるコンピュータファイル（たとえばＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲ、等々）の中に設計し、かつ、構成することができる。そのようなファイルの一部またはすべてを、そのようなファイルに基づいてデバイスを製造する製造ハンドラに提供することができる。得られた製品は半導体ウェーハを含み、半導体ウェーハは次いで半導体ダイに切断され、かつ、半導体チップにパッケージされる。次いで、チップは、上で説明したデバイスに使用される。
情報および信号は、任意の様々な異なる技術および技法を使用して表すことができることが当業者には理解されよう。たとえば上記説明全体にわたって参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁場または磁性粒子、光学場または光学粒子、あるいはそれらの任意の組合せによって表すことができる。
さらに、本明細書において開示されている実施形態に関連して説明されている様々な実例論理ブロック、モジュール、回路およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェアまたは両方の組合せとして実現することができることが当業者には理解されよう。ハードウェアおよびソフトウェアのこの互換性を示すために、様々な実例構成要素、ブロック、モジュール、回路およびステップは、上では、一般にそれらの機能に関して説明されている。そのような機能がハードウェアとして実現されるか、あるいはソフトウェアとして実現されるかは、総合システムに課される特定のアプリケーションおよび設計制約で決まる。当業者は、説明されている機能を特定のアプリケーションごとに可変方式で実現することができるが、そのような実施態様決定は、本発明の範囲を逸脱させるものとして解釈してはならない。
本明細書において開示されている実施形態に関連して説明されている方法、シーケンスおよび／またはアルゴリズムは、ハードウェアの中、プロセッサによって実行されるソフトウェアモジュールの中、またはその２つの組合せの中で直接具体化することができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取外し可能ディスク、ＣＤ−ＲＯＭ、または当分野で知られている任意の他の形態の記憶媒体に常駐させることができる。例示的記憶媒体は、プロセッサが記憶媒体から情報を読み出し、かつ、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替では、記憶媒体はプロセッサと一体であってもよい。
上記開示は、本発明の実例実施形態を示したものであるが、特許請求の範囲で定義されている本発明の範囲を逸脱することなく、本明細書において様々な変更および修正を加えることができることに留意されたい。本明細書において説明されている本発明の実施形態による方法請求項の機能、ステップおよび／またはアクションは、必ずしも何らかの特定の順序で実施する必要はない。さらに、本発明の要素は、単数形で説明し、あるいは特許請求することが可能であるが、単数形に対する制限が明確に言及されていない限り、複数形が企図されている。
１００、２００Ｆ 応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイス（ＳＦＮ−ＦｉｎＦＥＴ）
１０２、２０６ 半導体フィン
１０２Ａ、２０６Ａ フィン活性領域
１０２Ｂ フィンベース
１０２Ｃ、２２０ チャネル領域
１０２Ｄ、２１８ ドレイン領域
１０２Ｌ フィンの第２の垂直方向の壁
１０２Ｒ フィンの第１の垂直方向の壁
１０２Ｓ、２１６ ソース領域
１０３Ａ、１０３Ｂ ＳＴＩ領域
１０４、２０４ 基板
１０６Ｃ、１０６Ｄ、１０６Ｓ 埋込みストレッサ要素
１０６Ｔ、２０６Ｔ フィントップ
１０８ ゲート１０８
１０８Ｂ 接続部分
１０８Ｌ、１０８Ｒ ゲートアーム
２００Ｂ、２００Ｃ、２００Ｄ、２００Ｅ イン−プロセス構造
２００Ｇ 応力フィンＮＭＯＳ−ＦｉｎＦＥＴデバイス２００Ｆの外部斜視図
２０２Ｒ、２０２Ｓ 浅いトレンチ隔離（ＳＴＩ）領域
２０６Ｂ フィンベース領域
２０８Ａ、２０８Ｂ 酸素注入マスク
２１０Ａ 第１の露出領域
２１０Ｂ 第２の露出領域
２１０Ｃ 露出した第３の表面領域
２１２Ａ 第１の酸素注入領域
２１２Ｂ 第２の酸素注入領域
２１２Ｃ 第３の酸素注入領域
２１４Ａ 第１の埋込みＳｉＯ２層（要素）
２１４Ｂ 第２の埋込みＳｉＯ２層（要素）
２１４Ｃ 第３の埋込みＳｉＯ２層（要素）
２１４ＡＵ 第２の上部相互界面
２１４ＡＬ 第２の下部相互界面
２１４ＡＴ 第２のストレッサ要素厚さ
２１４ＢＵ 上部主界面
２１４ＢＬ 下部主界面
２１４ＢＴ 第１のストレッサ要素厚さ
２１４ＣＵ 第３の上部主界面
２１４ＣＬ 第３の下部相互界面
２１４ＣＴ 第３のストレッサ要素厚さ
２２２ ゲート
２２４ ソース電極（コンタクト）
２２６ ドレイン電極（コンタクト）
４００ 半導体製造システム
４０２ コンピュータ
４０４ メモリ
４０６ 半導体製造設備
４５０ コンピュータ実行可能命令
４５２ 半導体フィン形成モジュール
４５４ 酸素処理マスク形成モジュール
４５６ 二酸化ケイ素層形成モジュール
４５８ 酸素注入による分離（ＳＩＭＯＸ）モジュール
５００ ワイヤレス通信システム
５２０、５３０、５５０ 遠隔ユニット
５２５、５３５、５５５ 集積回路または他の半導体デバイス
５４０ 基地局
５８０ 順方向リンク信号
５９０ 逆リンク信号

Claims (30)

  1. 応力フィンＦｉｎＦＥＴデバイスであって、
    基板と、
    前記基板上のフィンであって、半導体材料を含み、前記基板に平行な縦方向の軸に沿って延在し、前記基板上方のフィン高さにおけるフィントップまで垂直方向に延在するフィンと、
    埋込みフィンストレッサ要素であって、前記フィンの中に埋め込まれ、前記垂直方向に平行な、前記フィン内の上向きの圧縮力を強制するように構成される埋込みフィンストレッサ要素と
    を備える応力フィンＦｉｎＦＥＴデバイス。
  2. 前記半導体材料がケイ素を含み、前記フィンストレッサ要素が二酸化ケイ素を含む、請求項１に記載の応力フィンＦｉｎＦＥＴデバイス。
  3. 前記フィンがフィンベースおよびフィン活性領域を備え、
    前記活性領域がソース領域、ドレイン領域およびチャネル領域を含み、
    前記チャネル領域が前記ソース領域と前記ドレイン領域との間に存在し、前記フィンベースが前記基板の近傍に存在し、
    前記埋込みフィンストレッサ要素が、前記チャネル領域の下方の前記フィンベースの中に埋め込まれる、
    請求項２に記載の応力フィンＦｉｎＦＥＴデバイス。
  4. 前記チャネル領域にｐ＋ドーパントがドープされ、前記ソース領域および前記ドレイン領域にｎ＋ドーパントがドープされる、請求項３に記載の応力フィンＦｉｎＦＥＴデバイス。
  5. 前記フィンが第１の垂直方向の壁および第２の垂直方向の壁を含み、
    前記第２の垂直方向の壁が前記第１の垂直方向の壁に平行であり、かつ、フィン厚さだけ前記第１の垂直方向の壁から間隔を隔て、
    前記埋込みフィンストレッサ要素が、前記垂直方向のストレッサ要素厚さ、前記フィン厚さの方向のストレッサ要素幅、および前記縦方向の軸に平行な方向のストレッサ要素長さを有し、
    前記ストレッサ要素幅が前記フィン厚さに等しい、
    請求項４に記載の応力フィンＦｉｎＦＥＴデバイス。
  6. 前記埋込みフィンストレッサ要素および前記フィンが、前記フィンの内部であり、かつ、前記フィントップの下方に、前記垂直方向とは逆の深さ方向にある深さだけ間隔を隔てた上部主界面において接触するように構成され、
    前記埋込みフィンストレッサ要素および前記フィンが、前記上部主界面の下方の前記深さ方向に、前記ストレッサ要素厚さだけ間隔を隔てた下部主界面を有する、
    請求項５に記載の応力フィンＦｉｎＦＥＴデバイス。
  7. 前記埋込みフィンストレッサ要素が、前記上部主界面において前記上向きの圧縮力を加え、前記上向きの圧縮力が前記フィンの前記チャネル領域に対する圧縮力であり、前記上向きの圧縮力が前記垂直方向である、請求項６に記載の応力フィンＦｉｎＦＥＴデバイス。
  8. 前記埋込みフィンストレッサ要素が第１の埋込みフィンストレッサ要素であり、
    前記応力フィンＦｉｎＦＥＴデバイスが第２の埋込みフィンストレッサ要素をさらに備え、
    前記第２の埋込みフィンストレッサ要素が、前記ソース領域の下方または前記ドレイン領域の下方の前記フィンベースの中に埋め込まれる、
    請求項７に記載の応力フィンＦｉｎＦＥＴデバイス。
  9. 前記深さが第１の深さであり、
    前記ストレッサ要素厚さが第１のストレッサ要素厚さであり、
    前記上部主界面が第１の上部主界面であり、また、前記下部主界面が第１の下部主界面であり、
    前記第２の埋込みフィンストレッサ要素および前記フィンが第２の上部主界面および第２の下部主界面を有し、
    前記第２の上部主界面が前記フィンの内部であり、前記フィントップの下方の前記深さ方向に第２の深さだけ間隔を隔て、
    前記第２の下部主界面が、前記第２の上部主界面の下方の前記深さ方向に、第２のストレッサ要素厚さだけ間隔を隔てる、
    請求項８に記載の応力フィンＦｉｎＦＥＴデバイス。
  10. 前記上向きの圧縮力が第１の上向きの圧縮力であり、
    前記第２のフィンストレッサ要素が、前記第２の上部主界面において第２の上向きの圧縮力を前記フィンの前記ソース領域に対して加え、
    前記第２の上向きの圧縮力が前記垂直方向である、
    請求項９に記載の応力フィンＦｉｎＦＥＴデバイス。
  11. 前記第１の深さおよび前記第２の深さのうちの一方が、前記第１の深さおよび前記第２の深さのうちのもう一方よりも深い、請求項１０に記載の応力フィンＦｉｎＦＥＴデバイス。
  12. 前記第１のストレッサ要素厚さおよび前記第２のストレッサ要素厚さのうちの一方が、前記第１のストレッサ要素厚さおよび前記第２のストレッサ要素厚さのうちのもう一方よりも厚い、請求項１０に記載の応力フィンＦｉｎＦＥＴデバイス。
  13. 前記第１の上向きの圧縮力および前記第２の上向きの圧縮力を合わせると、上向きの総合成圧縮力になり、
    前記上向きの総合成圧縮力が、前記縦方向の軸に沿った位置に対する力分布を有する、
    請求項１０に記載の応力フィンＦｉｎＦＥＴデバイス。
  14. 前記埋込みフィンストレッサ要素が第１の埋込みフィンストレッサ要素であり、
    前記応力フィンＦｉｎＦＥＴデバイスが、第２の埋込みフィンストレッサ要素および第３の埋込みフィンストレッサ要素をさらに備え、
    前記第２の埋込みフィンストレッサ要素が、前記ソース領域の下方の前記フィンベースの中に埋め込まれ、
    前記第３の埋込みフィンストレッサ要素が、前記ドレイン領域の下方の前記フィンベースの中に埋め込まれる、
    請求項６に記載の応力フィンＦｉｎＦＥＴデバイス。
  15. 前記深さが第１の深さであり、
    前記上部主界面が第１の上部主界面であり、また、前記下部主界面が第１の下部主界面であり、
    前記第２の埋込みフィンストレッサ要素および前記フィンが第２の上部主界面を有し、
    前記第２の上部主界面が前記フィンの内部であり、前記フィントップの下方の前記深さ方向に第２の深さだけ間隔を隔て、
    前記第３の埋込みフィンストレッサ要素および前記フィンが第３の上部主界面を有し、
    前記第３の上部主界面が前記フィンの内部であり、前記フィントップの下方の前記深さ方向に第３の深さだけ間隔を隔てる、
    請求項１４に記載の応力フィンＦｉｎＦＥＴデバイス。
  16. 前記上向きの圧縮力が第１の上向きの圧縮力であり、
    前記第２の埋込みフィンストレッサ要素が、前記第２の上部主界面において第２の上向きの圧縮力を前記フィンの前記ソース領域に対して加え、
    前記第２の上向きの圧縮力が前記垂直方向であり、
    前記第３の埋込みフィンストレッサ要素が、前記第３の上部主界面において第３の上向きの圧縮力を前記フィンの前記ドレイン領域に対して加え、
    前記第３の上向きの圧縮力が前記垂直方向である、
    請求項１５に記載の応力フィンＦｉｎＦＥＴデバイス。
  17. 前記応力フィンＦｉｎＦＥＴが少なくとも１つの半導体ダイの中に統合される、請求項１に記載の応力フィンＦｉｎＦＥＴデバイス。
  18. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、パーソナルデジタルアシスタント（ＰＤＡ）、固定位置データユニットおよびコンピュータからなるグループから選択されるデバイスをさらに備え、その中に前記応力フィンＦｉｎＦＥＴデバイスが統合される、請求項１に記載の応力フィンＦｉｎＦＥＴデバイス。
  19. 応力フィンＦｉｎＦＥＴデバイスであって、
    基板と、
    フィンであって、半導体材料を含み、フィン幅を有し、前記基板上方のフィン高さにおけるフィントップまで垂直方向に延在し、前記基板上を縦方向の軸に沿って延在するフィンベースを有し、前記フィンベース上の、前記フィントップまで前記垂直方向に延在するフィン活性部分を有し、前記フィンベースが前記フィン高さよりも低い高さを有し、前記フィン活性部分が、ソース領域、ドレイン領域、および前記ソース領域と前記ドレイン領域との間のチャネル領域を有するフィンと、
    前記チャネル領域の少なくとも一部を取り囲むゲートと、
    埋込みフィンストレッサ要素であって、前記フィン活性部分の下方に埋め込まれ、前記垂直方向に平行な、前記フィン活性部分における所与の圧縮力を強制するように構成される埋込みフィンストレッサ要素と
    を備える応力フィンＦｉｎＦＥＴデバイス。
  20. 前記半導体材料がケイ素を含み、
    少なくとも１つの埋込みフィンストレッサ要素が二酸化ケイ素を含み、少なくとも１つのストレッサ要素が前記チャネル領域の下方の前記フィンベースの中に埋め込まれる、
    請求項１９に記載のＦｉｎＦＥＴデバイス。
  21. 前記少なくとも１つの埋込みフィンストレッサ要素が第１の埋込み二酸化ケイ素ストレッサ要素を含み、
    前記ＦｉｎＦＥＴデバイスが第２の埋込み二酸化ケイ素ストレッサ要素を含み、前記第２の埋込み二酸化ケイ素ストレッサ要素が、前記ソース領域および前記ドレイン領域のうちの一方の下方の前記フィンベースの中に埋め込まれ、
    前記少なくとも１つの埋込みストレッサ要素が第３の埋込み二酸化ケイ素ストレッサ要素をさらに含み、前記第３の埋込み二酸化ケイ素ストレッサ要素が、前記ソース領域および前記ドレイン領域のうちのもう一方の下方の前記フィンベースの中に埋め込まれる、
    請求項２０に記載のＦｉｎＦＥＴデバイス。
  22. 前記チャネル領域にｐ＋ドーパントがドープされ、前記ソース領域および前記ドレイン領域にｎ＋ドーパントがドープされる、請求項２１に記載の応力フィンＦｉｎＦＥＴデバイス。
  23. 前記埋込みフィンストレッサ要素が第１の埋込みフィンストレッサ要素であり、前記応力フィンＦｉｎＦＥＴデバイスが、第２の埋込みフィンストレッサ要素および第３の埋込みフィンストレッサ要素をさらに含み、
    前記第２の埋込みフィンストレッサ要素が、前記ソース領域および前記ドレイン領域のうちの一方の下方の前記フィンベースの中に埋め込まれ、
    前記第３の埋込みフィンストレッサ要素が、前記ソース領域および前記ドレイン領域のうちのもう一方の下方の前記フィンベースの中に埋め込まれる、
    請求項１９に記載の応力フィンＦｉｎＦＥＴデバイス。
  24. 前記応力フィンＦｉｎＦＥＴが少なくとも１つの半導体ダイの中に統合される、請求項１９に記載の応力フィンＦｉｎＦＥＴデバイス。
  25. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、パーソナルデジタルアシスタント（ＰＤＡ）、固定位置データユニットおよびコンピュータからなるグループから選択されるデバイスをさらに備え、その中に前記応力フィンＦｉｎＦＥＴデバイスが統合される、請求項１９に記載の応力フィンＦｉｎＦＥＴデバイス。
  26. ＦｉｎＦＥＴのフィンの中に垂直方向の圧縮を提供するための方法であって、
    所与のチャネル領域を有する、シリコン半導体材料の半導体フィンを基板の上に形成するステップと、
    少なくとも露出した領域を前記所与のチャネル領域の下方に提供する酸素処理マスクを前記半導体フィンの上に形成するステップと、
    前記所与のチャネル領域の下方の少なくとも前記露出した領域に対して酸化を実施し、前記所与のチャネル領域の下方に侵入して酸化領域を形成するステップと、
    二酸化ケイ素層を形成するステップであって、前記所与のチャネル領域の下方の少なくとも前記酸化領域に対して酸素注入による分離（ＳＩＭＯＸ）操作を実施することによって、前記半導体フィンの前記所与のチャネル領域の下方に前記二酸化ケイ素層が埋め込まれるステップと
    を含む方法。
  27. 前記ＳＩＭＯＸ操作が、前記所与のチャネル領域および前記所与のチャネル領域の下方の少なくとも前記酸化領域の再結晶化を含み、
    前記ＳＩＭＯＸ操作が、前記再結晶化の間に前記二酸化ケイ素層を形成するように構成され、
    前記二酸化ケイ素層を形成する前記ステップが、前記チャネル領域における垂直方向の圧縮応力を確立する体積膨張を含む、
    請求項２６に記載の方法。
  28. 前記半導体フィンを形成する前記ステップが、ソース領域およびドレイン領域をさらに含むように前記半導体フィンを形成するように構成され、
    前記チャネル領域の下方の前記露出した領域が第１の露出領域であり、前記半導体フィンの上に前記酸素処理マスクを形成する前記ステップが、第２の露出領域をさらに提供するように構成され、前記第２の露出領域が前記ソース領域の下方または前記ドレイン領域の下方に存在し、
    前記酸化領域が第１の酸化領域であり、酸化を実施するステップが、前記第２の露出領域に対して酸化をさらに実施し、前記ソース領域の下方または前記ドレイン領域の下方に侵入して第２の酸化領域を形成するように構成され、
    前記二酸化ケイ素層が第１の二酸化ケイ素層であり、前記ＳＩＭＯＸ操作が、前記ソース領域の下方または前記ドレイン領域の下方に第２の二酸化ケイ素を形成するように前記第２の酸化領域を含むように実施される、
    請求項２７に記載の方法。
  29. 前記チャネル領域にｐ＋ドーパントをドープするステップをさらに含む、請求項２７に記載の方法。
  30. 半導体製造システムに接続されたコンピュータによって実行されると、コンピュータに、前記半導体製造システムを制御して、
    所与のチャネル領域を有する、シリコン半導体材料の半導体フィンを基板の上に形成させ、
    少なくとも露出した領域を前記所与のチャネル領域の下方に提供する酸素処理マスクを前記半導体フィンの上に形成させ、
    前記所与のチャネル領域の下方の少なくとも前記露出した領域に対して酸化を実施し、前記所与のチャネル領域の下方に侵入して酸化領域を形成させ、
    前記所与のチャネル領域の下方の少なくとも前記酸化領域に対して酸素注入による分離（ＳＩＭＯＸ）操作を実施することによって、前記半導体フィンの前記所与のチャネル領域の下方に埋め込まれる二酸化ケイ素層を形成させる、
    コンピュータ実行可能命令を含むコンピュータ可読媒体であって、
    前記ＳＩＭＯＸ操作が、前記所与のチャネル領域および前記所与のチャネル領域の下方の少なくとも前記酸化領域の再結晶化を含み、
    ＳＩＭＯＸ操作が、前記再結晶化の間に前記二酸化ケイ素層を形成するように構成され、
    前記二酸化ケイ素層の前記形成が、前記チャネル領域における垂直方向の圧縮応力を確立する体積膨張を含む、
    コンピュータ可読媒体。
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