JP2017500749A - 逆導通半導体素子 - Google Patents

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Abstract

素子の中央部分に電気的に活性の領域を有する逆導通半導体素子（２００）が提供される。逆導通半導体素子（２００）は、フリーホイールダイオードと、絶縁ゲートバイポーラトランジスタとを共通のウェハ（１００）上に備える。ウェハ（１００）の一部は、ベース層厚み（１０２）を有するベース層（１０１）を形成する。少なくとも１つの第１の領域（１０）を有する第１の導電型のカソード層（１）と、少なくとも１つの第２のおよびパイロット領域（２０，２２）を有する第２の導電型のアノード層（２）とが、コレクタ側（１０３）に交互に配置される。各々の領域は、領域境界によって囲まれる領域幅（１１，２１，２３）を有する領域面積を有する。ＲＣ−ＩＧＢＴは、以下の幾何学的規則が満たされるように設計される。すなわち、各々のパイロット領域エリアが、ベース層厚み（１０２）の少なくとも２倍のパイロット領域幅を有するエリアであること、少なくとも１つのパイロット領域（２２）が、混合領域が少なくとも１つのパイロット領域（２２）を横方向から囲むように活性領域の中央部分に配置されること、少なくとも１つの第２の領域が、少なくとも１つのパイロット領域（２２）ではないアノード層（２）の部分であること、混合領域が、ベース層厚み（１０２）の少なくとも１倍の幅を有すること、少なくとも１つのパイロット領域（２２）の総面積（すなわち、面積の合計）が、混合領域面積の１０％〜４５％であること、各々の第１の領域幅（１１）が、ベース層厚み（１０２）よりも小さいこと、少なくとも１つのパイロット領域（２２）のうちの１つの投影部に位置するエミッタ側（１０４）の各エリアにおいて、複数のソース領域（３）が、第１の面密度（３１）を有すること、混合領域の投影部に位置するエミッタ側（１０４）の各エリアにおいて、複数のソース領域（３）が、第２の面密度（３２）を有すること、および、第１の面密度（３１）が、第２の面密度（３２）よりも低いことである。

Description

技術分野
本発明は、パワーエレクトロニクスの分野に関し、より特定的には請求項１のプリアンブルに係る逆導通半導体素子に関する。
背景技術
ＵＳ８２１２２８３ Ｂ２には、二重モード絶縁ゲートトランジスタ（Bi-mode Insulated Gate Transistor：ＢＩＧＴ）の形態の先行技術の逆導通絶縁ゲートバイポーラトランジスタ（reverse-conducting insulated gate bipolar transistor：ＲＣ−ＩＧＢＴ）が記載されており（図１に示されている）、当該ＲＣ−ＩＧＢＴは、共通のウェハ１００上にフリーホイールダイオードおよび絶縁ゲートバイポーラトランジスタ（insulated gate bipolar transistor：ＩＧＢＴ）を備え、ウェハの一部は、第１のドーピング濃度を有する（ｎ−）ドープベース層１０１およびベース層厚み１０２を形成する。ＲＣ−ＩＧＢＴは、コレクタ側１０３とエミッタ側１０４とを備え、コレクタ側１０３は、ウェハ１００のエミッタ側１０４の反対側に配置されている。
ベース層厚み１０２は、第１のドーピング濃度を有するウェハ１００の部分のコレクタ側１０３とエミッタ側１０４との間の最大垂直距離である。
第１のドーピング濃度よりも高いドーピング濃度のｎドープカソード層１およびｐドープアノード層２は、コレクタ側１０３に交互に配置されている。カソード層１は、少なくとも１つまたは複数の第１の領域１０を備え、各々の第１の領域１０は、第１の領域幅１１を有する。
アノード層２は、少なくとも１つまたは複数の第２の領域２０と、少なくとも１つまたは複数のパイロット領域２２とを備え、各々の第２の領域２０は、第２の領域幅２１を有し、各々のパイロット領域２２は、パイロット領域幅２３を有する。
いかなる領域も（第１の、第２のまたはパイロット領域）、領域幅と、領域境界によって囲まれる領域面積とを有する。
例示的な実施例では、最短距離は、上記領域面積内の点と上記領域境界上の点との間の最小長さである。当該例示的な実施例では、各々の領域幅は、上記領域内のあらゆる最短距離の最大値の２倍であると規定される。
ｎドープソース領域３、ｐドープウェル層４、および、導電性ゲート層５と任意のドープ層およびエミッタ電極８からゲート層５を絶縁する絶縁層６とを有するゲート電極は、エミッタ側１０４に配置されている。
逆導通半導体素子は、ウェハ１００内のエリアである活性領域１１０を備え、当該活性領域１１０は、ソース領域３、ウェル層４またはゲート層５のうちのいずれかを含み、ソース領域３、ウェル層４またはゲート層５のうちのいずれかの下方に配置されている。
以下の幾何学的規則が満たされなければならない：
・各々のパイロット領域エリアがｐドープエリアであり、当該ｐドープエリアでは、任意の境界点までの全ての最短距離の最大値は、ベース層厚み１０２よりも大きい
・パイロット領域境界と活性領域境界との間にベース層厚み１０２の少なくとも１倍の最小距離があるように、活性領域１１０の中央部分に少なくとも１つのパイロット領域２２が配置されている
・少なくとも１つの第２の領域２０が、少なくとも１つのパイロット領域２２ではなくアノード層２の部分である
・少なくとも１つのパイロット領域２２の総面積（面積の合計）が、活性領域１１０の１０〜３０％である
・各々の第１の領域幅１１が、ベース層厚み１０２よりも小さい。
パイロット領域２２は、低電流においてスナップバック現象をなくすパイロットＩＧＢＴ領域を表わす。ＢＩＧＴのスナップバック現象は、ベース層の抵抗に左右され、さらにはベース層１０２の抵抗率および厚みに左右される。より大きなベース層厚み１０２を有する素子では、ベース層の電圧降下が大きくなる。したがって、このような素子では、合計オン状態電圧降下も高くなり、より高い電圧でスナップバック現象が起こる。
十分に大きなｐドープ領域（パイロット領域）を導入することにより、高電圧ＩＧＢＴ素子においてこのようなスナップバック現象を回避することができる。このパイロット領域２２と活性領域１１０の境界との間の最小距離は、優れた熱性能および素子ＳＯＡの向上にとって不可欠である。なぜなら、パイロットＩＧＢＴは、活性領域から末端領域１１１までの部分などのチップの遷移部を含まないからである。さらに、パイロット領域２２を使用することによって、分散されたより小さなパイロット領域と比較して、スナップバック挙動が向上する。
より小さな第２の領域２０と比較して、より大きなパイロット領域２２を導入することによって、短絡構造を有する素子の大面積が維持される。第１および第２の領域１０，２０と比較して寸法がはるかに大きなパイロット領域２２を導入することによって、ダイオードモードでは動作しない、もっぱらＩＧＢＴ領域として専用の領域が作製される。ｐ型パイロット領域２２は、ＩＧＢＴ面積の増大を確実にする。パイロット領域２２は、主に、ＩＧＢＴ対ダイオード面積比を求めて、この設計面を、小さな第２の領域２２にのみ関係する標準的アプローチから切離すことをより自由にできるようにするために存在している。
パイロット領域２２は、交互になった第１および第２のドープ領域１０，２０（混合領域）を有する短絡領域によって囲まれている。上記の設計規則に沿って小さな第１および第２の領域１０，２０は、ＩＧＢＴスナップバックモードに重大な影響を及ぼさないので、それらの寸法は、必要なダイオード面積を達成するように調整される。
第１および第２の領域１０，２０は、含まれるシリコン面積がＩＧＢＴモードでもダイオードモードでも利用される主要な短絡領域を形成する。これらの領域は、主要なＩＧＢＴ電気特性にも影響を及ぼす。
しかし、先行技術のＲＣ−ＩＧＢＴは、アノード短絡の結果として、オン状態特性においてスナップバックを有する。先行技術のＢＩＧＴの場合、素子の中央に大きなパイロット領域２２を設けることによって、初期スナップバックは最小化され、または除去されさえする。その結果、パイロットエリアに幅広のアノードを有し、混合領域に強く短絡したアノードを有するＢＩＧＴでは、注入されたキャリアの分布は不均一になる。
ＩＧＢＴモード導通の間、キャリアプラズマの密度は、パイロット領域２２の投影部の中央の上方の活性領域１１０において最も高くなる。その結果、ＩＧＢＴモード導通の間は、先行技術のＩＧＢＴに通常見られるものと比較して、チップの中央の温度が高くなる。したがって、ＩＧＢＴモードターンオフ中は、パイロット−ＩＧＢＴ領域２２である最大幅／最大のアノードエリアの中央の上方に位置するセルにおいて、ダイナミックアバランシェが早々に起こる。この影響は、主に、パイロット−ＩＧＢＴ領域２２と短絡領域１０，２０との間でプラズマが不均一に分散されている場合に顕著である。これは、主に、低温（室温）および低電流から公称電流までで起こる。ダイナミックアバランシェは、これらの状態の間のターンオフ損失の増加に寄与し、ダイナミックアバランシェモードで連続的に動作する部品の信頼性に関する問題を生じさせる。当該影響は、電流が増加して短絡領域１０，２０がキャリアでいっぱいになるにつれて徐々に小さくなるが、それでも、対応する先行技術のＲＣ−ＩＧＢＴと比較して、ＢＩＧＴの最大ターンオフ性能は減少する。
図２０および図２１は、ＩＧＢＴモードターンオフ中のエミッタから５μｍのところに位置する平面における半導体素子のキャリアプラズマ（正孔密度）濃度を示す。正孔密度は、５００Ｖ、１２００Ｖおよび１９００Ｖの３つの異なる電圧において示されている。図２０は、先行技術のＢＩＧＴ構造についての正孔密度を示し、右側に先行技術のＲＣ ＩＧＢＴ構造が示されている。
先行技術のＢＩＧＴ構造（図２０）では、（−２５０μｍの位置における）パイロット領域の中央でダイナミックアバランシェが起こる（高いプラズマ濃度のフィラメントして見られる）。図２１に示されるようなパイロット−ＩＧＢＴ領域を持たないＲＣ ＩＧＢＴは、ダイナミックアバランシェのないより平滑な挙動を示す。
図２２は、ｄＶ／ｄｔ比率の変化（減速）として検出されるダイナミックアバランシェの開始を示す先行技術のＢＩＧＴターンオフ波形の一例を示す。
発明の開示
本発明の目的は、スイッチング性能が向上した、ターンオフ中のダイナミックアバランシェが少ない、最大ターンオフ機能が向上した二重モード絶縁ゲートトランジスタを提供することである。
この目的は、請求項１に係る逆導通半導体素子によって実現される。
本発明の逆導通絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）は、フリーホイールダイオードと、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）とを共通のウェハ上に備え、ウェハの一部は、第１のドーピング濃度およびベース層厚みを有する第１の導電型のベース層を形成する。絶縁ゲートバイポーラトランジスタは、コレクタ側と、エミッタ側とを備え、コレクタ側は、ウェハのエミッタ側の反対側に配置される。
ベース層厚みは、第１のドーピング濃度を有するウェハの部分のコレクタ側とエミッタ側との間の最大垂直距離である。ベース層厚みは、図１に破線によって示されている厚みである。
第１の導電型および第１のドーピング濃度よりも高いドーピング濃度のカソード層と、第２の導電型のアノード層とが、コレクタ側に交互に配置される。カソード層は、少なくとも１つまたは複数の第１の領域を備え、各々の第１の領域は、第１の領域幅を有する。
アノード層は、少なくとも１つまたは複数の第２の領域と、少なくとも１つまたは複数のパイロット領域とを備え、各々の第２の領域は、第２の領域幅を有し、各々のパイロット領域は、パイロット領域幅を有する。
いかなる領域も（第１の、第２のまたはパイロット領域）、領域幅と、領域境界によって囲まれる領域面積とを有する。
例示的な実施例では、最短距離は、上記領域面積内の点と上記領域境界上の点との間の最小長さである。当該例示的な実施例では、各々の領域幅は、上記領域内のあらゆる可能な最短距離の最大値、すなわちパイロット領域で利用可能な全ての最短距離の最大値の２倍であると規定される。
第１の導電型のソース領域と、第２の導電型のウェル層と、導電性ゲート層を有するゲート電極と、任意のドープ層およびエミッタ電極からゲート層を絶縁する絶縁層とが、エミッタ側に配置される。
逆導通半導体素子は、素子の中央部分に電気的に活性の領域を備え、活性領域は、ウェハ内のエリアであり、当該エリアは、ソース領域、ウェル層またはゲート層のうちのいずれかを含み、ソース領域、ウェル層またはゲート層のうちのいずれかの下方（すなわち、投影部）に配置される。コレクタ側のコレクタ電極ならびに第１および第２の領域の構成によっては、上記のように、キャリアプラズマが活性領域を越えてコレクタ側の方に拡散する可能性があるが、本特許出願の目的のために、活性領域は、ソース領域、ウェル層またはゲート層の下方のエリアに制限され、すなわちコレクタ側の方へのキャリアプラズマの横方向の拡散をいずれも排除する。
以下の幾何学的規則が満たされなければならない：
・各々のパイロット領域エリアは、第２の導電型のエリアであり、任意の境界点までのあらゆる（すなわち、全ての可能な）最短距離の最大値は、ベース層厚みの２倍よりも大きく、すなわち、パイロット領域幅は、ベース層厚みの２倍よりも大きく、パイロット領域は、ベース層厚みの２倍未満の互いからの距離を有する第１の領域によって、パイロット領域境界で横方向から囲まれる
・少なくとも１つのパイロット領域は、混合領域が少なくとも１つのパイロット領域を横方向から囲むように素子の中央部分に配置され、例示的に、混合領域の幅（活性領域と末端領域との間の界面とパイロット領域の境界との間の距離）は、ベース層厚みの少なくとも１倍、例示的にはベース層厚みの２倍である
・少なくとも１つの第２の領域は、少なくとも１つのパイロット領域ではないアノード層の部分である
・少なくとも１つのパイロット領域の総面積は、混合領域の面積の１０％〜４５％である
・各々の第１の領域幅は、ベース層厚みよりも小さい。
素子の中央部分は、エミッタ側からコレクタ側に延在し、末端エリアによって囲まれている。パイロット領域は、ｐドープエリアであり、当該ｐドープエリアの周囲に第１および第２の領域が配置される。第１の領域は、パイロット領域をはさんでベース層厚みの２倍よりも大きな距離を有するように配置される。次の隣接する第１の領域（すなわち、パイロット領域との境界）までの距離は、当該距離よりもはるかに小さくてもよく、すなわち、第１の領域は、小さな距離でパイロット領域の周囲に配置され得る一方、パイロット領域のエリアには、このようなｎドープされた第１の領域は存在しない。したがって、第１および第２の領域を備える混合領域は、第１の領域が配置されていないパイロット領域を取囲み、すなわち、第１の領域は、パイロット領域には含まれない。
少なくとも１つのパイロット領域のうちの１つの投影部に位置するエミッタ側の各エリアにおいて、複数のソース領域は、第１の面密度を有する。混合領域の投影部に位置するエミッタ側の各エリアにおいて、複数のソース領域は、第２の面密度を有する。第１の面密度は、第２の面密度よりも低く、例示的には５０％、１０％または５％よりも低い。例示的な実施例では、パイロット領域の投影部にソース領域は配置されない。ソース領域が混合領域の投影部に配置される場合、混合領域（または、少なくともソース領域、ウェル層およびゲート層の投影部に配置される混合領域の部分）は、活性領域に配置される。
ＩＧＢＴチャネルは、エミッタ電極と接触するソース領域からベース層を介してドリフト層まで形成可能であり、すなわち、エミッタ電極からドリフト層に電荷が流れることができる。パイロット領域の投影エリアに位置するＩＧＢＴチャネルがないかまたはＩＧＢＴチャネルの数が少ないような態様で、パイロット領域における局所的に強いアノードに起因する高電流密度を補償するようにＢＩＧＴのエミッタ側を設計することによって、パイロット−ＩＧＢＴサイズを小さくすることなく、先行技術のＢＩＧＴにおける電流（およびキャリアプラズマ濃度）の上記の不均一性は、本発明の半導体構成において向上する。先行技術の素子では、パイロット領域の投影部の内側および外側でＩＧＢＴチャネル密度が同一であることにより、パイロット領域の上方の電流密度が増大するが、これは、本発明の半導体素子では回避されるか、または少なくとも低減され、その結果、本発明の素子ではキャリア分布が均一にされる。これは、素子がオフ状態になる短期間の間の安全な動作状態である逆バイアス安全動作領域（reverse bias safe operating area：ＲＢＳＯＡ）を向上させることができる。ダイオードモードにおける素子性能は、影響を受けない。なぜなら、パイロット領域は、カソード層１のうちのいずれも含まず、この素子エリアが不活性であるからである。
例示的な実施例では、エミッタ側のパイロット領域の投影エリア上のスペースがゲートパッドに使用され得て、当該ゲートパッドによって、ゲート電極は、通常、外部接触部に接続される。
本発明の主題のさらなる好ましい実施例は、従属請求項に開示されている。
添付の図面を参照して、以下の本文において本発明の主題をより詳細に説明する。
図面で使用される参照符号およびそれらの意味は、参照符号の一覧にまとめられている。一般に、同様のまたは同様に機能する部分は、同一の参照符号が与えられている。記載されている実施例は、一例であり、本発明を限定するものではない。
先行技術の逆導通ＩＧＢＴの断面図である。 本発明に係る逆導通ＩＧＢＴの第１および第２の領域の構造の平面図である。 本発明に係る別の逆導通ＩＧＢＴの第１および第２の領域の構造の平面図である。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層、ならびに、ゲートパッドの構造の平面図である。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層、ならびに、ゲートパッドの構造の平面図である。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層の構造の平面図である。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層の構造の平面図である。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層の構造の平面図である。 トレンチゲート電極を有する別の発明の逆導通ＩＧＢＴのエミッタ側の層を示す。 強化層を有する別の発明の逆導通ＩＧＢＴのエミッタ側の層を示す。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層の構造の平面図である。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層の構造の平面図である。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層の構造の平面図である。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層の構造の平面図である。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層の構造の平面図である。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層の構造の平面図である。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層の構造の平面図である。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層の構造の平面図である。 本発明に係る他の逆導通ＩＧＢＴの、第１の領域を有するカソード層、ならびに、第２の領域およびパイロット領域を有するアノード層の構造の平面図である。 ＩＧＢＴモードターンオフ中のエミッタから５μｍのところに位置する平面における先行技術の素子のキャリアプラズマ（正孔密度）濃度を示す。 ＩＧＢＴモードターンオフ中のエミッタから５μｍのところに位置する平面における先行技術の素子のキャリアプラズマ（正孔密度）濃度を示す。 ダイナミックアバランシェの開始を示すＢＩＧＴターンオフ波形の一例を示す。 本発明に係る逆導通ＩＧＢＴの断面図である。
発明を実施するための形態
図１には、逆導通絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）とも称される本発明の逆導通半導体素子２００の第１の実施例が示されている。ＲＣ−ＩＧＢＴ２００は、ｎ型ベース層１０１を備え、当該ｎ型ベース層１０１は、一体化されたＩＧＢＴのエミッタ側１０４を形成する第１の主面と、一体化されたＩＧＢＴのコレクタ側１０３を形成する、第１の主面とは反対側の第２の主面とを有する。ベース層１０１は、第１の低ドーピング濃度、典型的には最終的な逆導通絶縁ゲートバイポーラトランジスタにおける未修正のドーピングを有する（ｎ−）ドープウェハ１００の一部である。代替的に、当該素子は、ｐドープウェハを発端として当該ｐドープウェハの上に例えばエピタキシャル成長によってベース層１０１を作製することで製造されてもよい。例示的な実施例では、ベース層厚み１０２は、第１のドーピング濃度を有するウェハの部分（すなわち、ベース層１０１）のコレクタ側１０３とエミッタ側１０４との間の最大垂直距離である。例示的な実施例では、ベース層厚みは、（約１２００Ｖの素子では）少なくとも１００μｍであり、（約２５００Ｖの素子では）少なくとも３００μｍであり、（約４５００Ｖの素子では）少なくとも５００μｍである。
ｐ型ウェル層４は、エミッタ側１０４に配置されている。少なくとも１つのｎ型ソース領域３もエミッタ側１０４に配置されており、ウェル層４によって囲まれている。少なくとも１つのソース領域３は、ベース層１０１よりも高いドーピングを有している。電気絶縁層６が、ベース層１０１、ウェル領域４およびソース領域３の上のエミッタ側１０４に配置されている。電気絶縁層６は、少なくとも１つのソース領域３、ウェル層４およびベース層１０１を少なくとも部分的に被覆している。絶縁層６によって少なくとも１つのウェル層４、ソース領域３およびベース層１０１から電気的に絶縁されたエミッタ側１０４に、導電性ゲート層５が配置されている。例示的に、ゲート層５は、絶縁層６によって完全に被覆されている。
典型的に、絶縁層６は、好ましくは二酸化ケイ素からなる第１の電気絶縁層６１と、これも好ましくは二酸化ケイ素からなり、好ましくは第１の電気絶縁層６１と同一の材料からなる第２の電気絶縁層６２とを備える。第２の電気絶縁層６２は、第１の電気絶縁層６１を被覆している。図１に示されるような平面ゲート電極５′として形成されたゲート層５を有するＲＣ−ＩＧＢＴ２００では、第１の電気絶縁層６１は、エミッタ側１０４の上に配置されている。絶縁層６を形成する第１および第２の電気絶縁層６１，６２の間には、ゲート層５が埋め込まれており、典型的には完全に埋め込まれている。したがって、ゲート層５は、第１の電気絶縁層６１によってベース層１０１、ソース領域３およびウェル層４から分離されている。ゲート層５は、典型的には高濃度にドープされたポリシリコンまたはアルミニウムのような金属からなっている。平面ゲート電極５′は、ゲート層５と絶縁層６とを備える。
少なくとも１つのソース領域３、ゲート層５および絶縁層６は、ウェル層４の上方に開口が作製されるように形成されている。当該開口は、少なくとも１つのソース領域３、ゲート層５および絶縁層６によって囲まれている。
エミッタ電極８は、ウェル層４およびソース領域３と直接的に電気接触するように開口内のエミッタ側１０４に配置されている。このエミッタ電極８は、典型的に、絶縁層６も被覆するが、第２の電気絶縁層６２によってゲート層５から分離され、そのため電気的に絶縁されている。
ｎ型カソード層１およびｐ型アノード層２は、コレクタ側１０３に配置され、カソード層１は、ベース層１０１の第１のドーピング濃度よりも高いドーピング濃度を有している。カソードおよびアノード層１，２は、同一の平面に配置されてもよく、または代替的に、異なる平面に配置されてもよいが、カソードおよびアノード層１，２からの平面は、好ましくは少なくともコレクタ側１０３から遠く離れたところに配置される層の厚みだけ互いに間隔があいている。このようなカソードおよびアノード層１，２が異なる平面に配置された素子およびそれらの製造方法は、欧州特許出願出願番号ＥＰ ０７１５０１６２およびＥＰ ０７１５０１６５から公知である。
半導体素子は、素子２００の中央部分における活性領域１１０（中央領域）と、基板またはチップの端縁に至るまで活性領域１１０を囲む末端領域１１１とを備える。活性領域１１０は、オン状態の間に素子が電流を伝えるエリアであり、ＩＧＢＴの場合、これはＭＯＳセルである。活性領域は、ウェハ１００内のエリアであり、ソース領域３とウェル層４とを含み、ソース領域３、ウェル層４およびゲート層５の下方に配置されている。エリアの下方とは、エミッタ側１０４とコレクタ側１０３との間のウェハ１００に配置されることを意味し、当該エリアにソース領域３、ウェル層４またはゲート層５のうちのいずれかが配置されている。
末端エリア１１１には、典型的には、第１および第２の領域１０，２０がコレクタ側１０３に配置されているが、代替的にこの領域は、単一のｎドープ領域または単一のｐドープ領域からなっていてもよい。第１および第２の領域１０，２０またはコレクタ側１０３の単一のｎもしくはｐ領域のみが配置される末端エリア内には、ソース領域３もウェル層４もゲート電極もエミッタ側１０４に配置されない。
コレクタ電極９は、コレクタ側１０３に配置され、少なくとも１つのカソードおよびアノード層１，２と直接的に電気接触している。典型的に、コレクタ電極９のための材料として、Ｔｉ、Ｎｉ、ＡｕまたはＡｌが選択される。
本発明のＲＣ−ＩＧＢＴ２００では、ダイオードにおいてアノード電極を形成するエミッタ電極８と、一部がダイオードのアノード層を形成するウェル層４と、一部がダイオードのためのベース層を形成するベース層１０１と、カソード層を形成するｎ型カソード層１と、カソード電極を形成するコレクタ電極９との間にダイオードが形成される。
本発明のＲＣ−ＩＧＢＴ２００では、ＩＧＢＴにおいてエミッタ電極を形成するエミッタ電極８と、ソース領域を形成するソース領域３と、一部がチャネル領域を形成するウェル層４と、一部がＩＧＢＴのためのベース領域を形成するベース層１０１と、ｐ型アノード層２と、コレクタ電極を形成するコレクタ電極９との間に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が形成される。
平面ゲート電極５′を有する本発明のＲＣ−ＩＧＢＴの代わりに、本発明のＲＣ−ＩＧＢＴは、図９に示されるようにトレンチゲート電極５″として形成されたゲート層５を備えていてもよい。トレンチゲート電極５″は、ウェル層４と同一の平面に、ソース領域３に隣接して配置され、第１の絶縁層６１によって互いに分離され、第１の絶縁層６１は、ゲート層５をベース層１０１から分離することもする。トレンチゲート電極５″として形成されたゲート層５の上に第２の絶縁層６２が配置され、そのためゲート層５をエミッタ電極８から絶縁している。
第１の、第２のおよびパイロット領域のうちのいずれも、領域幅と、領域境界によって囲まれる領域面積とを有する。
例示的な実施例では、最短距離は、上記領域エリア内の点と領域境界上の点との間の最小長さである。領域幅は、コレクタ側１０３に平行な平面において測定される。この例示的な実施例における各領域幅は、上記領域内の最短距離の最大値の２倍であると規定される。
ｎ型カソード層１は、少なくとも１つまたは複数の第１の領域１０を備え、各々の第１の領域１０は、第１の領域幅１１を有する。典型的に、カソード層１は、複数の第１の領域１０を備える。
ｐ型アノード層２は、少なくとも１つまたは複数の第２の領域２０と、少なくとも１つまたは複数のパイロット領域２２とを備え、各々の第２の領域２０は、第２の領域幅２１を有し、パイロット領域２２は、パイロット領域幅２３を有する。
図２は、図１からの線Ｂ−Ｂに沿ったカソードおよびアノード層１，２の断面を示す。この線は、ＲＣ−ＩＧＢＴがウェハ１００の平面全体にわたってカソードおよびアノード層１，２について同一の構造を有していないことを示すためにも図２に示されている。図２および図３に示されるようにカソードおよびアノード層１，２が第１および第２の領域１０，２０を備えるのみであり、図６、図７および図８においても例えば線Ｂ−Ｂに沿って存在する部分がある。ＲＣ−ＩＧＢＴ２００の他の部分では、コレクタ側１０３に、コレクタ電極９と接触するパイロット領域２２のみが配置されている。
各々のパイロット領域エリアは、パイロット領域２２の境界に配置される任意の２つの第１の領域１０が、ベース層厚み１０２の２倍よりも小さな、パイロット領域境界上の２つの隣接する第１の領域１０の間の距離を有するエリアである。これは、少なくとも１つの第１の領域１０が、エミッタ側１０４に平行な平面において少なくとも１つのパイロット領域２２を囲み、その結果、ベース層厚み１０２の２倍未満の少なくとも１つの開口（すなわち、ｐドープされた第２の領域２０が配置される開口）を有するか、またはこのような開口を持たないｎドープエリア（すなわち、第１の領域）が、少なくとも１つのパイロット領域２２を囲むことを意味する。これは、第１の領域１０がエミッタ側１０４に平行な平面においてパイロット領域２２を囲む連続的な領域であるという選択肢、またはベース層厚み１０２の２倍よりも小さな開口を有する開放リングとして形成された第１の領域を有することによる選択肢を含むであろう。パイロット領域２２の周囲にｎドープエリアを有することによって、ｐドープエリアは、ベース層厚み２０１の２倍未満の幅を有する（したがって第２の領域２０を形成する）ｐドープエリアが配置される。
パイロット領域２２には、第１の領域は配置または含まれていない。パイロット領域２２をはさんで、第１の領域１０は、ベース層厚み１０２の２倍を超える距離を有する。これは、互いに対してより小さな距離を有する第１の領域１０によってパイロット領域２２が取り囲まれ得るが、パイロット領域エリアをはさんで任意の２つの第１の領域１０の間の距離がベース層厚み１０２の２倍よりも大きい可能性があることを意味する。他の例示的な実施例では、各々のパイロット領域エリアは、ベース層厚み１０２の２．５倍、特に３倍または４倍よりも大きな幅を有する。少なくとも１つの第２の領域は、少なくとも１つのパイロット領域２２ではないアノード層２の一部である。
幅がベース層厚み１０２の２倍よりも大きなパイロット領域２２、すなわちｐドープエリアは、活性領域と末端領域との間の界面とパイロット領域境界との間に、ベース層厚み１０２の少なくとも１倍、特にベース層厚み１０２の２倍の最小距離があるように素子の中央部分に配置されている。少なくとも１つのパイロット領域２２の面積の合計（総面積）は、混合領域１０，２０の面積の１０％〜４５％であり、例示的には１１〜４３％である。さらに、各々の第１の領域幅１１は、ベース層厚み１０２よりも小さい。
パイロット領域２２の投影部にソース領域３が配置される素子では、パイロット領域２２は、活性領域１１０の一部になり、パイロット領域面積は、活性領域面積の１０〜３０％であり得る。
パイロット領域は、ベース層厚み１０２の少なくとも２倍の直径を有する円（ｐドープエリア）が、エミッタ側１０４に平行な平面において領域面積全体にわたってパイロット領域に配置され得るようなパイロット領域面積を有する。このｐドープパイロット領域２２には、ｎドープ領域１０は含まれていない。第１の領域１０は、ベース層厚み１０２の２倍、例示的にはベース層厚み１０２の１倍よりも小さな互いからの距離でパイロット領域境界上に配置されている。
例示的な実施例では、パイロット領域の幅は、少なくとも２００μｍであってもよく、少なくとも５００μｍであってもよく、または少なくとも１０００μｍであってもよい。別の例示的な実施例では、パイロット領域の幅は、ベース層厚み１０２の少なくとも２倍であってもよく、少なくとも２．５倍であってもよく、少なくとも３倍であってもよく、または少なくとも４倍であってもよい。
第２の領域２０および第１の領域１０は、短絡領域を形成する。第２の領域２０は、パイロット領域２２ではないｐドープ領域である。別の例示的な実施例では、少なくとも１つの第２の領域幅２１は、ベース層厚み１０２の１倍以上であり（しかし、ベース層厚み１０２の２倍よりも小さく）、特に各々の第２の領域幅２１は、ベース層厚み１０２以上であり、各々の第１の領域幅１１は、ベース層厚み１０２よりも小さい。
別の例示的な実施例では、中央領域におけるウェハ１００の総面積に対する第２の領域２０およびパイロット領域２２の総面積（すなわち、活性領域１１０の一部であるパイロット領域面積＋第１および第２の領域の面積）は、７０％から９０％までである。このような素子では、第２の領域２０＋パイロット領域２２の面積に対する第１の領域１０の総面積は、１０％〜４５％（中央エリアの１０〜３０％に対応）である。
さらなる好ましい実施例では、少なくとも１つのパイロット領域２２の総面積は、混合領域の１８〜３３％であり、例示的には２２〜２８％である（すなわち、中央エリアの１５〜２５％または１８〜２２％、およそ２０％である）。
第１および第２の領域１０，２０の典型的な構成は、（図２、図１７および図２２、図２３に示されるように）ストライプ構成である。しかし、第１および第２の領域に任意の適切な構成が使用されてもよい。
短絡した第１および／または第２の領域１０，２０の幅１１，２１は、例えば図２および図３に示されるように第１およびパイロット領域１０，２０がウェハ１００にわたって規則的な幾何学的態様で配置されるようにウェハエリア全体にわたって一定であり得るが、それらの幅は、ウェハ１００にわたって変化してもよい。第２の領域２０がストライプとして形成される場合、当該ストライプは、図３に示されるように第１の領域によって囲まれ得る。
図１７〜図１９には、素子の活性領域１１０のみが示されている。典型的には第１および第２の領域１０，２０が配置されるが、代替的にこの領域もｎドープ領域またはｐドープ領域からなっていてもよい末端領域１１１は、活性領域１１０を囲んでいる。
素子に大きなパイロット領域２２が存在することによって、初期スナップバックが除去される。残りの第２の領域２０がより小さな寸法を有しているので、これらのｐドープ領域が次々にオンにされたときに二次スナップバックが存在し、オン状態特性に負性抵抗の急上昇を引き起こす可能性がある。パイロット領域の近くにより大きな幅の第２の領域２０を有することによって、および、後続の第２の領域の幅を減少させることによって、スムーズな遷移が実現され、それによって、スナップバック現象がさらに低下され、または回避されさえする。
パイロット領域２２の投影部に（パイロット領域２２の真向いに）位置するエミッタ側１０４の各エリアにおいて、複数のソース領域３は、第１の面密度３１を有する。混合領域（第１および第２の領域１０，２０）の投影部に位置するエミッタ側１０４の各エリアにおいて、複数のソース領域３は、第２の面密度３１を有する。第１の面密度３１は、第２の面密度３２よりも低い。これは、エミッタ側１０４のパイロット領域２２の投影部では、ソース領域が配置されていないか、または、少なくともソース領域の面密度が混合領域の投影部よりもはるかに小さいことを意味する。「投影部」とは、エリアまたは層が別の層／エリアおよびコレクタ側１０３に平行に配置されることを意味するであろう。層／エリアは、横方向シフトなしに互いに真向いに位置している。
他の例示的な実施例では、第１の面密度３１は、第２の面密度３２の５０％よりも低く、または第２の面密度３２の１０％よりも低く、または第２の面密度３２の５％よりも低い。別の例示的な実施例では、パイロット領域２２の投影部に配置されるソース領域３はない。この場合、パイロット領域２２の投影部における領域は、素子の活性領域１１０に寄与しないが、パイロット領域２２は、活性領域１１０の一部である混合領域１０，２０によって取囲まれている。
図２３は、本発明のＲＣ−ＩＧＢＴの断面図を示す。図の中央部にパイロット領域２２が配置されており、その上方において（すなわち、その投影部において）、ソース領域３は、第１および第２の混合領域１０，２０がコレクタ側１０３に配置されるエリアにおける第２の面密度３２と比較して低減された第１の面密度３１を有する。明確にするために、当該図では、ソース領域３、したがってソース領域の密度３１，３２の代わりに、ＭＯＳセル２５０がエミッタ側１０４に示されている。各々のＭＯＳセル２５０は、ゲート電極５′と、ソース領域３と、ウェル層４とを備え、エミッタ電極８からベース層１０１にチャネルが形成可能であるようにエミッタ電極８に対するソース領域３およびウェル層４の接触部も備える。当該図は、低減された第１の面密度３１を示しているが、パイロット領域２２の上方にソース領域が全く配置されていなくてもよい。
パイロット領域２２の反対側のこのエリアに、すなわちパイロット領域２２の投影部に、ゲート電極５の外部接触部のためのゲートパッド５５がエミッタ側１０４に配置されてもよい（図４）。ゲートパッド５５は、ゲート電極５を外部接触部に電気的に接続するために使用される。このようなゲートパッド５５は、素子の活性領域１１０に例示的に配置されている。この領域では、ソース領域に使用されるエリアがないか、または少なくともソース領域に使用されるエリアが少ないので、スペースがこのようなゲートパッド５５に利用可能であり、必要であれば活性エリアを解放する。代替的に、このようなゲートパッド５５は、活性領域１１０内のその他の場所、例えば活性領域１１０のコーナー（図５）に独立して配置されてもよい。
例示的な実施例では、パイロット領域２２は、（図６、図７、図８、図１１、図１２および図１３に示されるように）単一の領域で構成されている。代替的に、パイロット領域は、ベース層厚み１０２のせいぜい２倍、特にベース層厚み１０２のせいぜい１倍だけ互いに分離される複数の領域を備えていてもよい（図１４、図１５、図１６）。パイロット領域２２が複数の領域を備えている場合には、第１の領域１０は、典型的には、パイロット領域２２に属する２つの領域の間に配置されるか、または、少なくとも中間のスペースが第１の領域１０を備え、すなわち中間のスペースが第１および第２の領域１０，２０を備える。
別の例示的な実施例では、第１の領域１０は、ウェハ１００にわたってストライプとして配置されている。複数のストライプが横列状に配置され、複数のこのような横列が活性領域１１０内に縦列状に配置される（図２）。
別の例示的な実施例では、パイロット領域２２は、活性領域１１０内で各々の第２の領域２０に接続されている（図１７）。
別の好ましい実施例では、パイロット領域２２は、正方形、長方形、円形、星形、ひし形、三ツ星形、または六角形もしくは別の多角構成のような多角形を有する。
図６は、正方形を有するこのようなパイロット領域２２を示し、図７は、円形を有するパイロット領域２２を示す。図６〜図８では、第１および第２の領域１０，２０は、明確にするために単に１０，２０で示されるエリアを網掛けすることによって示されているが、網掛けエリアは、例えば図２および図３に示されるように第１および第２の領域１０，２０が交互になったエリアであることが意図されている。
最短距離は、上記領域エリア内の点と上記領域境界上の点との間の最小長さである。上記領域内の全ての可能な最短距離（すなわち、あらゆる可能な距離）の最大値は、正方形の構成（図６）では、正方形の中心点といずれかの境界線の中点との間の距離である。これは、素子のスイッチング中に電荷を均一にするための最長距離である。領域幅は、この最大値の２倍であると規定され、すなわち、幅は正方形の端縁の長さである。
図７に示されるようにパイロット領域２２が円形である場合には、パイロット領域幅２３は、パイロット領域の直径に対応する（やはり、最大値は、円の中心点から円形パイロット領域の境界上の任意の点までで測定される）。
パイロット領域２２が例えば十字形のように細長い指状部（突出部）を備える星形を有することによって、熱分布を向上させることができる。なぜなら、パイロット領域２２のサイズを大きくする必要なく、このＩＧＢＴエリアにおいて熱が生成されるからである。星形は、少なくとも３つのこのような突出部を有する突出部（指状部）によって囲まれる領域の任意の中央エリアを意味するであろう。図８に示される十字は、４つのこのような突出部によって形成される。当然のことながら、三角形における３つの指状部（３つの腕の星形もしくは三ツ星形）または星形の構成における５つ以上の指状部など、４つ以外の別の数の指状部も星形の構成において使用されてもよい。
例示的な実施例では、指状部は、幅が当該エリアの長さよりも小さいエリアであると理解されるであろう。このような指状部は、十字（図８）として形成され得るが、当然のことながら、三角形における３つの指状部または星形の構成における５つ以上の指状部など、４つ以外の別の数の指状部も使用されてもよい。
図８は、十字形状の第２のパイロット領域２２を示す。この場合に最短距離の最大値（パイロット領域幅２３）がどのようなものであるかを説明するために、十字は、仮定的に４つの外側長方形と中央長方形とに分割される。十字領域内の点と十字領域の境界との間の任意の最短距離の最大値は、十字の中央長方形の中点から、２つの隣接する外側長方形が接する４つの点のうちの１つまでに存在する。この最大値の２倍であるパイロット領域幅２３は、破線として示されている。最大値は、素子のオン／オフが切替えられた場合またはその逆の場合に領域を充電または放電するために電子または正孔が流れなければならない最長の道である。
図１８は、本発明の素子の別の例示的な実施例を示し、当該素子では、正方形の構成のパイロット領域２２は、活性領域１１０の境界まで延在する第２の領域２０に接続されている。素子が複数のパイロット領域２２を備える場合には、これらの領域２２は、第２の領域２０によって互いに相互接続される。別の例示的な実施例では、活性領域１１０の境界まで広がる第２の領域２０は、少なくともパイロット領域と活性領域の境界との間に径方向に配置されている。「径方向」とは、第２の領域が活性領域の境界との短い接続部であるように第２の領域がパイロット領域２２の周囲に星状に配置されていることを意味する。図１９は、十字構成のパイロット領域を示し、図１７は、ストライプ構成のパイロット領域を示す。これらの図では、第２の領域の一部のみが、パイロット領域境界から活性領域境界まで放射状に広がっており、そのため最も短い接続部を形成している。例えば、正方形、長方形または星形のコーナーでは、第１の領域間の距離が大きくならないように第２の領域が延在している（すなわち、第１の領域の距離についての幾何学的規則が満たされる）。
ベース層厚みの少なくとも２倍の幅を有する大きなパイロット領域がパイロット領域として素子に存在することによって、初期スナップバックが除去される。第２の領域のサイズが小さいために、これらのｐドープ領域が次々にオンにされたときに二次スナップバックが存在し、第２の領域がパイロット領域から切離された場合にオン状態特性に負性抵抗の急上昇を引き起こす可能性がある。第２の領域に接続されたパイロット領域を有することによって、および、活性領域と末端領域との間の界面とパイロット領域との間に第２の領域を径方向に延在させることによって、スナップバック現象がさらに低下され、または回避されさえする。
図１にも示されるように、別の実施例では、ＲＣ−ＩＧＢＴ１０は、ベース層１０１とカソードおよびアノード層１，２のそれぞれの層との間に配置されるｎ型バッファ層７をさらに備えていてもよく、当該バッファ層７は、ベース層１０１よりも高いドーピング濃度を有する。
バッファ層７は、好ましくはせいぜい１＊１０１６ｃｍ−３の最大ドーピング濃度を有する。
図１０に示される別の好ましい実施例では、オン状態損失を低くするために、ウェル層４とベース層１０１との間にｎドープ強化層４１が配置されている。強化層４１は、ウェル層４をベース層１０１から分離し、ベース層１０１よりも高いドーピング濃度を有する。強化層４１は、平面ゲート構成およびトレンチゲート構成で存在してもよい。
別の実施例では、層の導電型は切替えられ、すなわち第１の導電型の層は全て、ｐ型（例えばベース層１０１）であり、第２の導電型の層は全て、ｎ型（例えばウェル層４）である。
本発明の逆導通半導体素子２００は、例えばコンバータで使用されてもよい。
参照符号の一覧
１ カソード層、１０ 第１の領域、１１ 第１の領域の幅、２ アノード層、２０ 第２の領域、２１ 第２の領域の幅、２２ パイロット領域、２３ パイロット領域の幅、３ ソース領域、３１ 第１の面密度、３２ 第２の面密度、４ ウェル層、４１ 強化層、５，５′ ゲート層、５５ ゲートパッド、６ 絶縁層、６１ 第１の電気絶縁層、６２ 第２の電気絶縁層、７ バッファ層、８ エミッタ電極、９ コレクタ電極、１００ ウェハ、１０１ ベース層、１０２ ベース層厚み、１０３ コレクタ側、１０４ エミッタ側、１１０ 活性領域、１１１ 末端エリア、１１２ パイロット領域境界と活性領域境界との間の距離、２００ ＲＣ−ＩＧＢＴ、２５０ ＭＯＳセル。

Claims (15)

  1. 逆導通半導体素子（２００）であって、フリーホイールダイオードと、絶縁ゲートバイポーラトランジスタとを共通のウェハ（１００）上に備え、前記ウェハ（１００）の一部は、第１のドーピング濃度およびベース層厚み（１０２）を有する第１の導電型のベース層（１０１）を形成し、
    前記絶縁ゲートバイポーラトランジスタは、コレクタ側（１０３）と、前記ウェハ（１００）の前記コレクタ側（１０３）とは反対側のエミッタ側（１０４）とを備え、
    前記ベース層厚み（１０２）は、前記第１のドーピング濃度を有する前記ウェハの部分の前記コレクタ側（１０３）と前記エミッタ側（１０４）との間の最大垂直距離であり、
    前記第１の導電型および前記第１のドーピング濃度よりも高いドーピング濃度のカソード層（１）と、前記第１の導電型とは異なる第２の導電型のアノード層（２）とが、前記コレクタ側（１０３）に交互に配置され、
    前記第１の導電型の複数のソース領域（３）と、前記第２の導電型のウェル層（４）と、第１の絶縁層（６１）によって前記第１または第２の導電型のいずれかの層から絶縁される導電性ゲート層（５）を有するゲート電極とが、前記エミッタ側（１０４）に配置され、
    前記カソード層（１）は、少なくとも１つの第１の領域（１０）を備え、各々の第１の領域（１０）は、第１の領域幅（１１）を有し、
    前記アノード層（２）は、少なくとも１つの第２の領域（２０）を備え、各々の第２の領域（２０）は、第２の領域幅（２１）を有し、前記アノード層（２）は、少なくとも１つのパイロット領域（２２）を備え、各々のパイロット領域（２２）は、パイロット領域幅（２３）を有し、
    いかなる領域も、領域幅と、領域境界によって囲まれる領域面積とを有し、
    最短距離は、前記領域面積内の点と前記領域境界上の点との間の最小長さであり、
    各々の領域幅は、前記領域内の全ての最短距離の最大値の２倍であると規定され、
    前記逆導通半導体素子（２００）は、前記素子（２００）の中央部分に活性領域（１１０）を備え、前記活性領域（１１０）は、前記ウェハ（１００）内のエリアであり、前記エリアは、前記ソース領域（３）、ウェル層（４）およびゲート層（５０）を含み、前記ソース領域（３）、ウェル層（４）およびゲート層（５０）の投影部に配置され、
    各々のパイロット領域エリアは、前記ベース層厚み（１０２）の少なくとも２倍の幅を有するエリアであり、
    前記パイロット領域（２２）は、前記ベース層厚み（１０２）の２倍未満の互いからの距離を有する第１の領域（１０）によって、パイロット領域境界で横方向から囲まれ、
    前記少なくとも１つの第２の領域（２０）は、前記少なくとも１つのパイロット領域（２２）ではない前記アノード層（２）の部分であり、
    混合領域は、前記少なくとも１つの第１および第２の領域（１０，２０）を備え、
    前記少なくとも１つのパイロット領域（２２）は、前記混合領域が前記少なくとも１つのパイロット領域（２２）を横方向から囲むように前記素子（２００）の前記中央部分に配置され、
    前記混合領域は、前記ベース層厚み（１０２）の少なくとも１倍の幅を有し、
    前記少なくとも１つのパイロット領域（２２）の総面積は、前記混合領域の面積の１０％〜４５％であり、
    各々の第１の領域幅（１１）は、前記ベース層厚み（１０２）よりも小さく、
    前記少なくとも１つのパイロット領域（２２）のうちの１つの投影部に位置する前記エミッタ側（１０４）の各エリアにおいて、前記複数のソース領域（３）は、第１の面密度（３１）を有し、
    前記混合領域の投影部に位置する前記エミッタ側（１０４）の各エリアにおいて、前記複数のソース領域（３）は、第２の面密度（３２）を有し、
    前記第１の面密度（３１）は、前記第２の面密度（３２）よりも低いことを特徴とする、逆導通半導体素子（２００）。
  2. 前記第１の面密度（３１）は、前記第２の面密度（３２）のせいぜい５０％またはせいぜい１０％またはせいぜい５％であることを特徴とする、請求項１に記載の逆導通半導体素子（２００）。
  3. 前記第１の面密度（３１）はゼロであることを特徴とする、請求項１に記載の逆導通半導体素子（２００）。
  4. 前記少なくとも１つのパイロット領域（２２）のうちの１つの投影部と重なる前記エミッタ側（１０４）に、前記ゲート電極（５）の外部接触部のためのゲートパッドが配置されることを特徴とする、請求項１から３のいずれか１項に記載の逆導通半導体素子（２００）。
  5. 少なくとも１つまたは各々の第２の領域幅（２１）は、前記ベース層厚み（１０２）よりも大きいことを特徴とする、請求項１から４のいずれか１項に記載の逆導通半導体素子（２００）。
  6. 各々のパイロット領域エリアは、前記ベース層厚み（１０２）の少なくとも２．５倍または３倍または４倍の幅を有することを特徴とする、請求項１から５のいずれか１項に記載の逆導通半導体素子（２００）。
  7. 前記パイロット領域（２２）は、正方形、長方形、円形、星形、ひし形、または六角形を有することを特徴とする、請求項１から６のいずれか１項に記載の逆導通半導体素子（２００）。
  8. 前記パイロット領域（２２）は、三ツ星を形成する３つの突出部、十字を形成する４つの突出部、または５つ以上の突出部を備える星形を有することを特徴とする、請求項７に記載の逆導通半導体素子（２００）。
  9. 前記少なくとも１つのパイロット領域（２２）は、少なくとも１つまたは各々の第２の領域（２０）に接続されることを特徴とする、請求項１から８のいずれか１項に記載の逆導通半導体素子（２００）。
  10. 前記少なくとも１つのパイロット領域（２２）は、単一のパイロット領域であるか、または、少なくとも２つのパイロット領域（２２）は、第２の領域（２０）を介して互いに相互接続され、前記単一のパイロット領域または前記少なくとも２つのパイロット領域は、前記活性領域（１１０）の境界まで延在する第２の領域（２２）に接続されることを特徴とする、請求項９に記載の逆導通半導体素子（２００）。
  11. 前記第２の領域（２０）＋パイロット領域（２２）の面積に対する前記第１の領域（１０，１２）の総面積は、１０％〜４５％であることを特徴とする、請求項１から１０のいずれか１項に記載の逆導通半導体素子（２００）。
  12. 前記少なくとも１つのパイロット領域（２２）の総面積は、前記混合領域の１８％〜３３％または２２％〜２８％であることを特徴とする、請求項１から１１のいずれか１項に記載の逆導通半導体素子（２００）。
  13. 前記少なくとも１つのパイロット領域（２２）は、単一の領域で構成されるか、または、前記少なくとも１つのパイロット領域（２２）は、前記ベース層厚み（１０２）のせいぜい２倍、特に前記ベース層厚み（１０２）のせいぜい１倍だけ互いに分離される複数の領域を備えることを特徴とする、請求項１から１２のいずれか１項に記載の逆導通半導体素子（２００）。
  14. 前記混合領域は、前記ベース層厚み（１０２）の少なくとも２倍の幅を有することを特徴とする、請求項１から１３のいずれか１項に記載の逆導通半導体素子（２００）。
  15. 前記ゲート電極は、トレンチゲート電極（５）または平面ゲート電極（５′）として形成されることを特徴とする、請求項１から１４のいずれか１項に記載の逆導通半導体素子（２００）。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017051464A1 (ja) * 2015-09-25 2017-03-30 三菱電機株式会社 半導体装置
CN111816708B (zh) * 2020-09-01 2020-11-27 晟芯世科电力电子(南京)有限公司 一种抗浪涌SiC MOSFET器件及其制造方法
DE102021002618A1 (de) 2021-05-19 2022-11-24 Infineon Technologies Ag Leistungshalbleitervorrichtung
EP4199100A1 (en) 2021-12-20 2023-06-21 Hitachi Energy Switzerland AG Reverse-conducting insulated gate bipolar transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005019178A1 (de) * 2005-04-25 2006-11-02 Infineon Technologies Ag Halbleiterbauelement, insbesondere rückwärts leitender IGBT
JP2010263215A (ja) * 2009-04-29 2010-11-18 Abb Technology Ag 逆導電半導体デバイス
JP2012507842A (ja) * 2008-11-05 2012-03-29 アーベーベー・テヒノロギー・アーゲー 逆伝導半導体装置
JP2013138069A (ja) * 2011-12-28 2013-07-11 Denso Corp 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4506808B2 (ja) * 2007-10-15 2010-07-21 株式会社デンソー 半導体装置
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
CN202977426U (zh) * 2012-12-13 2013-06-05 中国科学院微电子研究所 一种逆导型igbt的背面版图布局

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005019178A1 (de) * 2005-04-25 2006-11-02 Infineon Technologies Ag Halbleiterbauelement, insbesondere rückwärts leitender IGBT
JP2012507842A (ja) * 2008-11-05 2012-03-29 アーベーベー・テヒノロギー・アーゲー 逆伝導半導体装置
JP2010263215A (ja) * 2009-04-29 2010-11-18 Abb Technology Ag 逆導電半導体デバイス
JP2013138069A (ja) * 2011-12-28 2013-07-11 Denso Corp 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
L.STORASTA ET AL.: "The Radial Layout Design Concept for the Bi-mode Insulated Gate Transistor", PROSEEDINGS OF THE 23RD INTERNATIONAL SYMPOSIUM ON POWER SEMICONDUCTOR DEVICES & IC'S, JPN6016047292, 23 May 2011 (2011-05-23), US, pages 56 - 59, XP031933162, ISSN: 0003507227, DOI: 10.1109/ISPSD.2011.5890789 *

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