JP2017228785A - 半導体装置の製造方法および半導体製造装置 - Google Patents
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Abstract
【解決手段】本実施形態による半導体装置の製造方法は、被研磨膜の研磨速度を制御するために該被研磨膜へイオンを注入することにより該被研磨膜の表面を改質する。改質された被研磨膜の表面は、CMP法を用いて研磨される。
【選択図】図1
Description
図1(A)〜図1(C)は、参考例による半導体装置の製造方法を示す断面図である。
半導体装置は、特に限定しないが、例えば、半導体メモリ、高速ロジックLSI、システムLSI、メモリ・ロジック混載LSI等でよい。
ヘッド240が回転することによって、半導体基板10を研磨パッド210上で回転させる。このとき、半導体基板10と研磨パッド210との間には、セリアスラリ、シリカスラリまたはアルミナスラリ等が供給される。これにより、図1(C)の半導体基板10の下面に形成された被研磨膜20が研磨される。研磨パッドとしては、例えば、発泡性ポリウレタンパットからなる。リテーナリング220は、例えば、セラミックからなる。
図3は、第1の実施形態による半導体装置の製造方法を示す平面図である。第1の実施形態では、被研磨膜20の表面領域のうち、半導体基板10の外周部Pexを除く領域(以下、中心部Pinともいう)に上記第1種類のドーパントを選択的に注入する。
このようなイオンビームマスク120を用いることによって、イオンビームは、半導体基板10の中心部Pinにおける被研磨膜20の表面に選択的に照射される。これにより、ドーパントは、半導体基板10の中心部Pinにおける被研磨膜20に外周部Pexへイオン注入される。尚、イオンビームマスク120は、例えば、半導体材料、グラファイト、ダイヤモンドライクカーボン(DLC)、Si、SiC等の非金属材料からなる。イオンビームマスク120として半導体ウェハ(例えば、シリコンウェハ)を利用してもよい。このように、第1の実施形態に用いられるイオン注入装置100は、被研磨膜20の研磨速度を促進するために被研磨膜20へイオンビームを照射する。このとき、イオンビームマスク120は、イオンビームの一部を遮蔽するために被研磨膜20を部分的に被覆する。これにより、リソグラフィ技術を経ることなく、半導体基板10の中心部Pinにおける被研磨膜20に第1種類のドーパントを選択的にイオン注入することができる。
図6は、第2の実施形態による半導体装置の製造方法を示す平面図である。第2の実施形態では、被研磨膜20の表面領域のうち、半導体基板10の外周部Pexに第2種類のドーパントを選択的に注入する。第2種類のドーパントは、例えば、炭素(C)、窒素(N)またはシリコン(Si)等でよい。イオン注入は、約1〜5.00×1015/cm2のドーズ量のドーパントを約50KeVの加速電圧で行われる。第2種類のドーパントは、スラリと被研磨膜20との反応を抑制する元素である。従って、第2種類のドーパントは、半導体基板10の外周部Pexにおける被研磨膜20の研磨速度を低下させるためにイオン注入される。
即ち、被研磨膜20がシリコン酸化膜である場合、窒素がイオン注入された被研磨膜20は、シリコン酸化膜を構成するSiとOとの結合が窒素イオンの注入によって分断されている。このようなシリコン酸化膜は、CMP工程の期間中にCMPの溶液中のイオンと反応しやすい状態、すなわちエッチングされやすい状態となっている。一方、窒素イオンを注入した後に、上述の熱処理を行うと、被研磨膜20において結合欠陥が修復される。これにより、SiとOとの結合よりも結合エネルギーの大きなSiとNとの結合が被研磨膜20中に形成される。このため、CMP工程の期間中に、被研磨膜20は、CMPの溶液中のイオンと反応しにくい状態、すなわちエッチングされにくい状態となっている。以上のような理由で、窒素(N)は、第1の種類のドーパントおよび第2の種類のドーパントとして用いることができる。
図8は、第3の実施形態による半導体装置の製造方法を示すフロー図である。第3の実施形態は、第2および第2の実施形態の組み合わせである。即ち、被研磨膜20の表面領域のうち、半導体基板10の中心部Pinに第1種類のドーパントを選択的に注入し、尚且つ、半導体基板10の外周部Pexに第2種類のドーパントを選択的に注入する。
一方、第2の実施形態では、第2種類のドーパントのイオン注入後、被研磨膜20を熱処理する。従って、第3の実施形態では、第2種類のドーパントのイオン注入工程、熱処理工程および第1種類のドーパントのイオン注入工程の順番で実行する。これにより、第2および第2の実施形態を組み合わせることができる。
図9は、第4の実施形態による半導体装置の製造方法に従って形成された被研磨膜20に含まれるドーパントの濃度を示すグラフである。尚、縦軸は、ドーパントの濃度を示し、横軸は、被研磨膜20の表面からの深さを示す。
P1は、加速度エネルギーが10keVであるときのドーパントの濃度ピークを示す。P2は、加速度エネルギーが30keVであるときのドーパントの濃度ピークを示す。P3は、加速度エネルギーが50keVであるときのドーパントの濃度ピークを示す。グラフのP1とP2との間では、加速度エネルギーが10keVおよび30keVであるときのドーパントが重複する。グラフのP2とP3との間では、加速度エネルギーが30keVおよび50keVであるときのドーパントが重複する。従って、ドーパントを10keV、30keV、50keVの加速度エネルギーでイオン注入することによって、図9の実線Ltotalのように深さD1〜D3の全体において、第1種類のドーパントの濃度が高濃度(例えば、1019cm−3以上)になる。即ち、被研磨膜20の表面からの深さがD1〜D3の範囲において、第1種類のドーパントの濃度プロファイルが、所謂、ボックス型の平坦なプロファイルとなる。これにより、被研磨膜20のD1〜D3の範囲において、研磨速度を促進させることができる。即ち、第4の実施形態によれば、被研磨膜20の深さ方向の広い範囲(D1〜D3)において研磨速度が促進されるので、CMP工程における研磨時間が短縮され得る。また、第1種類のドーパントをイオン注入する場合、第4の実施形態は、上記参考例および第1の実施形態の効果も得ることができる。尚、被研磨膜20の表面から研磨速度を促進させるためには、D1=0となるように、イオン注入装置100の加速度エネルギーを調整すればよい。
図10は、第5の実施形態による半導体装置の製造方法を示す平面図である。図10に示す半導体基板10の面内において、リソグラフィ工程におけるショットが実線の枠SHdまたはSHndで示されている。枠内に×が示されているショット領域SHndは、パターン(ダミーパターン)が形成されていない領域である。枠内に×が示されていないショット領域SHdは、パターン(またはダミーパターン)が形成されている領域である。
また、半導体基板10の太枠線B内に製品チップCHが形成される。製品チップCHは破線の枠で示されている。太線枠Bの外側の半導体基板10には、製品チップCHは形成されない。従って、太線枠Bの外側のショット領域SHdには、ダミーパターンが形成される。太線枠Bの外側のうちショット領域SHndには、パターン(ダミーパターン)は形成されない。
Claims (7)
- 中心部と外周部とを有する被研磨膜の前記外周部上にマスクを形成し、
前記外周部がマスクで覆われた前記被研磨膜に不純物を注入し、前記中心部のF、B、PまたはNイオンの不純物濃度を前記外周部のF、B、PまたはNイオンの不純物濃度より大きくして前記被研磨膜の表面を改質する半導体装置の製造方法。 - 前記不純物注入後に前記外周部上に形成されたマスクを除去し、
前記中心部上にマスクを形成し、
CまたはSiイオンを不純物として前記外周部に注入して前記被研磨膜の表面を改質する請求項1に記載の半導体装置の製造方法。 - 前記不純物の注入は、第1加速度エネルギーでイオン注入した後、前記第1加速度エネルギーよりも加速度エネルギーの大きい第2加速度エネルギーでイオン注入し、前記第2加速度エネルギーよりも加速度の大きい第3加速度エネルギーでイオン注入することを特徴とする請求項1または2のいずれか1項に記載の半導体装置の製造方法。
- 前記第1加速度エネルギーでのイオン注入は第1深さに不純物の濃度ピークを有し、前記第2加速度エネルギーでのイオン注入は前記第1深さよりも深い第2深さに不純物の濃度ピークを有し、前記第3加速度エネルギーでのイオン注入は前記第2深さよりも深い第3深さに不純物の濃度ピークを有することを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記改質後の前記被研磨膜の表面を、CMP法を用いて研磨することを具備
する請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。 - 中心部と外周部とを含む被研磨膜上で、前記外周部のうちパターンが形成される領域と前記中心部とをマスクで覆い、
前記マスクで覆われた被研磨膜に不純物を注入して前記外周部のうちパターンが形成されない領域の研磨レートを促進させ、
前記マスクを除去し、
前記被研磨膜の表面をCMP法によって研磨する半導体装置の製造方法。 - 中心部と外周部とを有する被研磨膜の研磨速度を制御するために前記被研磨膜へイオンビームを照射する照射部と、
前記照射部から前記中心部へのイオンビームを遮断するために、前記被研磨膜の中心部を被覆する第1イオンビームマスクと、
前記照射部から前記外周部へのイオンビームを遮断するために、前記被研磨膜の外周部を被覆する第2イオンビームマスクと、
を備えた半導体製造装置。
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Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS495572A (ja) * | 1972-05-04 | 1974-01-18 | ||
JPH09283613A (ja) * | 1996-04-17 | 1997-10-31 | Nec Corp | 半導体装置の製造方法 |
JPH11274292A (ja) * | 1998-03-25 | 1999-10-08 | Sony Corp | 張り合わせsoi基板の作製方法 |
JP2001203169A (ja) * | 2000-01-19 | 2001-07-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法と注入用露光マスク |
JP2002057153A (ja) * | 2000-08-08 | 2002-02-22 | Mitsubishi Electric Corp | 半導体装置の製造方法およびその製造装置 |
JP2003007702A (ja) * | 2001-06-20 | 2003-01-10 | Sony Corp | 半導体装置の製造方法 |
JP2003208869A (ja) * | 2000-12-06 | 2003-07-25 | Ulvac Japan Ltd | イオン注入装置およびイオン注入方法 |
JP2008016692A (ja) * | 2006-07-07 | 2008-01-24 | Fujifilm Corp | 半導体装置の製造方法 |
JP2008124432A (ja) * | 2006-10-16 | 2008-05-29 | Sharp Corp | イオン注入用マスクと、これを使用するイオン注入方法およびイオン注入装置 |
US20090227087A1 (en) * | 2008-03-04 | 2009-09-10 | Varian Semiconductor Equipment Associates, Inc. | Method to improve uniformity of chemical mechanical polishing planarization |
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Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS495572A (ja) * | 1972-05-04 | 1974-01-18 | ||
JPH09283613A (ja) * | 1996-04-17 | 1997-10-31 | Nec Corp | 半導体装置の製造方法 |
JPH11274292A (ja) * | 1998-03-25 | 1999-10-08 | Sony Corp | 張り合わせsoi基板の作製方法 |
JP2001203169A (ja) * | 2000-01-19 | 2001-07-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法と注入用露光マスク |
JP2002057153A (ja) * | 2000-08-08 | 2002-02-22 | Mitsubishi Electric Corp | 半導体装置の製造方法およびその製造装置 |
JP2003208869A (ja) * | 2000-12-06 | 2003-07-25 | Ulvac Japan Ltd | イオン注入装置およびイオン注入方法 |
JP2003007702A (ja) * | 2001-06-20 | 2003-01-10 | Sony Corp | 半導体装置の製造方法 |
JP2008016692A (ja) * | 2006-07-07 | 2008-01-24 | Fujifilm Corp | 半導体装置の製造方法 |
JP2008124432A (ja) * | 2006-10-16 | 2008-05-29 | Sharp Corp | イオン注入用マスクと、これを使用するイオン注入方法およびイオン注入装置 |
US20090227087A1 (en) * | 2008-03-04 | 2009-09-10 | Varian Semiconductor Equipment Associates, Inc. | Method to improve uniformity of chemical mechanical polishing planarization |
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