JP2017228785A - 半導体装置の製造方法および半導体製造装置 - Google Patents

半導体装置の製造方法および半導体製造装置 Download PDF

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松井 之輝
Yukiteru Matsui
之輝 松井
須黒 恭一
Kyoichi Suguro
恭一 須黒
聡文 側瀬
Akifumi Kawase
聡文 側瀬
川崎 貴彦
Takahiko Kawasaki
貴彦 川崎
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Abstract

【課題】被研磨膜の加工精度および生産性を向上させることができる半導体装置の製造方法および半導体製造装置を提供する。
【解決手段】本実施形態による半導体装置の製造方法は、被研磨膜の研磨速度を制御するために該被研磨膜へイオンを注入することにより該被研磨膜の表面を改質する。改質された被研磨膜の表面は、CMP法を用いて研磨される。
【選択図】図1

Description

本発明による実施形態は、半導体装置の製造方法および半導体製造装置に関する。
従来から半導体装置のプロセス技術において、CMP(Chemical Mechanical Polishing)法は、半導体ウェハを平坦化する技術として用いられている。CMP法においては、スループットあるいはコスト等の生産性の向上が要求されており、かつ、半導体ウェハの面内均一性あるいは平坦性等の加工精度も要求されている。
例えば、3次元構造を有する立体型メモリ等では、保護膜等の凹凸が大きく、平坦化すべき段差が大きい。この場合、研磨すべき保護膜等の膜厚が厚くなり、研磨時間が長くなる。その結果、スループットが低下するという問題が生じていた。
これに対して、研磨速度を向上する手段として研磨対象膜にイオン注入する手法が知られている。研磨対象膜の全面へのイオン注入または凸部への選択的イオン注入した後に研磨することで、研磨対象膜のうちイオン注入された箇所の研磨速度を向上させられる。
しかしながら、これら手法では、研磨速度が不十分であったり、研磨後の半導体ウェハの面内均一性が劣化したりするという問題が生じていた。
特開2001−44201号公報 特開平9−162144号公報 特開2000−12491号公報
被研磨膜の生産性を適切に向上させることができる半導体装置の製造方法および半導体製造装置を提供する。
本実施形態による半導体装置の製造方法は、中心部と外周部とを有する被研磨膜の外周部上にマスクを形成し、外周部がマスクで覆われた被研磨膜に不純物を注入し、中心部のF、B、PまたはNイオンの不純物濃度を外周部のF、B、PまたはNイオンの不純物濃度より大きくして被研磨膜の表面を改質する。
第1の実施形態による半導体装置の製造方法を示す断面図。 ドーパントと研磨速度との関係を示すグラフ。 第2の実施形態による半導体装置の製造方法を示す平面図。 図1(C)の枠Cを拡大した断面図。 第2の実施形態におけるイオンビームマスクを備えたイオン注入装置100を示す概略的な構成図。 第3の実施形態による半導体装置の製造方法を示す平面図。 第3の実施形態におけるイオンビームマスク121を備えたイオン注入装置100を示す概略的な構成図。 第4の実施形態による半導体装置の製造方法を示すフロー図。 第5の実施形態による半導体装置の製造方法に従って形成された被研磨膜20に含まれるドーパントの濃度を示すグラフ。 第5の実施形態による半導体装置の製造方法を示す平面図。 第5の実施形態におけるイオンビームマスク120を備えたイオン注入装置100を示す概略的な構成図。
以下、図面を参照して本発明に係る参考例および実施形態を説明する。本参考例および本実施形態は、本発明を限定するものではない。
(参考例)
図1(A)〜図1(C)は、参考例による半導体装置の製造方法を示す断面図である。
半導体装置は、特に限定しないが、例えば、半導体メモリ、高速ロジックLSI、システムLSI、メモリ・ロジック混載LSI等でよい。
まず、半導体基板10上に半導体素子(図示せず)を形成し、図1(A)に示すように、半導体素子の上方に被研磨膜20を形成する。被研磨膜20はシリコン酸化膜からなる層間絶縁膜等の保護膜である。その他の被研磨膜20の例として、シリコン、タングステン、銅、アルミ等からなる膜であってもよい。
次に、図1(B)に示すように、被研磨膜20に第1種類のドーパントをイオン注入する。第1種類のドーパントは、例えば、フッ素(F)、ボロン(B、BF)、燐(P)または窒素(N)等でよい。イオン注入は、約5.00×1015/cmのドーズ量のドーパントを約50KeVの加速電圧で行われる。ドーパントは、被研磨膜20の全面に注入される。被研磨膜20のドーパントの濃度は、例えば、1019cm−3以上である。上記ドーパントのイオン注入により、被研磨膜20の表面領域における結晶結合(例えば、シリコン酸化膜のSiとOとの間の結合)が切断され、被研磨膜20の表面が改質される。
次に、図1(C)に示すように、CMP(Chemical Mechanical Polishing)法を用いて被研磨膜20を研磨する。CMP装置200は、研磨パッド210と、リテーナリング220と、メンブレン230と、ヘッド240とを備えている。半導体基板10は、研磨パッド210とメンブレン230との間に挟まれており、矢印の方向に押圧されている。
ヘッド240が回転することによって、半導体基板10を研磨パッド210上で回転させる。このとき、半導体基板10と研磨パッド210との間には、セリアスラリ、シリカスラリまたはアルミナスラリ等が供給される。これにより、図1(C)の半導体基板10の下面に形成された被研磨膜20が研磨される。研磨パッドとしては、例えば、発泡性ポリウレタンパットからなる。リテーナリング220は、例えば、セラミックからなる。
このとき、被研磨膜20の表面領域は上述のイオン注入によりダメージを受けているので、その研磨速度は、ダメージを受けていない被研磨膜の研磨速度よりも速くなっている。例えば、図2は、ドーパントと研磨速度との関係を示すグラフである。縦軸が研磨速度である。横軸がドーパントの種類を示す。Gnoはイオン注入していない被研磨膜20の研磨速度を示すグラフである。Gfはフッ素をイオン注入した被研磨膜20の研磨速度を示すグラフである。GnoとGfとを比較すると、フッ素イオンが注入された被研磨膜20の表面領域の研磨速度は、イオン注入されていない被研磨膜20の研磨速度よりも約10%上昇する。これは、フッ素イオンの注入により、被研磨膜20の表面領域における結晶結合が切断され、被研磨膜20の表面がダメージを受けたからである。尚、フッ素(F)のほか、ボロン(B、BF)、燐(P)または窒素(N)等の第1の種類のドーパントを被研磨膜20に注入しても、研磨速度を上昇させることができる。
このように、本参考例によれば、被研磨膜20の研磨速度を速めるために被研磨膜20の表面領域へ第1の種類のドーパントをイオン注入し、これにより被研磨膜20の表面を改質する。そして、改質された被研磨膜20の表面を、CMP法を用いて研磨する。これによって、CMP工程の研磨時間を短縮し、生産性を向上させることができる。また、被研磨膜20の第1種類のドーパント濃度を1019cm−3以上にすることによって研磨速度の促進効果をさらに向上させることができる。
(第1の実施形態)
図3は、第1の実施形態による半導体装置の製造方法を示す平面図である。第1の実施形態では、被研磨膜20の表面領域のうち、半導体基板10の外周部Pexを除く領域(以下、中心部Pinともいう)に上記第1種類のドーパントを選択的に注入する。
CMP法において、半導体基板10の外周部Pexにおける被研磨膜20に当たる研磨パッド210は、リテーナリング220の圧力に対するリバウンドによって起伏する。例えば、図4は、図1(C)の枠Cを拡大した断面図である。図4の矢印の向きおよび大きさは、それぞれ半導体基板10と研磨パッド210との間の圧力の向きおよび圧力の大きさを示す。起伏した研磨パッド210は半導体基板10の中心部Pinよりも外周部Pexにおいて強く押し付けられるので、半導体基板10の中心部Pinよりも外周部Pexにおいて研磨速度が上昇する。これにより、研磨後の被研磨膜20の表面の平坦性が損なわれる場合がある。
そこで、第1の実施形態では、半導体基板10の外周部Pexを除く中心部Pinにおける被研磨膜20に第1種類のドーパントを選択的にイオン注入する。半導体基板10の外周部Pexは、リテーナリング220の圧力によって研磨パッド210が起伏する領域を含んでいればよい。従って、例えば、半導体基板10が300mmの直径を有する半導体ウェハである場合、半導体基板10の外周部Pexは、例えば、約1mm〜30mmの幅を有する外縁側の領域となる。半導体基板10の中心部Pinは、上記外周部Pex以外の約299mm〜270mmの直径を有する中心側の領域となる。
このように、半導体基板10の中心部Pinにおける被研磨膜20に第1種類のドーパントを選択的にイオン注入することにより、半導体基板10の中心部Pinにおける被研磨膜20の研磨速度をその外周部Pexにおける被研磨膜20の研磨速度に接近させ、あるいは、略等しくすることができる。その結果、研磨後の被研磨膜20の表面の平坦性が向上する。
半導体基板10の中心部Pinに選択的にイオン注入するためには、イオン注入工程の前にリソグラフィ技術を用いて被研磨膜20の外周部Pex上を覆うようにレジストマスクを形成すればよい。あるいは、イオン注入工程において、ドーパントを阻止するイオンビームマスクを被研磨膜20の外周部Pex上方に配置してもよい。
図5は、第1の実施形態におけるイオンビームマスク120を備えたイオン注入装置100を示す概略的な構成図である。
イオン注入装置100は、イオンソース110と、引出電極111と、加速部115と、質量分離部116と、スキャナ117と、イオンビームマスク120と、基板ホルダ(サセプタ)130と、マスク搬送部(図示せず)と、を備える。イオンソース110は、ドーパントをイオン化する。引出電極111は、イオンソース110からイオン化されたドーパントを引き出す。加速部115は、イオン化されたドーパントを加速してイオンビームにし、基板ホルダ130に向かってイオンビームを照射する。即ち、イオンソース110および加速部115は、イオンビームの照射部として機能する。質量分離部116は、質量の相違によって所望のイオン種を選択し半導体基板10へ照射するために設けられている。質量分離部116または加速部115は、質量分析マグネットや質量分析スリットを含んでいてもよい。スキャナ117は、イオンビームの照射方向を調節する。基板ホルダ130は、半導体基板10を搭載する。
イオンビームマスク120は、半導体基板10(被研磨膜20の表面)の外周部Pexへ照射されるイオンビームを阻止するように円環状に形成されている。例えば、半導体基板10が300mmの直径を有する半導体ウェハである場合、イオンビームマスク120は、約260mmの直径の開口を有し、約20mmの幅を有する円環状のマスクでよい。
このようなイオンビームマスク120を用いることによって、イオンビームは、半導体基板10の中心部Pinにおける被研磨膜20の表面に選択的に照射される。これにより、ドーパントは、半導体基板10の中心部Pinにおける被研磨膜20に外周部Pexへイオン注入される。尚、イオンビームマスク120は、例えば、半導体材料、グラファイト、ダイヤモンドライクカーボン(DLC)、Si、SiC等の非金属材料からなる。イオンビームマスク120として半導体ウェハ(例えば、シリコンウェハ)を利用してもよい。このように、第1の実施形態に用いられるイオン注入装置100は、被研磨膜20の研磨速度を促進するために被研磨膜20へイオンビームを照射する。このとき、イオンビームマスク120は、イオンビームの一部を遮蔽するために被研磨膜20を部分的に被覆する。これにより、リソグラフィ技術を経ることなく、半導体基板10の中心部Pinにおける被研磨膜20に第1種類のドーパントを選択的にイオン注入することができる。
イオン注入装置100がリボン状イオンビームまたはスポット状イオンビームを射出する場合、イオンビームマスク120およびウェハホルダ130は、イオンビームの照射方向に対して垂直方向(縦方向または横方向のいずれでもよい)に互いに同期して移動すればよい。これにより、リボン状イオンビームまたはスポット状イオンビームを用いたとしても、イオン注入装置100は、中心部Pinの被研磨膜20に第1種類のドーパントを略均一にイオン注入することができる。
代替的に、イオンビームの走査技術を用いて被研磨膜20の中心部Pinに選択的にドーパントをイオン注入してもよい。この場合、イオン注入装置は、イオンビームの濃度を変化させながら該イオンビームを半導体基板10上に走査させる。さらに、イオン注入装置は、半導体基板を回転させ、再度、イオンビームの濃度を変化させながら該イオンビームを半導体基板10上に走査させる。これにより、イオン注入装置は、イオンビームマスク120を用いること無く、半導体基板10の中心部Pinにおける被研磨膜20を選択的に改質することができる。
尚、第1の実施形態において、イオンビームマスク120によって被覆されている外周部Pexには、ある程度ドーパントが導入されていてもよい。この場合、中心部Pinにより多くの第1種類のドーパントがイオン注入され、中心部Pinにおけるドーパントの濃度は、外周部Pexにおけるそれよりも1019cm−3以上高ければよい。これにより、半導体基板10の中心部Pinにおける被研磨膜20の研磨速度をその外周部Pexにおける被研磨膜20の研磨速度に接近させることができるからである。
(第2の実施形態)
図6は、第2の実施形態による半導体装置の製造方法を示す平面図である。第2の実施形態では、被研磨膜20の表面領域のうち、半導体基板10の外周部Pexに第2種類のドーパントを選択的に注入する。第2種類のドーパントは、例えば、炭素(C)、窒素(N)またはシリコン(Si)等でよい。イオン注入は、約1〜5.00×1015/cmのドーズ量のドーパントを約50KeVの加速電圧で行われる。第2種類のドーパントは、スラリと被研磨膜20との反応を抑制する元素である。従って、第2種類のドーパントは、半導体基板10の外周部Pexにおける被研磨膜20の研磨速度を低下させるためにイオン注入される。
次に、被研磨膜20を熱処理して、イオン注入による結晶欠陥を修復する。熱処理は、RTA(Rapid Thermal Anneal)、炉アニール、マイクロ波アニール等でよい。例えば、電気炉、ホットプレートあるいはランプ(例えば、ハロゲンランプなどを用いた場合には900℃以上の温度で熱処理することによって、イオン注入による結晶欠陥を修復させる。また、5.8GHzのマイクロ波照射を用いた場合には、800℃以下でもイオン注入による結晶欠陥を修復させることができる。この熱処理により、イオン注入によって切断された被研磨膜20の結晶結合を再結合させる。即ち、イオン注入によってダメージを受けた被研磨膜20を回復させる。被研磨膜20の膜質が回復するため、第2種類のドーパントによる研磨速度の低下は顕著になる。例えば、図2を再度参照する。Gsiは、シリコンをイオン注入した後に熱処理した被研磨膜20の研磨速度である。Gcは、炭素をイオン注入した後に熱処理した被研磨膜20の研磨速度である。GnoとGsi(またはGc)とを比較すると、シリコンまたは炭素が注入された被研磨膜20の表面領域の研磨速度は、イオン注入されていない被研磨膜20の研磨速度よりも低下する。これは、シリコンまたは炭素が、CMP工程において被研磨膜20とスラリとの反応を抑制し、被研磨膜20の研磨速度を抑制しているからである。尚、窒素(N)は、第1の種類のドーパントおよび第2の種類のドーパントとして用いることができる。これは、以下の理由による。
即ち、被研磨膜20がシリコン酸化膜である場合、窒素がイオン注入された被研磨膜20は、シリコン酸化膜を構成するSiとOとの結合が窒素イオンの注入によって分断されている。このようなシリコン酸化膜は、CMP工程の期間中にCMPの溶液中のイオンと反応しやすい状態、すなわちエッチングされやすい状態となっている。一方、窒素イオンを注入した後に、上述の熱処理を行うと、被研磨膜20において結合欠陥が修復される。これにより、SiとOとの結合よりも結合エネルギーの大きなSiとNとの結合が被研磨膜20中に形成される。このため、CMP工程の期間中に、被研磨膜20は、CMPの溶液中のイオンと反応しにくい状態、すなわちエッチングされにくい状態となっている。以上のような理由で、窒素(N)は、第1の種類のドーパントおよび第2の種類のドーパントとして用いることができる。
第2の実施形態では、半導体基板10の外周部Pexにおける被研磨膜20に第2種類のドーパントを選択的にイオン注入する。これにより、半導体基板10の外周部Pexにおける被研磨膜の研磨速度を半導体基板10の中心部Pinにおける被研磨膜の研磨速度に接近させ、あるいは、略等しくすることができる。その結果、研磨後の被研磨膜20の表面の平坦性が向上する。また、被研磨膜20の第2種類のドーパント濃度を1019cm−3以上にすることによって研磨速度の抑制効果をさらに向上させることができる。
半導体基板10の外縁部に選択的にイオン注入するためには、イオン注入工程の前にリソグラフィ技術を用いて被研磨膜20上の中心部Pin上を覆うようにレジストマスクを形成すればよい。あるいは、イオン注入工程において、ドーパントを阻止するイオンビームマスクを被研磨膜20の中心部Pin上方に配置してもよい。
第2の実施形態によるイオン注入を実現するためには、図4に示すイオン注入装置100のイオンビームマスク120の形状を変更すればよい。例えば、図7は、第2の実施形態におけるイオンビームマスク121を備えたイオン注入装置100を示す概略的な構成図である。図7のイオン注入装置100は、イオンビームマスク121の形状において、図5のイオン注入装置100と異なる。図7のイオン注入装置100の他の構成は、図5のイオン注入装置100の対応する構成と同様でよい。ここで、イオンビームマスク121は、半導体基板10(被研磨膜20の表面)の中心部Pinへ照射されるイオンビームを阻止するような形状に形成されている。例えば、半導体基板10が300mmの直径を有する半導体ウェハである場合、イオンビームマスク121は、例えば、直径約260mmの円形状のマスクでよい。このようなイオンビームマスク121を用いることによって、イオンビームは、半導体基板10の外周部Pexにおける被研磨膜20の表面に選択的に照射される。これにより、第2種類のドーパントは、半導体基板10の外周部Pexにおける被研磨膜20へイオン注入される。尚、イオンビームマスク121は、イオンビームマスク120と同じ材料を用いて形成されていてよい。イオンビームマスク121として半導体ウェハ(例えば、シリコンウェハ)を利用してもよい。
このように、第2の実施形態に用いられるイオン注入装置100は、被研磨膜20の研磨速度を抑制するために被研磨膜20へイオンビームを照射する。このとき、イオンビームマスク121は、イオンビームの一部を遮蔽するために被研磨膜20を部分的に被覆する。これにより、リソグラフィ技術を経ることなく、半導体基板10の外周部Pexにおける被研磨膜20に第2種類のドーパントを選択的にイオン注入することができる。
イオン注入装置100がリボン状イオンビームを射出する場合、イオンビームマスク121およびウェハホルダ130は、イオンビームの照射方向に対して垂直方向(縦方向または横方向のいずれでもよい)に互いに同期して移動すればよい。これにより、リボン状イオンビームを用いたとしても、イオン注入装置100は、外周部Pexの被研磨膜20に第2種類のドーパントを略均一にイオン注入することができる。
代替的に、第1の実施形態と同様に、第2の実施形態によるイオン注入装置は、イオンビームの走査技術を用いて被研磨膜20の中心部Pinに選択的にドーパントをイオン注入してもよい。これにより、イオン注入装置は、イオンビームマスクを用いること無く、半導体基板10の外周部Pexにおける被研磨膜20を選択的に改質することができる。
尚、第2の実施形態において、イオンビームマスク121によって被覆されている中心部Pinには、ある程度ドーパントが導入されていてもよい。この場合、外周部Pexにより多くの第2種類のドーパントがイオン注入され、外周部Pexにおけるドーパントの濃度は、中心部Pinにおけるそれよりも1019cm−3以上高ければよい。これにより、半導体基板10の外周部Pexにおける被研磨膜20の研磨速度をその中心部Pinにおける被研磨膜20の研磨速度に接近させることができるからである。
さらに、第2の実施形態における熱処理は、イオン注入と同時に実行してもよい。例えば、イオン注入は、450℃〜500℃の高温状況のもとで実行してもよい。これにより、イオン注入工程および熱処理工程が短縮され得る。尚、イオン注入中に加熱する場合、イオンによる加熱を考慮して、イオン注入後に加熱する場合よりも、100〜400℃程度低い温度で加熱してよい。このようにしても、被研磨膜20の結晶結合は修復され得る。
(第3の実施形態)
図8は、第3の実施形態による半導体装置の製造方法を示すフロー図である。第3の実施形態は、第2および第2の実施形態の組み合わせである。即ち、被研磨膜20の表面領域のうち、半導体基板10の中心部Pinに第1種類のドーパントを選択的に注入し、尚且つ、半導体基板10の外周部Pexに第2種類のドーパントを選択的に注入する。
半導体基板10の中心部Pinにおける被研磨膜20に第1種類のドーパントを選択的にイオン注入することにより、半導体基板10の中心部Pinにおける被研磨膜の研磨速度をその外周部Pexにおける被研磨膜の研磨速度に接近させることができる。さらに、半導体基板10の外周部Pexにおける被研磨膜20に第2種類のドーパントを選択的にイオン注入することにより、半導体基板10の外周部Pexにおける被研磨膜の研磨速度を半導体基板10の中心部Pinにおける被研磨膜20の研磨速度にさらに接近させることができる。その結果、被研磨膜20の研磨速度が被研磨膜20の表面において略均一にすることができ、研磨後の被研磨膜20の表面の平坦性が向上する。
第1種類のドーパントのイオン注入工程および第2種類のドーパントのイオン注入工程は、第1の実施形態および第2の実施形態のそれらを組み合わせればよい。ただし、第1の実施形態では、第1種類のドーパントのイオン注入後、被研磨膜20を熱処理しない。
一方、第2の実施形態では、第2種類のドーパントのイオン注入後、被研磨膜20を熱処理する。従って、第3の実施形態では、第2種類のドーパントのイオン注入工程、熱処理工程および第1種類のドーパントのイオン注入工程の順番で実行する。これにより、第2および第2の実施形態を組み合わせることができる。
例えば、イオン注入装置100を用いる場合、イオン注入装置100は、イオンビームマスク121および120の両方を備えており、それらを用いて第2種類のドーパントおよび第1種類のドーパントの両方をイオン注入する。
まず、半導体基板10の外周部Pexに第2種類のドーパントを選択的にイオン注入するために、イオン注入装置100は、イオンビームマスク121を用いて被研磨膜20の中心部Pinを被覆してイオンビームの一部を遮蔽する。これにより、イオン注入装置100は、半導体基板10の中心部Pinにイオンを注入することなく、半導体基板10の外周部Pexにおける被研磨膜20に第2種類のドーパントを選択的にイオン注入する(S10)。
次に、被研磨膜20を熱処理する(S20)。この熱処理により、イオン注入によってダメージを受けた被研磨膜20を回復させる。
次に、半導体基板10の中心部Pinに選択的に第1種類のドーパントをイオン注入するために、イオン注入装置100は、イオンビームマスク120を用いて被研磨膜20の外周部Pexを被覆してイオンビームの一部を遮蔽する。これにより、イオン注入装置100は、半導体基板10の外周部Pexにイオンを注入することなく、半導体基板10の中心部Pinにおける被研磨膜20に第1種類のドーパントを選択的にイオン注入する(S30)。
これにより、半導体基板10の外周部Pexにおける被研磨膜の研磨速度を抑制し、尚且つ、半導体基板10の中心部Pinにおける被研磨膜20の研磨速度を促進させることができる。これにより、被研磨膜20の全面における研磨速度を略均一にすることができ、研磨後の被研磨膜20の表面の平坦性を向上させることができる。
(第4の実施形態)
図9は、第4の実施形態による半導体装置の製造方法に従って形成された被研磨膜20に含まれるドーパントの濃度を示すグラフである。尚、縦軸は、ドーパントの濃度を示し、横軸は、被研磨膜20の表面からの深さを示す。
第4の実施形態では、研磨速度の促進効果または研磨速度の抑制効果を向上させるために、イオン注入装置100がドーパントのイオンを、互いに異なる複数の加速度エネルギーで被研磨膜20へ複数回注入(多段イオン注入)する。第4の実施形態においてイオン注入されるドーパントは、第1種類のドーパントおよび/または第2種類のドーパントである。従って、第4の実施形態は、上記第1〜第3の実施形態のいずれにも適用することができる。
例えば、イオン注入装置100は、第1種類のドーパントを10keV、30keV、50keVの加速度エネルギーでイオン注入する。これにより、図9に示すように、ドーパントの濃度は、被研磨膜20内において深さ方向に3つのピークP1〜P3を有する。
P1は、加速度エネルギーが10keVであるときのドーパントの濃度ピークを示す。P2は、加速度エネルギーが30keVであるときのドーパントの濃度ピークを示す。P3は、加速度エネルギーが50keVであるときのドーパントの濃度ピークを示す。グラフのP1とP2との間では、加速度エネルギーが10keVおよび30keVであるときのドーパントが重複する。グラフのP2とP3との間では、加速度エネルギーが30keVおよび50keVであるときのドーパントが重複する。従って、ドーパントを10keV、30keV、50keVの加速度エネルギーでイオン注入することによって、図9の実線Ltotalのように深さD1〜D3の全体において、第1種類のドーパントの濃度が高濃度(例えば、1019cm−3以上)になる。即ち、被研磨膜20の表面からの深さがD1〜D3の範囲において、第1種類のドーパントの濃度プロファイルが、所謂、ボックス型の平坦なプロファイルとなる。これにより、被研磨膜20のD1〜D3の範囲において、研磨速度を促進させることができる。即ち、第4の実施形態によれば、被研磨膜20の深さ方向の広い範囲(D1〜D3)において研磨速度が促進されるので、CMP工程における研磨時間が短縮され得る。また、第1種類のドーパントをイオン注入する場合、第4の実施形態は、上記参考例および第1の実施形態の効果も得ることができる。尚、被研磨膜20の表面から研磨速度を促進させるためには、D1=0となるように、イオン注入装置100の加速度エネルギーを調整すればよい。
同様に、第2種類のドーパントのイオンを互いに異なる複数の加速度エネルギーで被研磨膜20へ複数回注入すれば、被研磨膜20のD1〜D3の範囲において、第2種類のドーパントの濃度プロファイルが、所謂、ボックス型の平坦なプロファイルとなる。これにより、被研磨膜20の研磨速度をさらに効果的に抑制させることができる。この場合、第4の実施形態は、第2の実施形態の効果も得ることができる。
第3の実施形態における第1種類および第2種類のドーパントの両方の濃度プロファイルをボックス型の平坦なプロファイルとしてもよい。これにより、第3の実施形態の効果をさらに向上させることができる。
尚、多段イオン注入における加速度エネルギーは、3段階に限定されず、2段階でもよく、あるいは、4段階以上であってもよい。さらに、加速度エネルギーは、例えば、1〜60keVの範囲で連続的に変化させてもよい。また、ドーパントの濃度が被研磨膜20の深さ方向にボックス型の平坦なプロファイルとなるように、ドーズ量は、4.00×1014/cm〜1.00×1016/cmの範囲で調節してもよい。
(第5の実施形態)
図10は、第5の実施形態による半導体装置の製造方法を示す平面図である。図10に示す半導体基板10の面内において、リソグラフィ工程におけるショットが実線の枠SHdまたはSHndで示されている。枠内に×が示されているショット領域SHndは、パターン(ダミーパターン)が形成されていない領域である。枠内に×が示されていないショット領域SHdは、パターン(またはダミーパターン)が形成されている領域である。
また、半導体基板10の太枠線B内に製品チップCHが形成される。製品チップCHは破線の枠で示されている。太線枠Bの外側の半導体基板10には、製品チップCHは形成されない。従って、太線枠Bの外側のショット領域SHdには、ダミーパターンが形成される。太線枠Bの外側のうちショット領域SHndには、パターン(ダミーパターン)は形成されない。
一般に、図10に示すように半導体基板10には、製品チップのパターンを形成しない外周部がある。リソグラフィ工程のスループットを短縮するために、この製品チップを形成しない外周部には、フォトリソグラフィのショットを行わない場合がある。この場合、半導体基板10の外周部では、ショットが行われパターン(あるいはダミーパターン)のある領域SHdと、ショットが行われずパターン(あるいはダミーパターン)の無い領域SHndとが混在することになる。このような状態において、半導体基板10をCMP法で研磨すると、領域SHdと領域SHndとで研磨速度が異なってしまう。ショット領域SHndでは、パターン(あるいはダミーパターン)が形成されていないので、材料層がそのまま残存している。従って、ショット領域SHndでは、膜残りが発生することを抑制するために、研磨速度を速くすることが好ましい。一方、領域SHdでは、パターン(あるいはダミーパターン)が形成されているので、領域SHndに比べて研磨されやすい。従って、研磨速度を速めると、領域SHdにおいて過研磨のおそれがある。
CMP法では、研磨パッド上で半導体ウェハを回転することにより、研磨を進行させるので、研磨速度のプロファイルは、半導体基板10の面内において同心円状となる。しかし、半導体基板10の外周部においては、このようなパターン(ダミーパターン)の有無に依存して研磨速度は変化してしまう。
そこで、第5の実施形態では、半導体基板10上の被研磨膜20の表面領域のうち、ショット領域SHndに第1種類のドーパントを選択的に注入する。ショット領域SHdにはドーパントを注入しない。これにより、ショット領域SHndの研磨速度を上昇させ、ショット領域SHndの研磨速度をショット領域SHdの研磨速度に接近させる。
図11は、第5の実施形態におけるイオンビームマスク120を備えたイオン注入装置100を示す概略的な構成図である。イオン注入装置100は、第1の実施形態のそれと基本的に同一であるが、イオンビームマスク120の形状が異なる。従って、イオンソース110、引出電極111、加速部115と、質量分離部116、スキャナ117等については、図11では省略している。
イオンビームマスク120は、半導体基板10のチップCHおよびショット領域SHdに照射されるイオンビームを阻止し、ショット領域SHndに照射されるイオンビームを通過させるように形成されている。これにより、ドーパントは、パターン(ダミーパターン)のないショット領域SHndにイオン注入される。図11では、半導体基板10の斜線部にドーパントがイオン注入される。尚、イオンビームマスク120の材質は、第1の実施形態のそれと同様でよい。
これにより、ショット領域SHndにおける研磨速度を速め、ショット領域SHdにおける研磨速度に近づける、あるいは、等しくすることができる。これにより、半導体基板10のエッジ部のうち、ショット領域SHdの被研磨膜20は過度に研磨されず、かつ、ショット領域SHndの被研磨膜20は充分に除去され得る。これにより、半導体基板10のエッジ部の膜厚(膜減り)のばらつきを抑制することができる。
また、半導体基板10の面内における製品チップCHの占有率に応じて、ショット領域SHndに注入されるドーパントの種類およびドーズ量を変えてもよい。また、製品チップCH内の凸部(または凹部)の占有率に応じて、ショット領域SHndに注入されるドーパントの種類またはドーズ量を変えてもよい。これにより、様々な半導体製品において、ショット領域SHndの研磨速度をショット領域SHdの研磨速度と同様に制御することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
10・・・半導体基板、20・・・被研磨膜、Pex・・・外周部、Pin・・・中心部、100・・・イオン注入装置、110・・・イオンソース、115・・・加速部、120、121・・・イオンビームマスク、130・・・基板ホルダ、200・・・CMP装置、210・・・研磨パッド、220・・・リテーナリング、230・・・メンブレン、240・・・ヘッド

Claims (7)

  1. 中心部と外周部とを有する被研磨膜の前記外周部上にマスクを形成し、
    前記外周部がマスクで覆われた前記被研磨膜に不純物を注入し、前記中心部のF、B、PまたはNイオンの不純物濃度を前記外周部のF、B、PまたはNイオンの不純物濃度より大きくして前記被研磨膜の表面を改質する半導体装置の製造方法。
  2. 前記不純物注入後に前記外周部上に形成されたマスクを除去し、
    前記中心部上にマスクを形成し、
    CまたはSiイオンを不純物として前記外周部に注入して前記被研磨膜の表面を改質する請求項1に記載の半導体装置の製造方法。
  3. 前記不純物の注入は、第1加速度エネルギーでイオン注入した後、前記第1加速度エネルギーよりも加速度エネルギーの大きい第2加速度エネルギーでイオン注入し、前記第2加速度エネルギーよりも加速度の大きい第3加速度エネルギーでイオン注入することを特徴とする請求項1または2のいずれか1項に記載の半導体装置の製造方法。
  4. 前記第1加速度エネルギーでのイオン注入は第1深さに不純物の濃度ピークを有し、前記第2加速度エネルギーでのイオン注入は前記第1深さよりも深い第2深さに不純物の濃度ピークを有し、前記第3加速度エネルギーでのイオン注入は前記第2深さよりも深い第3深さに不純物の濃度ピークを有することを特徴とする請求項3に記載の半導体装置の製造方法。
  5. 前記改質後の前記被研磨膜の表面を、CMP法を用いて研磨することを具備
    する請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
  6. 中心部と外周部とを含む被研磨膜上で、前記外周部のうちパターンが形成される領域と前記中心部とをマスクで覆い、
    前記マスクで覆われた被研磨膜に不純物を注入して前記外周部のうちパターンが形成されない領域の研磨レートを促進させ、
    前記マスクを除去し、
    前記被研磨膜の表面をCMP法によって研磨する半導体装置の製造方法。
  7. 中心部と外周部とを有する被研磨膜の研磨速度を制御するために前記被研磨膜へイオンビームを照射する照射部と、
    前記照射部から前記中心部へのイオンビームを遮断するために、前記被研磨膜の中心部を被覆する第1イオンビームマスクと、
    前記照射部から前記外周部へのイオンビームを遮断するために、前記被研磨膜の外周部を被覆する第2イオンビームマスクと、
    を備えた半導体製造装置。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS495572A (ja) * 1972-05-04 1974-01-18
JPH09283613A (ja) * 1996-04-17 1997-10-31 Nec Corp 半導体装置の製造方法
JPH11274292A (ja) * 1998-03-25 1999-10-08 Sony Corp 張り合わせsoi基板の作製方法
JP2001203169A (ja) * 2000-01-19 2001-07-27 Mitsubishi Electric Corp 半導体装置およびその製造方法と注入用露光マスク
JP2002057153A (ja) * 2000-08-08 2002-02-22 Mitsubishi Electric Corp 半導体装置の製造方法およびその製造装置
JP2003007702A (ja) * 2001-06-20 2003-01-10 Sony Corp 半導体装置の製造方法
JP2003208869A (ja) * 2000-12-06 2003-07-25 Ulvac Japan Ltd イオン注入装置およびイオン注入方法
JP2008016692A (ja) * 2006-07-07 2008-01-24 Fujifilm Corp 半導体装置の製造方法
JP2008124432A (ja) * 2006-10-16 2008-05-29 Sharp Corp イオン注入用マスクと、これを使用するイオン注入方法およびイオン注入装置
US20090227087A1 (en) * 2008-03-04 2009-09-10 Varian Semiconductor Equipment Associates, Inc. Method to improve uniformity of chemical mechanical polishing planarization

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS495572A (ja) * 1972-05-04 1974-01-18
JPH09283613A (ja) * 1996-04-17 1997-10-31 Nec Corp 半導体装置の製造方法
JPH11274292A (ja) * 1998-03-25 1999-10-08 Sony Corp 張り合わせsoi基板の作製方法
JP2001203169A (ja) * 2000-01-19 2001-07-27 Mitsubishi Electric Corp 半導体装置およびその製造方法と注入用露光マスク
JP2002057153A (ja) * 2000-08-08 2002-02-22 Mitsubishi Electric Corp 半導体装置の製造方法およびその製造装置
JP2003208869A (ja) * 2000-12-06 2003-07-25 Ulvac Japan Ltd イオン注入装置およびイオン注入方法
JP2003007702A (ja) * 2001-06-20 2003-01-10 Sony Corp 半導体装置の製造方法
JP2008016692A (ja) * 2006-07-07 2008-01-24 Fujifilm Corp 半導体装置の製造方法
JP2008124432A (ja) * 2006-10-16 2008-05-29 Sharp Corp イオン注入用マスクと、これを使用するイオン注入方法およびイオン注入装置
US20090227087A1 (en) * 2008-03-04 2009-09-10 Varian Semiconductor Equipment Associates, Inc. Method to improve uniformity of chemical mechanical polishing planarization

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