JP2017228523A - 複合電子部品及びその製造方法 - Google Patents

Abstract

【課題】本発明は、複合電子部品及びその製造方法に関し、より詳細には、ＥＳＤに対する耐久性に優れた複合電子部品及びその製造方法に関する。【解決手段】本発明は、素子部及び素子部の上部に配置されるＥＳＤ保護部を含み、上記ＥＳＤ保護部は、間隙を挟んで配置される第１及び第２放電電極と、上記第１放電電極と第２放電電極との間に配置される遮断層と、上記遮断層の上部を覆うように配置され、上記第１及び第２放電電極の上面に接する放電層と、を含む、複合電子部品に関する。【選択図】図２

Description

本発明は、複合電子部品及びその製造方法に関し、より詳細には、ＥＳＤに対する耐久性に優れた複合電子部品及びその製造方法に関する。

近年、携帯用電子機器において、伝導性を有する金属素材のケースを用いる傾向が高くなっており、これに伴い、電子機器の内部及び外部への電気的衝撃を遮断する必要性が高まっている。

特に、審美性及び強度の向上などを目的として、携帯用電子機器の前面を金属フレームを用いて製造する場合が増加しているが、外部の静電気（ＥＳＤ；Ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）から内部の電子部品を保護し、内部の電源によるユーザの感電を防止するための手段の必要性が益々高まっている状況である。

しかし、携帯用電子機器の小型化及び集積化により、別のＥＳＤ保護素子または感電保護素子を配置することが困難となっている。

特開２０１２−０３３９７６号公報

本発明の目的の一つは、静電気または過電圧に対する耐久性に優れたＥＳＤ保護部を有する複合電子部品を提供することにある。

また、本発明の他の目的の一つは、このような静電気または過電圧に対する耐久性に優れたＥＳＤ保護部を有する複合電子部品を効率的に得ることができる製造方法を提供することにある。

上述の課題を解決するための方法として、本発明は、一実施形態により複合電子部品の新規の構造を提案し、具体的に、素子部及び素子部の上部に配置されるＥＳＤ保護部を含み、上記ＥＳＤ保護部は、間隙を挟んで配置される第１及び第２放電電極と、上記第１放電電極と第２放電電極との間に配置される遮断層と、上記遮断層の上部を覆うように配置され、上記第１及び第２放電電極の上面に接する放電層と、を含む構造である。

また、本発明は、他の実施形態により、上述の構造を有する複合電子部品を効率的に製造することができる方法を提供し、具体的に、素子部を準備する段階と、上記素子部の上部に第１及び第２放電電極を間隙を挟んで形成する段階と、上記間隙に遮断層を形成する段階と、上記第１放電電極の上面の一部から上記遮断層を跨いで上記第２放電電極の上面の一部を覆うように放電層を形成する段階と、を含む。

本発明の一実施形態による複合電子部品は、ＥＳＤ保護部の第１放電電極と第２放電電極との間に遮断層を配置して水平な電流の流れが生じるのを防ぐことで、第１及び第２放電電極の構造において最も近接した領域の劣化及び破壊現象を防止して、複合電子部品の信頼性を向上させることができる。

本発明の一実施形態による複合電子部品の斜視図を概略的に示したものである。 図１のＩ−Ｉ'に沿った断面図を概略的に示したものである。 図２のＡ領域を拡大した拡大断面図である。 第１放電電極と第２放電電極との間に遮断層が形成されていない時に、第１及び第２放電電極の構造において最も近接した領域の劣化及び破壊現象を撮影したものである。 遮断層のＳｉＯ_２の含量による内部破壊チップの数を示したグラフである。 本発明の他の実施形態による複合電子部品の製造方法のフローチャートを概略的に示したものである。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。

本発明の複合電子部品の素子部としては、コモンモードフィルター、キャパシター、インダクタ、またはサーミスターなどを用いることができるが、これに制限されない。

但し、明確な説明のために、コモンモードフィルターを例として本発明を説明する。

複合電子部品
図１は本発明の一実施形態による複合電子部品の斜視図を概略的に示したものであり、図２は図１に示す電子部品を線Ｉ−Ｉ'に沿って切って見た場合の断面図を概略的に示したものである。

以下、図１及び図２を参照して、本発明の一実施形態による複合電子部品の構造について説明する。

本発明の一実施形態による複合電子部品は、基板１１０及びフィルター部１２０を有する素子部と、ＥＳＤ保護部１３０と、を含む。

先ず、素子部の構造について説明する。素子部がコモンモードフィルターである場合、基板１１０の上部に配置されるフィルター部１２０は第１コイル１２１及び第２コイル１２２を含む。

基板１１０は、磁性体を含むことができ、例えば、フェライト基板であることができる。

基板１１０の上部にはフィルター部１２０が配置される。

フィルター部１２０は第１コイル１２１及び第２コイル１２２を含むことができる。

第１コイル１２１は、第１−１コイル１２１ａと第１−２コイル１２１ｂとを互いに導電性ビアを介して連結することにより形成されることができ、第２コイル１２２は、第２−１コイル１２２ａと第２−２コイル１２２ｂとを互いに導電性ビアを介して連結することにより形成されることができる。

すなわち、複合電子部品の外側に配置される第１及び第３素子用外部電極１６１、１６３は第１コイル１２１と電気的に連結され、第２及び第４素子用外部電極１６２、１６４は第２コイル１２２と電気的に連結されることができる。

このように連結されたそれぞれのコイルによってインダクタンス及びキャパシタンスを有するようになり、これを用いてコモンモード信号のノイズを減衰することができる。

このようなコモンモードフィルターに一時的に過電圧や静電気による電流が流れる場合、コモンモードフィルターが破壊されるという問題が発生する恐れがあり、これに備えることができる装置または構成が必要である。

本発明の一実施形態による複合電子部品は、素子部の上部にＥＳＤ保護部が配置されることで、過電圧や静電気により生じた電流に対する耐久性が高く、複合電子部品の信頼性を向上させることができる。

ＥＳＤ保護部１３０は、素子部の上部、すなわち、フィルター部１２０の上部に配置される。

ＥＳＤ保護部１３０は、フィルター部１２０の上部に、導電性ペーストを用いて第１及び第２放電電極１３１、１３２を形成することで形成することができる。例えば、第１及び第２放電電極１３１、１３２は同一平面上に互いに間隙を挟んで配置されることができるが、これに制限されるものではない。第１及び第２放電電極１３１、１３２は、それぞれ第１及び第２ＥＳＤ保護部用外部電極１７１、１７２と電気的に連結される。第１及び第２放電電極１３１、１３２の厚さは１２〜１８μｍとすることができる。

第１放電電極１３１と第２放電電極１３２との間には遮断層１３５が配置される。

図３を参照すると、遮断層１３５は第１及び第２放電電極１３１、１３２の端部を覆うように配置することができる。後述のように、遮断層１３５が第１及び第２放電電極１３１、１３２の端部を覆っているため、第１及び第２放電電極１３１、１３２及び放電層１３６を介して過電圧または静電気による電流が流れる場合にも、第１及び第２放電電極１３１、１３２の端部の角に電界が集中する現象を防止して電流による素子部の破壊を防ぎ、複合電子部品の耐久性及び信頼性を向上させることができる。

また、第１放電電極１３１の上面の一部から遮断層１３５を跨いで第２放電電極１３２の上面の一部を覆うように放電層１３６が配置される。

放電層１３６は、導電性金属粉末と樹脂の複合体であって、所定の電圧以下では絶縁体として機能するが、過電圧または静電気が発生した場合には、電流が流れることができる迂回経路を導電性金属粉末が提供することで、過電圧または静電気が素子部に流れないように誘導する役割を果たすようになる。

従来のＥＳＤ保護部の場合、第１放電電極と第２放電電極との間にエポキシ樹脂及び導電性金属粉末を含む放電層を形成していた。放電層は、通常は絶縁層として機能するが、過電圧または静電気が発生した場合には、電流が流れることができる迂回通路を提供する。

しかし、図４のＢ矢印が指示する黒い部分から分かるように、第１放電電極と第２放電電極との間の最も近接した部分で、過電圧または静電気による劣化及び破壊現象が観察された。特に、このような劣化現象は、エポキシの表面に炭化を誘発し、炭化導電路が形成されて、耐電圧特性が減少するという問題がある。

本発明の一実施形態による複合電子部品のＥＳＤ保護部１３０は、第１放電電極１３１と第２放電電極１３２との間に遮断層１３５が配置されて、第１放電電極１３１と第２放電電極１３２との間の水平な電流の流れが生じるのを防ぐことで、複合電子部品の耐久性及び信頼性を向上させることができる。

また、従来は、放電層が第１放電電極と第２放電電極との間の間隙に配置される場合、第１及び第２放電電極の厚さ程度の接触面積しか有することができなかった。さらに、第１及び第２放電電極の端部を覆うように放電層を形成する場合にも、抵抗が最も低い部分に電流が流れる性質によって、第１及び第２放電電極の最も近接した部分に過電圧または静電気が流れ、これによる劣化及び破壊現象が発生した。

しかし、本発明の一実施形態による複合電子部品は、第１放電電極１３１と第２放電電極１３２との間に遮断層１３５が配置され、放電層１３６は、第１及び第２放電電極の上面に接して遮断層１３５を覆うように配置されるため、第１及び第２放電電極１３１、１３２と放電層１３６とが接する長さを第１及び第２放電電極の厚さより大きくすることで、第１及び第２放電電極１３１、１３２と放電層１３６とが接する面積を増加させることができる。これにより、複合電子部品の耐久性及び信頼性を向上させることができる。

また、遮断層１３５は、放電層１３６を介して流れる電流の経路を長くすることで、複合電子部品の耐久性及び信頼性を向上させることができる。

特に、遮断層１３５が第１及び第２放電電極１３１、１３２の端部を覆っているため、第１及び第２放電電極１３１、１３２及び放電層１３６を介して過電圧または静電気を有する電流が流れる場合にも、第１及び第２放電電極１３１、１３２の端部の角に電界が集中される現象を防止して、複合電子部品の耐久性及び信頼性を向上させることができる。

遮断層１３５は、シリコン樹脂と、充填材として絶縁セラミックと、を含むことができる。絶縁セラミックとしてはＳｉＯ_２が用いられることができる。遮断層１３５にＳｉＯ_２などの絶縁セラミックが含まれない場合、コーティング性が著しく低下するという問題がある。また、遮断層１３５にＳｉＯ_２などの絶縁セラミックが含まれない場合、遮断層１３５の厚さが小さくなって、放電層１３６を介して電流が流れる経路が短くなるため、耐電圧破壊現象が発生し得る。したがって、遮断層１３５の機械的強度や形状を維持するために、固形分の充填材を含む必要がある。

図５は遮断層１３５の充填材であるＳｉＯ_２の含量による内部破壊チップの数を示したグラフである。図５を参照すると、ＳｉＯ_２の含量が遮断層１３５の総体積に対して４０Ｖｏｌ％を超える場合に、内部破壊チップの数が急激に増加することが分かる。すなわち、ＳｉＯ_２の含量が遮断層１３５の総体積に対して４０Ｖｏｌ％を超える場合、異種材料間の界面の増加、内部ボイド（ｖｏｉｄ）の増加、充填材表面の異物の増加、及び樹脂と充填材の弾性率の差により、遮断層の内部破壊現象が急激に増加する。

したがって、遮断層１３５の機械的強度や形状を維持するためにＳｉＯ_２を添加するが、ＳｉＯ_２の含量が遮断層１３５の総体積に対して４０Ｖｏｌ％以下で添加することで、複合電子部品の耐久性及び信頼性を向上させることができる。

複合電子部品の製造方法
図６は本発明の他の実施形態による複合電子部品の製造方法のフローチャートを概略的に示したものである。

図６を参照すると、本発明の他の実施形態による複合電子部品の製造方法は、素子部を準備する段階（Ｓ１０）と、素子部の上部に第１及び第２放電電極を間隙を挟んで形成する段階（Ｓ２０）と、上記間隙に遮断層を形成する段階（Ｓ３０）と、上記第１放電電極の上面の一部から上記遮断層を跨いで上記第２放電電極の上面の一部を覆うように放電層を形成する段階（Ｓ４０）と、を含む。

先ず、素子部を準備する段階（Ｓ１０）を行う。素子部を準備する段階（Ｓ１０）は、一般的にコモンモードフィルターを製造する方法を用いて行うことができる。但し、素子部を準備する段階（Ｓ１０）は、素子を完璧に完成することを意味するのではなく、素子として駆動できる基礎的な段階を完了することを意味する。

次に、素子部の上部に第１及び第２放電電極を形成する段階（Ｓ２０）を行う。第１及び第２放電電極を形成する段階（Ｓ２０）は、導電性ペーストを印刷することで行うことができるが、これに制限されるものではない。第１及び第２放電電極を形成する段階（Ｓ２０）において、第１放電電極と第２放電電極との間に間隙を形成しなければならない。従来は、このような第１放電電極と第２放電電極との間の間隙を高精度に形成した際にのみ過電圧または静電気に対する耐久性を向上させることができたが、本発明の複合電子部品は、後述のように、第１放電電極と第２放電電極との間に遮断層を形成するため、従来に比べて間隙を高精度に形成しなくてもよい。

第１及び第２放電電極を形成した後、第１放電電極と第２放電電極との間の間隙に遮断層を形成する段階（Ｓ３０）を行う。遮断層は、シリコン樹脂と、充填材としてＳｉＯ_２と、を含むことができる。遮断層にＳｉＯ_２などの固形分が含まれない場合、コーティング性が著しく低下するという問題がある。また、遮断層にＳｉＯ_２などの固形分が含まれない場合、遮断層の厚さが小さくなって、後述の放電層を介して電流が流れる経路が短くなって、耐電圧破壊現象が発生し得る。したがって、遮断層の機械的強度や形状を維持するために、固形分の充填材を含む必要がある。

但し、ＳｉＯ_２の含量が４０Ｖｏｌ％を超える場合には、内部破壊チップの数が急激に増加するという問題がある。すなわち、ＳｉＯ_２の含量が遮断層１３５の総体積に対して４０Ｖｏｌ％を超える場合、異種材料間の界面の増加、内部ボイド（ｖｏｉｄ）の増加、充填材表面の異物の増加、及び樹脂と充填材の弾性率の差により、遮断層の内部破壊現象が急激に増加する。

したがって、遮断層の機械的強度や形状を維持するためにＳｉＯ_２を添加するが、４０Ｖｏｌ％以下で添加することで、複合電子部品の耐久性及び信頼性を向上させることができる。

その後、第１放電電極の上面の一部から遮断層を跨いで第２放電電極の上面の一部を覆うように放電層を形成する段階（Ｓ４０）を行う。放電層は導電性粉末とエポキシ樹脂の混合複合体であることができる。

放電層を形成する時に、第１及び第２放電電極の上面と接触する面積を増加させることで、過電圧または静電気によって放電層のエポキシ樹脂が劣化することを防止することができる。例えば、第１及び第２放電電極と放電層とが接触する面積が、第１及び第２放電電極の長さ方向の端部の面積より大きいように形成することができる。

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１１０ 基板
１２０ フィルター部
１３０ ＥＳＤ保護部
１３１、１３２ 放電電極
１３５ 遮断層
１３６ 放電層
１６１、１６２、１６３、１６４ 素子用外部電極
１７１、１７２ ＥＳＤ保護部用外部電極

Claims (14)

1. 素子部及び素子部の上部に配置されるＥＳＤ保護部を含み、
   前記ＥＳＤ保護部は、
   間隙を挟んで配置される第１及び第２放電電極と、
   前記第１放電電極と第２放電電極との間に配置される遮断層と、
   前記遮断層の上部を覆うように配置され、前記第１及び第２放電電極の上面に接する放電層と、を含む、複合電子部品。
2. 前記遮断層は、前記第１及び第２放電電極の端部を覆うように配置される、請求項１に記載の複合電子部品。
3. 前記遮断層は絶縁セラミック及びシリコン樹脂を含む、請求項１または請求項２に記載の複合電子部品。
4. 前記絶縁セラミックの含量は前記遮断層の総体積に対して４０ｖｏｌ％未満である、請求項３に記載の複合電子部品。
5. 前記絶縁セラミックはＳｉＯ_２を含んで形成される、請求項３または請求項４に記載の複合電子部品。
6. ＳｉＯ_２の含量は前記遮断層の総体積に対して４０Ｖｏｌ％未満である、請求項５に記載の複合電子部品。
7. 前記素子部はコモンモードフィルターである、請求項１から請求項６の何れか一項に記載の複合電子部品。
8. 素子部を準備する段階と、
   前記素子部の上部に第１及び第２放電電極を間隙を挟んで形成する段階と、
   前記間隙に遮断層を形成する段階と、
   前記第１放電電極の上面の一部から前記遮断層を跨いで前記第２放電電極の上面の一部を覆うように放電層を形成する段階と、を含む複合電子部品の製造方法。
9. 前記遮断層を形成する段階で、
   前記遮断層は前記第１及び第２放電電極の端部を覆うように形成する、請求項８に記載の複合電子部品の製造方法。
10. 前記遮断層を形成する段階で、
    前記遮断層は絶縁セラミック及びシリコン樹脂を含む、請求項８または請求項９に記載の複合電子部品の製造方法。
11. 前記絶縁セラミックの含量は前記遮断層の総体積に対して４０ｖｏｌ％未満で含まれる、請求項１０に記載の複合電子部品の製造方法。
12. 前記絶縁セラミックはＳｉＯ_２を含んで形成される、請求項１０または請求項１１に記載の複合電子部品の製造方法。
13. ＳｉＯ_２の含量は前記遮断層の総体積に対して４０Ｖｏｌ％未満である、請求項１２に記載の複合電子部品の製造方法。
14. 前記素子部を準備する段階はコモンモードフィルターを製作する段階である、請求項８から請求項１３の何れか一項に記載の複合電子部品の製造方法。