JP2017198809A - アクティブマトリクス表示装置 - Google Patents

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Abstract

【課題】表示品位を改善することができるアクティブマトリクス表示装置を提供する。【解決手段】本発明に係るアクティブマトリクス表示装置は、複数の画素３０を有し、複数の画素３０の各々は、基板に設けられた駆動トランジスタＴｄと、駆動トランジスタＴｄによって発光し、かつ、基板の上方に設けられたＡＭ層１１１、及び、当該ＡＭ層１１１の上方に設けられた透明電極層１１３を含む有機ＥＬ素子１０とを有し、アクティブマトリクス表示装置は、さらに、複数の画素３０にデータを供給するソース配線ＳＬと、複数の画素３０に電力を供給する電源配線ＰＬとを備え、複数の画素３０のうち、電源配線ＰＬが延設された第一方向と交差する第二方向に隣り合う２つの画素３０ａ及び３０ｂは、電源配線ＰＬを共有し、ソース配線ＳＬとＡＭ層１１１とは、基板の平面視において重ならないように配置される。【選択図】図３

Description

本発明は、マトリクス状に配置された複数の画素を有するアクティブマトリクス表示装置に関する。
有機ＥＬ（OLED：Organic Light-Emitting Diode）表示装置などのアクティブマトリクス表示装置（表示パネル）は、複数の画素が行方向及び列方向にマトリクス状に配置された表示領域を備えている。各画素は、薄膜トランジスタ（TFT：Thin Film Transistor）で構成されるスイッチング素子や駆動素子、及び容量素子などで構成される画素回路と、有機ＥＬ素子などの発光素子とを備える。
アクティブマトリクス表示装置では、一般的に、同一行の複数の画素で構成される画素行毎に、当該画素行に含まれる各画素に電源電圧を供給する電源配線が設けられている。電源配線は、例えば、隣り合って配置される画素列間に配置されている。
このようなアクティブマトリクス表示装置において、ボトムエミッション型の表示装置では、電源配線に対して２つの画素を対称にレイアウトするとともに、当該２つの画素で電源配線を共有する構成が知られている（例えば、特許文献１参照）。このような構成によれば、必要とする配線の本数を低減することができるため、画像の品質（表示品位）の改善を図ることができる。
特開２００９−８０４９１号公報
しかしながら、このような対称画素レイアウトの構成をトップエミッション型のアクティブマトリクス表示装置に適用すると、ソース配線（データ配線）と発光素子の電極層とが積層方向に重なって配置されるため、重なり部分（オーバーラップ部）において寄生容量が発生してしまう。このため、ソース配線の電圧変動が当該寄生容量を介して画素内のノードに伝達されることにより、ソース配線の延設方向に沿ってクロストークが発生し、表示品位が劣化するという問題がある。
本発明は、上記問題を解決するためになされたものであり、表示品位を改善することができるアクティブマトリクス表示装置を提供することを目的とする。
上記目的を達成するために、本発明に係るアクティブマトリクス表示装置の一態様は、マトリクス状に配置された複数の画素を有するアクティブマトリクス表示装置であって、前記複数の画素の各々は、基板に設けられた駆動素子と、前記駆動素子によって発光し、かつ、前記基板の上方に設けられた金属電極層、及び、当該金属電極層の上方に設けられた透明電極層を含む発光素子とを有し、前記アクティブマトリクス表示装置は、さらに、前記基板に設けられ、前記複数の画素にデータを供給するデータ配線と、前記基板に設けられ、前記複数の画素に電力を供給する電源配線とを備え、前記複数の画素のうち、前記電源配線が延設された第一方向と交差する第二方向に隣り合う２つの画素は、前記電源配線を共有し、前記データ配線と前記金属電極層とは、前記基板の平面視において重ならないように配置される。
本発明に係るアクティブマトリクス表示装置によれば、表示品位を改善することができる。
実施の形態に係るアクティブマトリクス表示装置の一部切り欠き斜視図である。 実施の形態に係る画素の回路構成を示す回路図である。 実施の形態に係る画素の配線レイアウトを示す上面図である。 実施の形態に係る画素の構成を示す断面図（図３のＩＶＡ−ＩＶＡ線断面図）である。 実施の形態に係る画素の構成を示す断面図（図３のＩＶＢ−ＩＶＢ線断面図）である。 比較例に係る画素の回路構成を示す図である。 比較例に係る画素の配線レイアウトを示す上面図である。 薄型ディスプレイ装置の外観図である。
以下、本発明に係るアクティブマトリクス表示装置の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。したがって、以下の実施の形態で示される数値、構成要素、構成要素の配置位置及び接続形態などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
各図において、実質的に同一の構成要素については同一の符号を付している。また、各図は、模式図であり、膜厚及び各部の大きさの比などは、必ずしも厳密に表したものではない。さらに、以下の実施の形態及び各図において、行方向及び列方向とは、説明のために設定した方向であり、異なる２つの方向に任意に設定可能である。また、行方向及び列方向は、以下では直交する場合を例に説明するが、必ずしも直交している必要はない。
（実施の形態）
まず、本発明の実施の形態に係る表示装置１について、図１〜図４Ｂを用いて説明する。なお、本実施の形態に係る表示装置は、アクティブマトリクス型の有機ＥＬ表示装置（有機ＥＬ表示パネル）であり、複数の画素が行方向及び列方向にマトリクス状に配置された表示領域（画素部）を備えている。
［１．全体構成］
本実施の形態における表示装置１の構成について、図１を基に説明する。図１は、本実施の形態に係る表示装置１の一部切り欠き斜視図である。
図１に示すように、表示装置１は、有機ＥＬ素子（有機発光素子）１０と、アクティブマトリクス基板２０とを備え、複数の画素３０がマトリクス状に配置されているアクティブマトリクス表示装置である。
有機ＥＬ素子１０は、アノードを含むＡＭ（アノードメタル）層１１１と、発光層を含む有機ＥＬ層１１２と、カソードを含む透明電極層１１３とを備える、発光素子である。ＡＭ層１１１、有機ＥＬ層１１２及び透明電極層１１３は、アクティブマトリクス基板２０上にこの順に積層されている。
なお、本実施の形態では、表示装置１の光出射側を上として説明するが、実際の使用態様においては、表示装置１の光出射側が上とはならない場合もある。このため、実際の使用態様においては、表示装置１の光出射側は上には限定されない。
アクティブマトリクス基板２０は、画素の行方向に延設された複数のゲート配線ＧＬと、画素３０の列方向に延設された複数のソース配線ＳＬ（データ配線）と、画素３０の列方向に延設された複数の電源配線ＰＬとを備える基板であり、例えば表示装置用薄膜半導体アレイ装置である。複数のソース配線ＳＬと複数のゲート配線ＧＬとは直交するように構成されている。なお、複数の電源配線ＰＬはさらに、画素３０の行方向に延設されていてもかまわない。
各画素３０は、直交するゲート配線ＧＬとソース配線ＳＬとによって区画されている。各画素３０は、当該画素３０に対応する有機ＥＬ素子１０を駆動する画素回路を含む。本実施の形態において、各画素３０は、ＲＧＢの３原色のいずれかに対応するサブ画素であって、青色（Ｂ）に対応する画素３０、赤色（Ｒ）に対応する画素３０及び緑色（Ｇ）に対応する画素３０の３つの画素３０で、一画素３０Ｇが構成されている。なお、同じ色の画素３０は、列方向に隣接して配置される。
複数のゲート配線ＧＬの各々は、同一行の複数の画素３０で構成される画素行毎に設けられている。各ゲート配線ＧＬに対応する画素行に属する全ての画素３０は、当該ゲート配線ＧＬによって制御回路（走査線駆動回路）に接続される。
複数のソース配線ＳＬの各々は、同一列の複数の画素３０で構成される画素列毎に設けられている。各ソース配線ＳＬに対応する画素列に属する全ての画素３０は、当該ソース配線ＳＬによって制御回路（信号線駆動回路）に接続される。
このように、本実施の形態に係る表示装置１は、画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。
［２．画素の回路構成］
次に、各画素３０の回路構成について説明する。図２は、本実施の形態に係る画素３０の回路構成を示す回路図である。具体的には、同図には、行方向に隣り合って配置される２つの画素３０が示されている。
図２に示すように、表示装置１における画素３０は、駆動トランジスタＴｄと、トランジスタＴｗｓ及びＴａｚと、容量素子ＣＳと、有機ＥＬ素子１０とを備える。また、画素３０は、ゲート配線ＧＬ、ソース配線ＳＬ及び電源配線ＰＬに接続されている。
駆動トランジスタＴｄは、容量素子ＣＳに保持された電圧に応じた画素電流を有機ＥＬ素子１０に供給することにより、有機ＥＬ素子１０を発光させる、駆動素子である。
トランジスタＴｗｓは、ソース配線ＳＬによって供給されるデータ電圧Ｖｄａｔａを容量素子ＣＳに書き込むためのスイッチングトランジスタである。具体的には、トランジスタＴｗｓは、ゲート配線ＧＬに供給されるＷＳ信号にしたがって、ソース配線ＳＬと容量素子ＣＳの第１電極との導通及び非導通を切り換える。
トランジスタＴａｚは、容量素子ＣＳの電圧を初期化（オートゼロ）させるためのスイッチングトランジスタである。具体的には、トランジスタＴａｚは、ゲート配線ＧＬに供給されるＡＺ信号にしたがって、初期化電圧ＶＩＮＩが供給される電源配線ＰＬと容量素子ＣＳの第２電極との導通及び非導通を切り換える。
本実施の形態では、駆動トランジスタＴｄと、トランジスタＴｗｓ及びＴａｚとは、それぞれ、ｎチャネル型のＴＦＴによって構成される。
容量素子ＣＳは、ソース配線ＳＬによって供給されるデータ（ここではデータ電圧Ｖｄａｔａ）に対応する電圧を保持する。本実施の形態では、容量素子ＣＳは、駆動トランジスタＴｄの閾値電圧Ｖｔｈを保持し、さらに、ソース配線ＳＬによって供給されるデータ電圧Ｖｄａｔａによって、駆動トランジスタＴｄの閾値電圧Ｖｔｈが補償された電圧Ｖｄａｔａ＋Ｖｔｈを保持する。具体的には、容量素子ＣＳは、第一電極が駆動トランジスタＴｄのゲートに接続され、第二電極が駆動トランジスタＴｄのソースに接続されている。
有機ＥＬ素子１０は、駆動トランジスタＴｄによって供給される画素電流に応じて発光する、発光素子である。有機ＥＬ素子１０は、ＡＭ層１１１によってアノード（陽極）が構成され、透明電極層１１３によってカソード（陰極）が構成されている。
ゲート配線ＧＬは、複数の画素３０にＷＳ信号及びＡＺ信号等のタイミング信号（ゲート電圧）を供給し、本実施の形態では、同一の画素行に含まれる各画素３０に当該タイミング信号を供給する。
ソース配線ＳＬは、複数の画素３０にデータを供給するデータ配線であり、本実施の形態では、同一の画素列に含まれる各画素３０に、階調に対応するデータ電圧Ｖｄａｔａを供給する。
電源配線ＰＬは、複数の画素３０に電力を供給し、本実施の形態では、同一の画素列に含まれる各画素３０に、電源電圧ＶＣＣまたは初期化電圧ＶＩＮＩを供給する。つまり、電源配線ＰＬは、有機ＥＬ素子１０に電流を供給する第一電源配線（すなわち、電源電圧ＶＣＣを供給する電源配線）と、容量素子ＣＳの電圧を初期化する初期化電圧ＶＣＣを供給する第二電源配線とを含む。
このように構成された画素３０では、ＡＺ信号によってトランジスタＴａｚがオン状態からオフ状態となることにより、容量素子ＣＳが駆動トランジスタＴｄの閾値電圧Ｖｔｈを検出して保持する。その後、ＷＳ信号によってトランジスタＴｗｓがオン状態となってデータ電圧Ｖｄａｔａが供給されることにより、容量素子ＣＳに閾値電圧Ｖｔｈが補償された電圧Ｖｄａｔａ＋Ｖｔｈが保持される。これにより、駆動トランジスタＴｄが当該駆動トランジスタＴｄの閾値電圧Ｖｔｈに因らないデータ電圧Ｖｄａｔａに応じた画素電流を有機ＥＬ素子１０に供給する。よって、有機ＥＬ素子１０は、データ電圧Ｖｄａｔａの階調に応じた輝度で発光することができる。
ここで、複数の電源配線ＰＬのそれぞれは、隣り合って配置される２つの画素列で共通化されている。具体的には、電源電圧ＶＣＣを供給する電源配線ＰＬと初期化電圧ＶＩＮＩを供給する電源配線ＰＬとは画素列ごとに交互に配置され、それぞれの電源配線ＰＬが共通化されている。
つまり、複数の画素３０のうち、電源配線ＰＬが延設された第一方向（本実施の形態では画素列方向）と交差する第二方向（本実施の形態では画素３０の行方向）に隣り合う２つの画素は、電源配線ＰＬを共有する。以降、便宜上、電源配線ＰＬを共有する２つの画素３０のうち、一方を画素３０ａ、他方を画素３０ｂとして説明する場合がある。
［３．画素の配線の構成］
次に、本実施の形態に係る表示装置１における画素３０の配線の構成について、図３〜図４Ｂを用いて説明する。
図３は、本実施の形態に係る表示装置１における画素３０の配線レイアウトを示す上面図であり、光出射側から見たときの構成を示している。具体的には、同図は、後述する図４Ａ及び図４Ｂに示す、下部配線層１０３、チャネル半導体層１０１、上部配線層１０５及びＡＭ層１１１の上面図である。なお、同図において、ＡＭ層１１１については、外形のみを示し内部を透過して示している。
図３に示すように、電源電圧ＶＣＣを供給する電源配線ＰＬと初期化電圧ＶＩＮＩを供給する電源配線ＰＬとは、画素３０の行方向に沿って、画素３０毎に交互に配置されている。具体的には、これら電源配線ＰＬは、当該行方向に沿って、等ピッチで配置されている。
また、複数のソース配線ＳＬは、電源配線ＰＬと同様に、上記行方向に沿って等ピッチで配置されている。
また、複数の画素３０のレイアウトは、行方向に沿って、二画素３０毎に繰り返されている。具体的には複数の画素３０のレイアウトは、画素３０ａ及び画素３０ｂからなる組のレイアウトが、行方向に沿って繰り返されている。
また、電源配線ＰＬを共有する２つの画素３０ａ及び画素３０ｂにおいて、駆動トランジスタＴｄを含む回路素子は、当該電源配線ＰＬについて線対称の位置に配置されている。具体的には、画素３０ａと画素３０ｂとでは、駆動トランジスタＴｄと、トランジスタＴｗｓ及びＴａｚと、容量素子ＣＳとが、それぞれ、電源配線ＰＬについて線対称の位置に配置されている。つまり、複数の画素３０は、次の点を除いて、電源配線ＰＬについて概ね線対称な画素レイアウト（対称画素レイアウト）となっている。
すなわち、複数のソース配線ＳＬは、電源配線ＰＬについて線対称とは異なる位置に配置されている。このため、画素３０ａと画素３０ｂとでは、ソース配線ＳＬに関する事項が対称とは異なる画素レイアウトとなる。
具体的には、図３に示すように、ソース配線ＳＬは、画素３０ａ及び画素３０ｂのいずれについても左側に配置されている。このため、トランジスタＴｗｓとソース配線ＳＬとを接続する配線は、画素３０ａ及び画素３０ｂのいずれにおいてもトランジスタＴｗｓから左側へ向かって延設されることになる。よって、当該配線のレイアウト等については、画素３０ａと画素３０ｂとで電源配線ＰＬに対して線対称とはならない。
以下、画素３０の配線の構成について、さらに図４Ａ及び図４Ｂを用いて、詳細に説明する。
図４Ａ及び図４Ｂは、実施の形態に係る画素３０の構成を示す断面図である。具体的には、図４Ａは図３のＩＶＡ−ＩＶＡ線断面図であり、図４Ｂは図３のＩＶＢ−ＩＶＢ線断面図である。なお、これらの断面図では、簡明のため、構成要素の幅を一部縮小している場合がある。
これらの図に示すように、表示装置１はトップエミッション型の表示装置であり、アクティブマトリクス基板２０と有機ＥＬ素子１０とが、この順で下から積層されている。
具体的には、これらの図に示すように、本実施の形態に係る表示装置１は、基板１００と、基板１００側から順に積層された、チャネル半導体層１０１、ゲート絶縁層１０２、下部配線層１０３、パッシベーション層１０４、上部配線層１０５、平坦化層１０６、ＡＭ層１１１、有機ＥＬ層１１２、透明電極層１１３、封止材料層１１４及びバンク１１５からなる積層構造を備える。なお、表示装置１は、さらに、当該積層構造に貼り合わされた対向基板、及び、封止材料層１１４を保護する保護膜等を備えるが、これらについては図示を省略する。
このように構成された表示装置１において、基板１００と、チャネル半導体層１０１と、ゲート絶縁層１０２と、下部配線層１０３と、パッシベーション層１０４と、上部配線層１０５とで、アクティブマトリクス基板２０が構成される。また、ＡＭ層１１１と、有機ＥＬ層１１２と、透明電極層１１３とで、有機ＥＬ素子１０が構成される。
基板１００は、例えばガラス基板である。なお、基板１００としては、樹脂からなるフレキシブル基板を用いることもできる。
チャネル半導体層１０１は、各トランジスタ（駆動トランジスタＴｄならびにトランジスタＴｗｓ及びＴａｚ）のチャネルを含む層である。チャネルは、例えばシリコン半導体膜や酸化物半導体膜等の半導体膜をパターニングすることによって島状に形成されている。
ゲート絶縁層１０２は、各トランジスタのゲート絶縁膜であり、チャネル半導体層１０１を覆うように表示領域全体に形成される。
下部配線層１０３は、ゲート配線ＧＬ、及び、各トランジスタのゲート電極（いわゆるＧＭ（ゲートメタル））等を構成する配線層である。ゲート配線ＧＬとゲート電極とは、同一の金属膜をパターニングすることによって所定形状に形成されている。
パッシベーション層１０４は、下部配線層１０３と上部配線層１０５とを絶縁するための層間絶縁層である。
上部配線層１０５は、電源配線ＰＬ及びソース配線ＳＬ、ならびに、各トランジスタのソース電極／ドレイン電極（いわゆるＳＤ（ソースドレイン）メタル）等を構成する配線層である。電源配線ＰＬ及びソース配線ＳＬ、ならびに、各トランジスタのソース電極／ドレイン電極は、同一の金属膜をパターニングすることによって所定形状に形成されている。
平坦化層（層間絶縁層）１０６は、有機ＥＬ素子１０の平坦性等を確保するために、アクティブマトリクス基板２０と有機ＥＬ素子１０との間に形成される。平坦化層１０６の材料としては、アクリル系材料等の粘性が低くて柔らかい材料が用いられる。
ＡＭ層１１１は、有機ＥＬ素子１０のアノードを構成する金属電極層である。ＡＭ層１１１は、例えば光反射性を有する反射電極層であり、反射率の高い金属を用いて構成されている。ＡＭ層１１１としては、例えばＡｌ、Ａｇ、またはそれらの合金によって形成することができる。
有機ＥＬ層１１２は、発光部であって、正孔輸送層、発光層及び電子輸送層等を積層して構成されている。有機ＥＬ層１１２は、バンク１１５によって囲繞されており、本実施の形態では、バンク１１５によって画素３０毎に分離して形成されている。
透明電極層１１３は、有機ＥＬ素子１０のカソードを構成する層である。透明電極層１１３は、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）又はインジウム亜鉛酸化物（ＩＺＯ：Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等からなる透明金属酸化物を用いることができる。本実施の形態において、透明電極層１１３は、全画素３０の有機ＥＬ素子１０のカソードとして共通に設けられた共通電極である。
封止材料層１１４は、絶縁材料からなる絶縁層であって、有機ＥＬ素子１０への水分や酸素の浸入を防ぐための保護層である。
バンク（隔壁）１１５は、有機ＥＬ層１１２をサブ画素ごとに分離して区画するための開口部を有し、ＡＭ層１１１及び有機ＥＬ層１１２はバンク１１５の開口部内に形成されている。
本実施の形態では、バンク１１５は、複数の画素３０（サブ画素）を画素３０毎に分離して区画するピクセルバンクである。つまり、バンク１１５は、画素３０の列方向に延びる凸部と画素３０の行方向に延びる凸部とが互いに交差するように形成されている。そして、この凸部で囲まれる部分である開口部に有機ＥＬ層１１２が形成されている。なお、バンク１１５は、ラインバンクであってもかまわない。
以上のように、複数の画素３０の各々は、アクティブマトリクス基板２０に設けられた駆動トランジスタＴｄと、駆動トランジスタＴｄによって発光し、かつ、アクティブマトリクス基板２０の上方に設けられたＡＭ層１１１、及び、当該ＡＭ層１１１の上方に設けられた透明電極層１１３を含む有機ＥＬ素子１０とを有する。このように構成された複数の画素３０が配置される表示領域は、以下のような特徴的な構成を有する。
すなわち、ソース配線ＳＬとＡＭ層１１１とは、アクティブマトリクス基板２０の平面視において重ならないように配置されている。具体的には、ソース配線ＳＬは、当該平面視において、画素３０ａのＡＭ層１１１と画素３０ｂのＡＭ層１１１との間に配置されている。つまり、ソース配線ＳＬは、隣り合って配置される画素列のＡＭ層１１１の間に、画素列の延設方向に沿って配置されている。言い換えると、図４Ａに示すように、ソース配線ＳＬの外形によって規定されるＳＬ領域とＡＭ層１１１の外形によって規定されるＡＭ領域とは、重複しないことになる。
なお、ソース配線ＳＬとＡＭ層１１１とは、上記平面視において、完全に重ならないように配置されることが好ましいが、少なくとも一部が重なって配置されてもかまわない。つまり、重ならないように配置されるとは、完全に重ならないことだけでなく、少なくとも一部が重ならないことも含まれる。
具体的には、ソース配線ＳＬは、バンク１１５の下方に配置され、本実施の形態では全体がバンク１１５の下方に配置される。なお、ソース配線ＳＬは、一部のみがバンク１１５の下方に配置されていてもかまわない。
また、電源配線ＰＬは、上記平面視において、ＡＭ層１１１に重なるように配置される。具体的には、電源配線ＰＬは、上記平面視においてソース配線ＳＬに隣り合って配置される。このため、ソース配線ＳＬがバンク１１５の下方に配置されることにより、電源配線ＰＬがＡＭ層１１１に重なるように配置される。
［４．効果等］
このように配置された複数の画素３０を備える表示装置１は、電源配線ＳＬについて完全に線対称に配置された複数の画素を備える表示装置に比べて、表示品位を改善することが可能となる。このことの理解を容易にするために、参考として、比較例に係る表示装置の構成を説明する。
図５は、比較例に係る表示装置の画素９３０の回路構成を示す図である。図６は、比較例に係る表示装置の画素９３０の配線レイアウトを示す上面図である。
これらの図に示す画素９３０は、実施の形態に係る画素３０に比べて、回路構成の接続関係は同じであるものの、配線レイアウトが異なる。具体的には、比較例に係る複数の画素９３０は、行方向に隣り合って配置される画素９３０ａと画素９３０ｂとが完全に線対称な画素レイアウトとなっている。
つまり、ソース配線ＳＬは、画素列ごとに左側と右側とで交互に配置され、具体的には、画素９３０ａの左側に配置され、画素９３０ｂの右側に配置される。
このように構成された比較例に係る表示装置では、図６に示すように、平面視において、ソース配線ＳＬとＡＭ層１１１とが重なって配置される。このため、重なり部分（オーバーラップ部）において寄生容量が発生してしまい、ソース配線ＳＬの電圧変動が当該寄生容量を介してＡＭ層１１１に伝達されてＡＭ層１１１の電圧変動を招く、いわゆるクロストークが発生する場合がある。ＡＭ層１１１はコンタクトを介して画素９３０内の画素回路のノードに接続されているため、上記クロストークの発生は当該ノードの電圧変動を招く。
例えば、画素９３０に示す回路構成の場合、ＡＭ層１１１の電圧変動が容量素子ＣＳに保持された電圧を変動させるため、有機ＥＬ素子がデータ電圧Ｖｄａｔａに応じた輝度で発光しなくなり、表示品位が劣化する。
特に、ソース配線ＳＬは、同一列の複数の画素９３０にデータ電圧Ｖｄａｔａを供給するために、これら複数の画素９３０それぞれと接続されている。したがって、比較例の構成では、上記クロストークがソース配線ＳＬの延設方向（列方向）に沿って発生することになり、表示品位の劣化を招く大きな要因となり得る。
これに対して、本実施の形態に係るアクティブマトリクス表示装置（本実施の形態では表示装置１）によれば、データ配線（本実施の形態ではソース配線ＳＬ）と金属電極層（本実施の形態ではＡＭ層１１１）とは、基板（本実施の形態ではアクティブマトリクス基板２０）の平面視において重ならないように配置される。また、電源配線ＰＬが延設された第一方向（本実施の形態では列方向）と交差する第二方向（本実施の形態では行方向）に隣り合う２つの画素３０ａ及び３０ｂは、電源配線ＰＬを共有する。
このように、データ配線と金属配線とが重ならないように配置されることにより、データ配線と金属配線と間の寄生容量の発生を抑制することができる。これにより、データ配線の電圧変動が画素３０内のノードに伝達されにくくなり、表示品位を改善することができる。特に、本実施の形態によれば、表示品位の劣化を招く大きな要因となり得るデータ配線の延設方向に沿うクロストークを抑制することができるため、表示品位をさらに改善することができる。
さらに、２つの画素３０ａ及び画素３０ｂが電源配線ＰＬを共有することにより、複数の画素３０が配置される表示領域内での電源配線ＰＬの本数を削減することができる。また、電源配線ＰＬの本数の削減によって空いたスペースによって、電源配線ＰＬの配線幅の幅広化または容量素子の電極の大面積化を図ることが可能となる。このため、画素３０の回路特性を向上させて、表示品位をさらに改善することができる。
また、本実施の形態によれば、電源配線ＰＬは、発光素子（本実施の形態では有機ＥＬ素子１０）に電流を供給する第一電源配線（本実施の形態では、電源電圧ＶＣＣを供給する電源配線ＰＬ）と、容量素子ＣＳの電圧を初期化する電圧を供給する第二電源配線（本実施の形態では、初期化電圧ＶＩＮＩを供給する電源配線ＰＬ）とを含む。
つまり、第一電源配線及び第二電源配線のそれぞれは、２つの画素３０で共有される。これにより、第一電源配線及び第二電源配線の一方の電源配線ＰＬのみが共有される場合に比べて、表示領域内での電源配線ＰＬの本数をさらに削減することができる。よって、表示品位をさらに改善することができる。
なお、第一電源配線と第二電源配線とは、いずれか一方のみが２つの画素３０で共有さていてもよい。例えば、電源配線ＰＬでの電圧降下量を抑制する観点から、電流供給量の大きい第一電源配線は共有されず、電流供給量の小さい第二電源配線は共有されてもかまわない。
また、本実施の形態によれば、第一電源配線と第二電源配線とは、第二方向に沿って、画素３０毎に交互に配置される。つまり、第二方向において、隣り合う画素３０の間には、第一電源配線と第二電源配線のうち１つの電源配線ＰＬのみが配置される。これにより、表示領域内での配線のレイアウト効率の向上を図ることができる。
なお、第一電源配線及び第二電源配線の配置順序は、途中で変わってもかまわない。例えば、第二方向に沿って、第一電源配線及び第二電源配線の順に配置され、次いで第二電源配線及び第一電源配線の順に配置されてもかまわない。
また、本実施の形態によれば、複数の画素３０のレイアウトは、第二方向に沿って、二画素ごとに繰り返される。これにより、例えば、表示装置１の製造工程において設計工数を削減することができる。
なお、複数の画素３０のレイアウトの繰り返し間隔は、二画素に限らず、例えば四画素であってもかまわない。
また、本実施の形態によれば、電源配線ＰＬを共有する２つの画素３０ａ及び画素３０ｂにおいて、駆動素子を含む回路素子は、当該電源配線ＰＬについて線対称の位置に配置される。これにより、例えば、回路素子のレイアウトに要する設計工数を削減することができる。
なお、画素３０ａと画素３０ｂとは、回路素子が電源配線ＰＬについて線対称の位置と異なる位置に配置されてもかまわない。これにより、画素３０ａ及び画素３０ｂは、レイアウト自由度が向上するため、例えば画素回路に要求される回路特性に好適なレイアウトにすることができる。
また、本実施の形態によれば、電源配線ＰＬは、基板の平面視において金属電極層に重なるように配置される。これにより、金属電極層の面積を大きく確保することができるため、表示領域の開口率を向上することができる。
なお、電源配線ＰＬは、当該平面視において金属電極層と重ならないように配置されてもよく、例えば、当該平面視においてバンク１１５と重なるように配置されてもかまわない。
また、本実施の形態によれば、データ配線が隔壁（本実施の形態ではバンク１１５）の下方に配置される。これにより、データ配線と金属電極層とが重ならないようにしつつ、表示領域の開口率を向上することができる。
なお、データ配線は、隔壁の下方とは異なる位置に配置されてもよく、例えば、上記の平面視において隔壁と金属電極層との間に配置されてもかまわない。
（変形例）
以上、本発明に係るアクティブマトリクス表示装置について、実施の形態に基づいて説明したが、本発明は上記の実施の形態に限定されるものではない。上述した実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス表示装置を内蔵した各種機器も本発明に含まれる。
例えば、上記説明では、画素３０は、発光素子（上記説明では有機ＥＬ素子１０）を駆動する画素回路として、３つのトランジスタ（駆動トランジスタＴｄならびにトランジスタＴｗｓ及びＴａｚ）と１つの容量素子ＣＳとを有する、いわゆる３Ｔｒ１Ｃの構成について説明した。しかし、画素回路の構成は、これに限らず、例えば、駆動トランジスタＴｄとトランジスタＴｗｓと容量素子ＣＳとを有する、いわゆる２Ｔｒ１Ｃの構成であってもかまわない。つまり、電源配線ＰＬは、初期化電圧ＶＩＮＩを供給する電源配線ＰＬを含まず、電源電圧ＶＣＣを供給する電源配線ＰＬのみを含んでもかまわない。
また、上記説明では、第二電源配線は、容量素子ＣＳの電圧を初期化する初期化電圧ＶＩＮＩを、トランジスタＴａｚを介して容量素子ＣＳの第２電極へ供給するとした。しかし、第二電源配線は、容量素子ＣＳの電圧を初期化する初期化電圧を、トランジスタ等を介して容量素子ＣＳの第２電極へ供給してもかまわない。なお、この構成の場合の初期化電圧は、上記説明における初期化電圧ＶＩＮＩと異なっていてもかまわない。
また、各トランジスタ（駆動トランジスタＴｄならびにトランジスタＴｗｓ及びＴａｚ）はｎチャネル型のＴＦＴとしたが、ｐチャネル型のＴＦＴであってもかまわない。また、複数のトランジスタのうちの一部のトランジスタがｎチャネル型のＴＦＴであって、他のトランジスタがｐチャネル型のＴＦＴであってもかまわない。
また、各トランジスタはトップゲート型のＴＦＴに限らず、ボトムゲート型のＴＦＴであってもかまわない。さらには、各トランジスタは、ＴＦＴに限らず、同様の機能を実現することができる例えばバイポーラトランジスタであってもかまわない。
また、発光素子は、電流によって発光する有機ＥＬ素子に限らず、例えば、電圧によって発光する無機化合物を用いた無機ＥＬ素子であってもかまわない。また、発光素子は、カソードが金属電極層によって構成され、アノードが透明電極層によって構成されてもかまわない。
また、例えば、本発明に係るアクティブマトリクス表示装置は、図７に示すような薄型ディスプレイ装置として実現される。図７は、薄型ディスプレイ装置の外観図である。このような薄型ディスプレイ装置は、高い表示品位で映像等を表示することができる。
本発明に係るアクティブマトリクス表示装置は、高い表示品位が要求されるディスプレイ装置等に有用である。
１ 表示装置
１０ 有機ＥＬ素子
２０ アクティブマトリクス基板
３０、３０ａ、３０ｂ、９３０、９３０ａ、９３０ｂ 画素
１００ 基板
１０１ チャネル半導体層
１０２ ゲート絶縁層
１０３ 下部配線層
１０４ パッシベーション層
１０５ 上部配線層
１０６ 平坦化層
１１１ ＡＭ層
１１２ 有機ＥＬ層
１１３、 透明電極層
１１４ 封止材料層
１１５ バンク
ＣＳ 容量素子
ＧＬ ゲート配線
ＳＬ ソース配線
ＰＬ 電源配線
Ｔｄ 駆動トランジスタ
Ｔａｚ、Ｔｗｓ トランジスタ

Claims (7)

  1. マトリクス状に配置された複数の画素を有するアクティブマトリクス表示装置であって、
    前記複数の画素の各々は、
    基板に設けられた駆動素子と、
    前記駆動素子によって発光し、かつ、前記基板の上方に設けられた金属電極層、及び、当該金属電極層の上方に設けられた透明電極層を含む発光素子とを有し、
    前記アクティブマトリクス表示装置は、さらに、
    前記基板に設けられ、前記複数の画素にデータを供給するデータ配線と、
    前記基板に設けられ、前記複数の画素に電力を供給する電源配線とを備え、
    前記複数の画素のうち、前記電源配線が延設された第一方向と交差する第二方向に隣り合う２つの画素は、前記電源配線を共有し、
    前記データ配線と前記金属電極層とは、前記基板の平面視において重ならないように配置される
    アクティブマトリクス表示装置。
  2. 前記複数の画素の各々は、さらに、前記基板に設けられ、前記データに対応する電圧を保持する容量素子を有し、
    前記電源配線は、
    前記発光素子に電流を供給する第一電源配線と、
    前記容量素子の電圧を初期化する電圧を供給する第二電源配線とを含む
    請求項１に記載のアクティブマトリクス表示装置。
  3. 前記第一電源配線と前記第二電源配線とは、前記第二方向に沿って、画素毎に交互に配置される
    請求項２に記載のアクティブマトリクス表示装置。
  4. 前記複数の画素のレイアウトは、前記第二方向に沿って、二画素ごとに繰り返される
    請求項１〜３のいずれか１項に記載のアクティブマトリクス表示装置。
  5. 前記電源配線を共有する２つの画素において、前記駆動素子を含む回路素子は、当該電源配線について線対称の位置に配置される
    請求項１〜４のいずれか１項に記載のアクティブマトリクス表示装置。
  6. 前記電源配線は、前記基板の平面視において前記金属電極層に重なるように配置される
    請求項１〜５のいずれか１項に記載のアクティブマトリクス表示装置。
  7. さらに、前記複数の画素を画素毎に区画する隔壁を備え、
    前記データ配線は、前記隔壁の下方に配置される
    請求項１〜６のいずれか１項に記載のアクティブマトリクス表示装置。
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