JP2017188513A - 半導体装置 - Google Patents
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Abstract
【解決手段】一実施形態の半導体装置は、第1ダイパッド、第2ダイパッド、第1接着層、及び半導体チップを備える。上記第1ダイパッドは、外部に露出した下面、及び粗面を含む上面を有する。上記第2ダイパッドは、上記第1ダイパッドの上方に設けられ、粗面を含む下面を有する。上記第1接着層は、上記第1ダイパッドの上記上面上、及び上記第2ダイパッドの上記下面上に接して設けられる。上記半導体チップは、上記第2ダイパッドの上方に設けられる。
【選択図】図1
Description
第1実施形態に係る半導体装置について説明する。
第1実施形態に係る半導体装置の構成例について、図1及び図2を用いて説明する。図1及び図2では、第1実施形態に係る半導体装置として、QFN(Quad Flat Non-leaded package)が例示される。QFNは、例えば、車載機器、携帯機器等に使用され、高い放熱性及び信頼性が要求される。図1は、第1実施形態に係る半導体装置の構成の一例を示す断面図である。図2は、第1実施形態に係る半導体装置を上面から見た平面図である。図1は、図2におけるII−II線に沿った断面を示している。また、図1は、後述する粗化処理がされた構成要素の面を太線で示している。なお、図2は、説明を簡単にするため、図1における半導体装置内の樹脂が省略されている。
第1接着層30及び第2接着層50はそれぞれ、第1ダイパッド10と第2ダイパッド40との間、及び第2ダイパッド40と半導体チップ60との間にペーストの状態で隙間なく充填された後、硬化する。すなわち、第1接着層30及び第2接着層50は、第1ダイパッド10と第2ダイパッド40、及び第2ダイパッド40と半導体チップ60を接着させる導電性接着剤として機能する。上述の通り、第1ダイパッド10の表面及び第2ダイパッド40の表面は、粗化処理された粗面を有しているため、粗化処理されていない状態よりも微小な凹凸が生じている。このため、第1接着層30の第1ダイパッド10との接着面は、第1ダイパッド10の上面に生じた当該凹凸を埋め込んだ状態で硬化する。また、第1接着層30の第2ダイパッド40との接着面は、第2ダイパッド40の下面に生じた凹凸を埋め込んだ状態で硬化する。また、第2接着層50の第2ダイパッド40との接着面は、第2ダイパッド40の上面に生じた凹凸を埋め込んだ状態で硬化する。
第1実施形態によれば、半導体装置の放熱特性を維持しつつ、信頼性を向上させることができる。本効果につき、以下説明する。
次に、第2実施形態に係る半導体装置について説明する。第2実施形態に係る半導体装置は、第1ダイパッドの下面が粗化処理されず、平滑である点においてのみ、第1実施形態と相違する。以下では、第1実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第1実施形態と異なる部分についてのみ説明する。
図5は、第2実施形態に係る半導体装置の構成の一例を示す断面図である。図5に示すように、半導体装置1は、第1ダイパッド10に代えて、第1ダイパッド10Aを備えている。
上述の通り、半導体装置1は、樹脂80による封止の際に樹脂成形が用いられる。具体的には、樹脂成形では、例えば、積層された第1ダイパッド10A、第1接着層30、第2ダイパッド40、第2接着層50、及び半導体チップ60、並びにボンディングワイヤ70により半導体チップ60に接続されたリード端子20が金型に固定される。当該固定された金型内に、加熱によって液状となった樹脂80が注入される。金型内の隙間には、注入された樹脂80が充填される。その後、更なる加熱によって樹脂80が硬化し、半導体装置1が得られる。この樹脂成形の際、第1ダイパッド10Aの下面の表面粗度が高い場合、金型と第1ダイパッド10Aの下面との間の微小な凹凸にも液状となった樹脂80が充填される(樹脂バリが発生する)可能性がある。樹脂バリは、半導体装置1の製造における歩留り低下の原因となり得る。
実施形態は、上述の第1実施形態及び第2実施形態で述べた形態に限らず、種々の変形が可能である。例えば、第1実施形態及び第2実施形態は、第1ダイパッド10と半導体チップ60との間に1層のダイパッドが積層される例について説明したが、これに限られない。例えば、半導体装置1は、第1ダイパッド10と半導体チップ60との間に、2層以上のダイパッドが積層されてもよい。図6は、第1実施形態の第1変形例に係る半導体装置の構造の一例を示す断面図である。図7は、第1実施形態の第1変形例に係る半導体装置の構造の一例を示す上面図である。図6は、図7におけるVII−VII線に沿った断面を示している。また、図6は、粗化処理がされた構成要素を太線で示している。なお、図7は、説明を簡単にするため、図6における半導体装置内の樹脂を省略して示している。
Claims (8)
- 外部に露出した下面、及び粗面を含む上面を有する第1ダイパッドと、
前記第1ダイパッドの上方に設けられ、粗面を含む下面を有する第2ダイパッドと、
前記第1ダイパッドの前記上面上、及び前記第2ダイパッドの前記下面上に接して設けられた第1接着層と、
前記第2ダイパッドの上方に設けられた半導体チップと、
を備える半導体装置。
- 前記第1ダイパッドの前記下面は、粗面を含む、請求項1記載の半導体装置。
- 前記第1ダイパッドの前記下面は、平滑面を含む、請求項1記載の半導体装置。
- 前記第2ダイパッドは、粗面を含む上面を更に有し、
前記半導体装置は、前記第2ダイパッドの上面上に接して設けられた第2接着層を更に備える、
請求項1記載の半導体装置。
- 前記第2ダイパッドは、前記第1ダイパッドよりも積層方向に厚い、請求項1記載の半導体装置。
- 前記第1接着層の前記第1ダイパッドの前記上面上に接する面は、前記第1接着層の前記第2ダイパッドの前記下面上に接する面よりも大きい面積を有する、請求項1記載の半導体装置。
- 前記第2接着層は、前記半導体チップの下面上に接して設けられ、
前記第2接着層の前記第2ダイパッドの前記上面上に接する面は、前記第2接着層の前記半導体チップの前記下面上に接する面よりも大きい面積を有する、請求項4記載の半導体装置。
- 前記第2ダイパッドの下面は、前記第1ダイパッドの上面よりも大きい面積を有する、請求項1記載の半導体装置。
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CN116364661A (zh) * | 2023-06-02 | 2023-06-30 | 清华大学 | 压接型半导体器件 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10504136A (ja) * | 1994-07-18 | 1998-04-14 | オリン コーポレイション | 熱放散体を内蔵するモールド成形された樹脂製半導体パッケージ |
JP2006147918A (ja) * | 2004-11-22 | 2006-06-08 | Denso Corp | 半導体装置 |
JP2008172172A (ja) * | 2007-01-15 | 2008-07-24 | Denso Corp | 電子制御装置及びその製造方法 |
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2016
- 2016-04-01 JP JP2016074603A patent/JP2017188513A/ja active Pending
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JPH10504136A (ja) * | 1994-07-18 | 1998-04-14 | オリン コーポレイション | 熱放散体を内蔵するモールド成形された樹脂製半導体パッケージ |
JP2006147918A (ja) * | 2004-11-22 | 2006-06-08 | Denso Corp | 半導体装置 |
JP2008172172A (ja) * | 2007-01-15 | 2008-07-24 | Denso Corp | 電子制御装置及びその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN116364661A (zh) * | 2023-06-02 | 2023-06-30 | 清华大学 | 压接型半导体器件 |
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