JP2017157775A - Esd保護回路 - Google Patents
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Abstract
Description
第1の保護回路20は、2つのダイオード26,28を備えている。
第2の保護回路22は、ESD電圧検出回路30と、クランプ回路32とを備えている。
ESD電圧検出回路30は、時定数回路34と、インバータ36とを備え、時定数回路34は、抵抗素子38と、容量素子40とを備えている。クランプ回路32は、N型MOSトランジスタ42を備えている。
このように、ESDイベントの発生時には、ESD電流が、電源ノードからN型MOSトランジスタ42を介してグランドノードに流れ、電源ノードの電圧がクランプされることにより、半導体集積回路の内部回路を保護することができる。
前記出力最終段の出力バッファは、前記出力最終段の出力バッファの出力信号とグランドノードとの間に直列に接続された2以上のN型MOSトランジスタを備え、
前記ESD保護回路は、前記ESDイベントの発生時に、前記出力最終段の出力バッファの出力信号の外部出力端子に印加されるESD電流を、前記外部出力端子から電源ノードへ流す第1の保護回路と、
前記ESDイベントの発生時に、前記ESD電流を、前記電源ノードから前記グランドノードへ流し、前記電源ノードの電圧をクランプする第2の保護回路と、
人体モデルに対応するESDイベントの発生時に、前記2以上のN型MOSトランジスタのゲートの電圧をローレベルに設定し、デバイス帯電モデルに対応するESDイベントの発生時に、前記2以上のN型MOSトランジスタのゲートの電圧をハイレベルに設定する第3の保護回路とを備えることを特徴とするESD保護回路を提供する。
前記2以上のN型MOSトランジスタのゲートと前記グランドノードとの間に接続され、ゲートが前記グランドノードに接続された第1のN型MOSトランジスタと、
前記電源ノード上において形成され、前記第1のP型MOSトランジスタのソースとゲートとの間に接続された第1の抵抗素子と、
前記グランドノード上において形成され、前記第1のN型MOSトランジスタのソースとゲートとの間に接続された第2の抵抗素子とを備え、
前記第1のP型MOSトランジスタは、前記第1のN型MOSトランジスタよりも大きいサイズのトランジスタであることが好ましい。
前記出力最終段の出力バッファを駆動するプリドライバ回路に入力される内部信号と、前記グランドノードとの間に接続され、ゲートが前記グランドノードに接続された第1のN型MOSトランジスタと、
前記電源ノードと、前記プリドライバ回路に入力される内部信号との間に接続され、ゲートが前記電源ノードに接続された第2のP型MOSトランジスタと、
前記電源ノード上において形成され、前記第1のP型MOSトランジスタのソースとゲートとの間に接続された第1の抵抗素子と、
前記グランドノード上において形成され、前記第1のN型MOSトランジスタのソースとゲートとの間に接続された第2の抵抗素子と、
前記電源ノード上において形成され、前記第2のP型MOSトランジスタのソースとゲートとの間に接続された第3の抵抗素子とを備え、
前記第2のP型MOSトランジスタは、前記第1のN型MOSトランジスタよりも大きいサイズのトランジスタであることが好ましい。
前記出力最終段の出力バッファを駆動するプリドライバ回路に入力される内部信号と前記グランドノードとの間に接続され、ゲートが前記グランドノードに接続された第1のN型MOSトランジスタと、
前記電源ノードと、前記プリドライバ回路に入力される内部信号との間に接続され、ゲートが前記電源ノードに接続された第2のP型MOSトランジスタと、
前記電源ノード上において形成され、前記第1のP型MOSトランジスタのソースとゲートとの間、および、前記第2のP型MOSトランジスタのソースとゲートとの間に共通に接続された第1の抵抗素子と、
前記グランドノード上において形成され、前記第1のN型MOSトランジスタのソースと前記第1のN型MOSトランジスタのゲートとの間に接続された第2の抵抗素子とを備え、
前記第2のP型MOSトランジスタは、前記第1のN型MOSトランジスタよりも大きいサイズのトランジスタであることが好ましい。
N型MOSトランジスタ16,18は、出力バッファ10の出力信号とグランドノードとの間に直列に接続され、そのゲートには、プリドライバ回路の後段のインバータ58から内部信号G1が入力される。
出力バッファ10の出力信号は、その外部出力端子OUTに接続されている。また、電源ノードは、その外部接続端子VDDに接続され、グランドノードは、その外部接続端子VSSに接続されている。
インバータ36の入力端子には、時定数回路34の出力信号が入力され、インバータ36からは、前述の検出信号が出力される。
第1のN型MOSトランジスタ46は、N型MOSトランジスタ16,18のゲートとグランドノードとの間に接続され、そのゲートはグランドノードに接続されている。
また、第1の抵抗素子48は、電源ノード上において形成され、第1のP型MOSトランジスタ44のソースとゲートとの間に接続されている。
第2の抵抗素子50は、グランドノード上において形成され、第1のN型MOSトランジスタ46のソースとゲートとの間に接続されている。
第1の抵抗素子48および第2の抵抗素子50は、例えば、電源ノードの電源配線およびグランドノードのグランド配線のメタル寄生抵抗によって形成することができ、非常に小面積である。本実施形態の場合、第1の抵抗素子48の抵抗値Rp=0.07Ω、第2の抵抗素子50の抵抗値Rg=0.1Ωとする。
つまり、第1の保護回路20の2つのダイオード26,28はともにオフ状態であり、出力バッファ10の出力信号と電源ノードおよびグランドノードとの間は接続されない。
また、第2の保護回路22の時定数回路34の出力信号はハイレベル、ESD電圧検出回路30から出力される検出信号はローレベル、クランプ回路32のN型MOSトランジスタ42はオフ状態であり、電源ノードとグランドノードとの間は接続されない。
つまり、第1の保護回路20のダイオード26がオン状態となり、電源ノードの電圧が通常動作時の電源電圧よりも高いESD電圧に上昇する。
一方、第2の保護回路22の時定数回路34の出力信号は、時定数回路34の時定数に相当する時間、ローレベル、検出信号はハイレベル、クランプ回路32のN型MOSトランジスタ42はオン状態となり、電源ノードとグランドノードとの間が接続される。
このように、ESDイベントの発生時には、ESD電流が、電源ノードからN型MOSトランジスタ42を介してグランドノードに流れ、電源ノードの電圧がクランプされることにより、半導体集積回路の内部回路を保護することができる。
第1のN型MOSトランジスタ46は、その接続位置が移動されて、プリドライバ回路の前段のインバータ56の入力端子とグランドノードとの間に接続され、そのゲートはグランドノードに接続されている。
第2のP型MOSトランジスタ52は、電源ノードとプリドライバ回路の前段のインバータ56の入力端子との間に接続され、そのゲートは電源ノードに接続されている。
また、第3の抵抗素子54は、電源ノード上において形成され、第2のP型MOSトランジスタ52のソースとゲートとの間に接続されている。
第3の抵抗素子54も、同様に、電源ノードの電源配線のメタル寄生抵抗によって形成することができる。本実施形態の場合、第1の抵抗素子48および第3の抵抗素子54の抵抗値Rp=0.07Ω、第2の抵抗素子50の抵抗値Rg=0.1Ωとする。
つまり、ESDイベントの発生時には、ESD電流が、電源ノードからN型MOSトランジスタ42を介してグランドノードに流れ、電源ノードの電圧がクランプされることにより、半導体集積回路の内部回路を保護することができる。
第1の抵抗素子48は、電源ノード上において形成され、第1のP型MOSトランジスタ44のソースとゲートとの間、および、第2のP型MOSトランジスタ52のソースとゲートとの間に共通に接続されている。
12,14 P型MOSトランジスタ
16,18、42、64、68,70、74 N型MOSトランジスタ
20 第1の保護回路
22 第2の保護回路
24 第3の保護回路
26,28 ダイオード
30 ESD電圧検出回路
32 クランプ回路
34 時定数回路
36、56,58、66 インバータ
38、62 抵抗素子
40、60 容量素子
44 第1のP型MOSトランジスタ
46 第1のN型MOSトランジスタ
48 第1の抵抗素子
50 第2の抵抗素子
52 第2のP型MOSトランジスタ
54 第3の抵抗素子
72 ダイオードストリング
Claims (6)
- ESDイベントの発生時のESD電圧により半導体集積回路の出力最終段の出力バッファが破壊されるのを保護するESD保護回路であって、
前記出力最終段の出力バッファは、前記出力最終段の出力バッファの出力信号とグランドノードとの間に直列に接続された2以上のN型MOSトランジスタを備え、
前記ESD保護回路は、前記ESDイベントの発生時に、前記出力最終段の出力バッファの出力信号の外部出力端子に印加されるESD電流を、前記外部出力端子から電源ノードへ流す第1の保護回路と、
前記ESDイベントの発生時に、前記ESD電流を、前記電源ノードから前記グランドノードへ流し、前記電源ノードの電圧をクランプする第2の保護回路と、
人体モデルに対応するESDイベントの発生時に、前記2以上のN型MOSトランジスタのゲートの電圧をローレベルに設定し、デバイス帯電モデルに対応するESDイベントの発生時に、前記2以上のN型MOSトランジスタのゲートの電圧をハイレベルに設定する第3の保護回路とを備えるESD保護回路。 - 前記第3の保護回路は、前記電源ノードと前記2以上のN型MOSトランジスタのゲートとの間に接続され、ゲートが前記電源ノードに接続された第1のP型MOSトランジスタと、
前記2以上のN型MOSトランジスタのゲートと前記グランドノードとの間に接続され、ゲートが前記グランドノードに接続された第1のN型MOSトランジスタと、
前記電源ノード上において形成され、前記第1のP型MOSトランジスタのソースとゲートとの間に接続された第1の抵抗素子と、
前記グランドノード上において形成され、前記第1のN型MOSトランジスタのソースとゲートとの間に接続された第2の抵抗素子とを備え、
前記第1のP型MOSトランジスタは、前記第1のN型MOSトランジスタよりも大きいサイズのトランジスタである請求項1に記載のESD保護回路。 - 前記第3の保護回路は、前記電源ノードと前記2以上のN型MOSトランジスタのゲートとの間に接続され、ゲートが前記電源ノードに接続された第1のP型MOSトランジスタと、
前記出力最終段の出力バッファを駆動するプリドライバ回路に入力される内部信号と、前記グランドノードとの間に接続され、ゲートが前記グランドノードに接続された第1のN型MOSトランジスタと、
前記電源ノードと、前記プリドライバ回路に入力される内部信号との間に接続され、ゲートが前記電源ノードに接続された第2のP型MOSトランジスタと、
前記電源ノード上において形成され、前記第1のP型MOSトランジスタのソースとゲートとの間に接続された第1の抵抗素子と、
前記グランドノード上において形成され、前記第1のN型MOSトランジスタのソースとゲートとの間に接続された第2の抵抗素子と、
前記電源ノード上において形成され、前記第2のP型MOSトランジスタのソースとゲートとの間に接続された第3の抵抗素子とを備え、
前記第2のP型MOSトランジスタは、前記第1のN型MOSトランジスタよりも大きいサイズのトランジスタである請求項1に記載のESD保護回路。 - 前記第3の保護回路は、前記電源ノードと前記2以上のN型MOSトランジスタのゲートとの間に接続され、ゲートが前記電源ノードに接続された第1のP型MOSトランジスタと、
前記出力最終段の出力バッファを駆動するプリドライバ回路に入力される内部信号と前記グランドノードとの間に接続され、ゲートが前記グランドノードに接続された第1のN型MOSトランジスタと、
前記電源ノードと、前記プリドライバ回路に入力される内部信号との間に接続され、ゲートが前記電源ノードに接続された第2のP型MOSトランジスタと、
前記電源ノード上において形成され、前記第1のP型MOSトランジスタのソースとゲートとの間、および、前記第2のP型MOSトランジスタのソースとゲートとの間に共通に接続された第1の抵抗素子と、
前記グランドノード上において形成され、前記第1のN型MOSトランジスタのソースと前記第1のN型MOSトランジスタのゲートとの間に接続された第2の抵抗素子とを備え、
前記第2のP型MOSトランジスタは、前記第1のN型MOSトランジスタよりも大きいサイズのトランジスタである請求項1に記載のESD保護回路。 - 前記第1の抵抗素子は、前記電源ノードの電源配線のメタル寄生抵抗によって形成され、前記第2の抵抗素子は、前記グランドノードのグランド配線のメタル寄生抵抗によって形成される請求項2ないし4のいずれか一項に記載のESD保護回路。
- 前記第3の抵抗素子は、前記電源ノードの電源配線のメタル寄生抵抗によって形成される請求項3に記載のESD保護回路。
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