JP2017156921A - コンピュータ、デバイス、処理方法、プログラム - Google Patents

Abstract

【課題】主データ転送路の状態を監視し、主データ転送路を含む障害情報をＣＰＵ側のメモリに速やかに供給できる技術を提供する。【解決手段】デバイス５は、デバイス回路の内部処理に基づく障害を検出する第１障害検出部６と、主データ転送路２の障害を検出する第２障害検出部７と、主データ転送路の障害があるか否かのリンクステイタス状況を監視し、リンク可否情報ＳＢとして出力するリンク監視部８と、を備える。転送指示部９は、リンク監視部からのリンク可否情報に基づき、デバイス回路の内部処理に基づく障害Ｓ１及び主データ転送路２の障害Ｓ２に基づく障害ログＬＭを、記憶部４への転送処理する指示を出力する。【選択図】図１

Description

本発明はコンピュータ、デバイス、処理方法、プログラムに関する。

コンピュータでは、ＣＰＵなどの中央演算装置がコンピュータ内で発生したエラー情報を利用する。ＣＰＵは、エラー情報をコンピュータに接続されたデバイスから取得してエラー時の処理に利用する。

エラー情報の取り扱いに関する技術として特許文献１，２に開示されている。
特許文献１には、コンピュータのインターフェイスに接続された通信制御装置が、エラー情報と通信データの組み合わせをＣＰＵの近傍に配置されたメモリに送信する技術が開示されている。
特許文献２にはＰＣＩカード内部で障害を検出し、メモリ内のデバイスドライバが障害情報を収集する技術が開示されている。

特開２００４−２１５０５号公報 特開２００２−３５８２５１号公報

ところで、特許文献1及び２に示される技術では、例えば、ＣＰＵとデバイスとの間にある主データ転送路（ＰＣＩｅバス）に障害が発生している場合、デバイスでの障害情報をＣＰＵ側のメモリに送ることができないという問題があった。
これにより、上記技術では、障害の復旧に時間を要することになるため、上述した障害発生時の障害内容の情報をＣＰＵが速やかに取得できることが望まれていた。

この発明は、上述の課題を解決することのできるコンピュータ、デバイス、処理方法、プログラムを提供する。

本発明の第１の態様によれば、コンピュータは、主データ転送路に、コンピュータ制御部と、コンピュータ制御部の制御処理に利用する情報を記憶する記憶部と、インターフェイスとなるデバイスと、を備え、前記デバイスは、デバイス回路の内部処理に基づく障害を検出する第１障害検出部と、前記主データ転送路の障害を検出する第２障害検出部と、前記主データ転送路を通じたデータ送信が可能であるか否かのリンクステイタス状況を監視し、その監視結果をリンク可否情報として出力するリンク監視部と、前記リンク監視部からのリンク可否情報に基づき、前記デバイス回路の内部処理に基づく障害及び前記主データ転送路の障害に基づく障害ログを、前記記憶部へ転送処理することの指示を出力する転送指示部と、を備える。

また本発明の第２の態様によれば、デバイスは、コンピュータ内に設けられた主データ転送路に接続されたコンピュータ制御部と、前記コンピュータ制御部が制御処理に利用する情報を記憶する記憶部と、を備えたコンピュータの前記主データ転送路との間で脱着可能に接続される接続部と、デバイス回路の内部処理に基づく障害を検出する第１障害検出部と、前記主データ転送路の障害を検出する第２障害検出部と、前記主データ転送路を通じたデータ送信が可能であるか否かのリンクステイタス状況を監視し、その監視結果をリンク可否情報として出力するリンク監視部と、前記リンク監視部からのリンク可否情報に基づき、前記デバイス回路の内部処理に基づく障害及び前記主データ転送路の障害に基づく障害ログを、前記記憶部へ転送処理することの指示を出力する転送指示部、を備える。

また本発明の第２の態様によれば、処理方法は、コンピュータ制御部がコンピュータ内に設けられた主データ転送路に接続され、記憶部が前記コンピュータ制御部の制御処理に利用される情報を記憶し、デバイスが前記主データ転送路に接続され、前記デバイスが、デバイス回路の内部処理に基づく障害を検出する工程と、前記主データ転送路の障害を検出する工程と、前記主データ転送路を通じたデータ送信が可能であるか否かのリンクステイタス状況を監視し、その監視結果をリンク可否情報として出力する工程と、このリンク可否情報に基づき、前記デバイス回路の内部処理に基づく障害及び前記主データ転送路の障害に基づく障害ログを、前記記憶部へ転送処理する工程と、を有する。

また本発明の第３の態様によれば、プログラムは、コンピュータ内に設けられた主データ転送路に接続されたコンピュータ制御部と、前記コンピュータ制御部が制御処理に利用する情報を記憶する記憶部と、を備えたコンピュータの前記主データ転送路との間で脱着可能に接続される接続部を備えたデバイスに実行させるプログラムとして、デバイス回路の内部処理に基づく障害を検出する段階と、前記主データ転送路の障害を検出する段階と、前記主データ転送路を通じたデータ送信が可能であるか否かのリンクステイタス状況を監視し、その監視結果をリンク可否情報として出力する段階と、このリンク可否情報に基づき、前記デバイス回路の内部処理に基づく障害及び前記主データ転送路の障害に基づく障害ログを、前記記憶部へ転送処理する段階と、を有する。

本発明では、コンピュータ制御部とデバイスとの間にある主データ転送路に障害が発生している状況を常時確認しながら、該主データ転送路又はデバイスでの障害情報の障害ログを、コンピュータ制御部側の記憶部に円滑に送ることができ、その後の障害処理／復旧作業を速やかに行うことができる。

本発明の一実施形態によるコンピュータを示す第一のブロック図である。 本発明の一実施形態によるコンピュータを示す第二のブロック図である。 本発明の一実施形態によるリンク監視部を説明するための図である。 本発明の一実施形態による障害検出部を説明するための図である。 本発明の一実施形態によるコンピュータの処理フローを示す図である。

本発明に係る方法及びプログラムが採用されたコンピュータ１について図１を参照して説明する。
このコンピュータ１は、主データ転送路２に接続されたコンピュータ制御部３と、コンピュータ制御部３の制御処理に利用する情報を記憶する記憶部４とを有し、該主データ転送路２に、接続部５Ａを介してデバイス５が接続されてなるものである。

このデバイス５は、障害を検出する第１障害検出部６及び第２障害検出部７と、主データ転送路２部へ転送を監視するリンク監視部８と、障害情報ＳＡ（Ｓ１，Ｓ２）に係る障害ログＬＭを転送する転送指示部９と、を具備したインターフェイスである。

第１障害検出部６ではデバイス回路（図示略）の内部処理に基づく障害を検出して障害通知Ｓ１として出力する。
第２障害検出部７では主データ転送路２の障害を検出して障害通知Ｓ２として出力する。
リンク監視部８は、主データ転送路２を通じたデータ送信が可能であるか否か等の主データ転送路２の障害をリンクステイタス情報Ｗに基づき監視し、その監視結果をリンク可否情報ＳＢとして出力する。
転送指示部９は、リンク監視部８からのリンク可否情報ＳＢに基づき、デバイス回路の内部処理に基づく障害及び主データ転送路２の障害に係る障害情報ＳＡの障害ログＬＭ（Ｌ１，Ｌ２）を、記憶部４への転送処理することの指示を出力する。

以上のように構成されたコンピュータ１では、第１障害検出部６にてデバイス回路の内部処理に基づく障害情報Ｓ１を検出し、また、第２障害検出部７にて主データ転送路２の障害情報Ｓ２を検出する。
一方、リンク監視部８では、主データ転送路２の状態を監視し、その監視結果に基づき、主データ転送路２を通じたデータ送信が可能であるか否か等のリンク可否情報ＳＢを出力する。
このとき、転送指示部９では、第１障害検出部６及び第２障害検出部７にて障害情報ＳＡを検出した状況下において、リンク監視部８からのリンク可否情報ＳＢに基づき、主データ転送路２を通じたデータ送信が可能であると判定した場合に、当該障害情報ＳＡ（Ｓ１，Ｓ２）に基づく障害ログＬＭ（Ｌ１，Ｌ２）を、コンピュータ制御部３側の記憶部４に転送させる指示を出力する。
すなわち、上記コンピュータ１では、コンピュータ制御部３とデバイス５との間にある主データ転送路２に障害が発生している状況を常時確認しながら、該主データ転送路２又はデバイス５での障害情報ＳＡ（Ｓ１，Ｓ２）の障害ログＬＭ（Ｌ１，Ｌ２）を、コンピュータ制御部３側の記憶部４に円滑に送ることができ、その後の障害処理／復旧作業を速やかに行うことができる。

（実施形態）
次に、図１のコンピュータをさらに具体化したコンピュータの実施形態について図２〜図５を参照して説明する。
図２において、符号１０で示すものはコンピュータ制御部３であるＣＰＵを備えたマザーボード等の主制御モジュールである。
主制御モジュール１０は、ＰＣＩデバイス２０を搭載できる一般的なサーバ内に設けられており、主にＣＰＵ１１、メモリ１２、ＰＣＩｅバス１３を有するものであって、ＰＣＩｅバス１３は、接続部２０Ａを介して拡張領域となるＰＣＩデバイス２０を接続する。
なお、このＰＣＩデバイス２０は主制御モジュール１０とともにコンピュータ１内部に設けられてよい。

ＰＣＩデバイス２０は、ＰＣＩｅ制御部２１、演算部２２、リンク監視部２３、ＤＭＡ転送部２４、障害検出部２５を有する。
なお、これら構成要素の中で、ＤＭＡ転送部２４及び障害検出部２５により転送指示部３０が構成される。

演算部２２はＰＣＩデバイス２０上で演算を行うものであって、該演算部２２内でエラーが発生した際には障害通知Ｓ１を生成して障害検出部２５に通知する。
ＰＣＩｅ制御部２１は、ＰＣＩｅバス１３と接続し、ＤＭＡ転送部２４と主制御モジュール１０の間でデータの送受信を行う。また、このＰＣＩｅ制御部２１では、ＰＣＩｅバス１３やＰＣＩｅ制御部２１内でエラーが発生した際に、障害通知Ｓ２を生成して障害検出部２５に通知する。
そして、これら演算部２２から出力されたＰＣＩデバイス２０の障害通知Ｓ１、及びＰＣＩｅ制御部２１から出力されたＰＣＩｅバス１３の障害通知Ｓ２は、共に障害検出部２５に取り込まれる。
なお、これら障害通知Ｓ１及びＳ２により、障害情報ＳＡが形成される。また、演算部２２は第１障害検出部を構成し、ＰＣＩｅ制御部２１は第２障害検出部を構成している。

リンク監視部２３は、常時、ＰＣＩｅ制御部２１のリンクステイタス状況を監視し、そのリンクステイタス情報Ｗに基づくリンク可否情報ＳＢを障害検出部２５に出力する。
このリンク監視部２３の構成について図３を参照して詳細に説明する。

図３に示されるように、リンク監視部２３は、リンクステイタス監視判定部２３Ａにて、主データ転送路となるＰＣＩｅバス１３を通じたデータ送信が可能であるか否かのリンクステイタス情報Ｗを取り込み、ＰＣＩｅバス１３がリンク状態かアンリンク状態かを判定する。
そして、このリンク監視部２３にて、ＰＣＩｅバス１３とのリンクが確立していれば転送可能フラグ設定部２３Ｂにてフラグをセットし、アンリンク状態であれば転送可能フラグ設定部２３Ｂにてフラグをリセットし、かつこれらフラグの設定状況をリンク可否情報ＳＢとして出力する。

図２に示されるように、障害検出部２５は、演算部２２及びＰＣＩｅ制御部２１から障害通知ＳＡ（Ｓ１，Ｓ２）を受け取るとともに、リンク監視部２３からリンク可否情報ＳＢを受け取る。そして、障害検出部２５では、これら障害通知ＳＡ及びリンク可否情報ＳＢに基づき、ＤＭＡ転送部２４にエラー通知Ｅを出力するとともに、演算部２２から障害ログを採取するよう指示する。

さらに図４を参照して障害検出部２５の構成について説明する。
図４に示されるように、この障害検出部２５は、演算部エラーフラグ設定部２５Ａ、ＰＣＩｅ制御部エラーフラグ設定部２５Ｂ、ＤＭＡ発行制御部２５Ｃを有する。
演算部エラーフラグ設定部２５Ａでは、演算部２２からのＰＣＩデバイス２０の障害通知Ｓ１があった場合に、エラーフラグを設定する。
ＰＣＩｅ制御部エラーフラグ設定部２５Ｂでは、ＰＣＩｅ制御部２１からＰＣＩｅバス１３の障害通知Ｓ２があった場合に、エラーフラグを設定する。
ＤＭＡ発行制御部２５Ｃは、リンク監視部２３の転送可能フラグ設定部２３Ｂにてフラグがセットされ、かつ演算部エラーフラグ設定部２５Ａ又はＰＣＩｅ制御部エラーフラグ設定部２５Ｂのいずれかのフラグがセットされている条件下で、ＤＭＡ転送部２４へエラー通知Ｅをする。

ここで、障害検出部２５では、リンク監視部２３の転送可能フラグ設定部２３Ｂにてフラグがセットされていない場合には、演算部エラーフラグ設定部２５Ａ及びＰＣＩｅ制御部エラーフラグ設定部２５Ｂのフラグ設定状態によらず、ＤＭＡ転送部２４へエラー通知Ｅを出力しない。

ＤＭＡ転送部２４は、障害検出部２５からのエラー通知Ｅを受け取った場合、すなわち、リンク監視部２３の転送可能フラグ設定部２３Ｂでのフラグ設定状況からＰＣＩｅバス１３とのリンク確立が確認された場合に、演算部２２又はＰＣＩｅ制御部２１から障害情報ＳＡに基づく障害ログＬＭ（Ｌ１またはＬ２の少なくとも一方）を採取する。
さらに、ＤＭＡ転送部２４は、主制御モジュール１０への障害割込みを生成し、演算部２２又はＰＣＩｅ制御部２１からの障害ログＬＭ（Ｌ１，Ｌ２）とともに、ＰＣＩｅ制御部２１へ送出する。
このとき、ＰＣＩｅ制御部２１は、ＰＣＩｅバス１３と接続し、ＤＭＡ転送部２４と主制御モジュール１０の間でデータの送受信を行う。

図２〜図４に示す主制御モジュール１０の作用について図５を参照して説明する。
ＰＣＩｅバス１３とＰＣＩデバイス２０との間のリンクダウンをともなう障害が発生した場合には（ステップＳ１）、ＰＣＩｅ制御部２１が、ＰＣＩｅバス１３がリンクダウンしたことを検知する（ステップＳ２）。なおステップＳ１におけるＰＣＩｅバス１３とＰＣＩデバイス２０との間のリンクダウンは、ＰＣＩデバイス２０には実際には障害は発生していないが、ＰＣＩｅ制御部２１からＰＣＩデバイス２０に障害が発生したように認識した事象が発生した場合を示してよい。当該事象は例えば、ＰＣＩデバイス２０のＰＣＩｅバス１３との間の接触不良などであってよい。

リンク監視部２３は、ＰＣＩｅ制御部２１のリンクステイタスを監視し、リンクダウンが発生したことを示す障害通知Ｓ２を障害検出部２５に通知する。
詳細には、リンク監視部２３は、図３に示されるようにＰＣＩｅ制御部２１からのリンクステイタス情報Ｗをリンクステイタス監視判定部２３Ａで読取り、データが転送可能かどうかを判断する。
このとき、リンク監視部２３は、前述のようなリンクダウンをともなう障害が発生した場合に、転送可能フラグ設定部２３Ｂでのフラグをクリアし、転送不可であることを障害検出部２５に通知する。

図４の障害検出部２５は、リンク監視部２３を経由して、ＰＣＩｅ制御部２１からの障害通知Ｓ２を受け取ると、その障害通知Ｓ２をＰＣＩｅ制御部エラーフラグ設定部２５Ｂにて保持する。
さらに障害検出部２５では、障害通知Ｓ２を保持する一方で、リンク監視部２３の転送可能フラグ設定部２３Ｂでのフラグ設定状況（フラグが立っているか、クリアとなっているか）を監視する。

このとき、障害検出部２５では、リンク監視部２３の転送可能フラグ設定部２３Ｂでのフラグが立っている条件下（すなわち、ＰＣＩｅバス１３のリンクが確立している状態）で、ＰＣＩｅ制御部エラーフラグ設定部２５Ｂにて保持したＰＣＩｅ制御部２１からの障害通知Ｓ２を、ＤＭＡ発行制御部２５Ｃへと送り出す。
同様に、障害検出部２５では、リンク監視部２３の転送可能フラグ設定部２３Ｂでのフラグが立っている条件下において、演算部エラーフラグ設定部２５Ａにて保持されている演算部２２からの障害通知Ｓ１を、ＤＭＡ発行制御部２５Ｃへと送り出す。

このとき、ＤＭＡ発行制御部２５Ｃは、リンク監視部２３の転送可能フラグ設定部２３Ｂにてフラグがセットされ、かつ演算部エラーフラグ設定部２５Ａ又はＰＣＩｅ制御部エラーフラグ設定部２５Ｂのいずれかでフラグがセットされていれば、ＤＭＡ転送部２４へエラー通知Ｅをする。
その一方で、ＤＭＡ発行制御部２５Ｃは、演算部エラーフラグ設定部２５Ａ又はＰＣＩｅ制御部エラーフラグ設定部２５Ｂのいずれかのフラグがセットされていても、リンク監視部２３の転送可能フラグ設定部２３Ｂにてフラグがセットされていなければ、ＤＭＡ転送部２４へのエラー通知Ｅを行わない。

ＰＣＩｅバス１３のリンクダウンが発生した場合には、一方で、主制御モジュール１０のＣＰＵ１１上で動作しているドライバがリンクダウンを検知し（ステップＳ３）、リンクの再接続要求（ステップＳ４）を行うことで、ドライバがＰＣＩバスの再リンク処理を行う。

リンクダウンが復活している場合にはリンク監視部２３は、リンクの再接続要求を受信することができる。リンク監視部２３は再接続要求を受信するとリンクダウンが確立してリンクが接続されているかを検出する。
リンク監視部２３は、ＰＣＩｅ制御部２１のリンクステイタスを監視し、再リンクしたことを障害検出部２５に通知する（ステップＳ５）。
詳細には図３に示されるようにＰＣＩｅ制御部２１からのリンクステイタス情報Ｗをリンクステイタス監視判定部２３Ａで読取り、転送可能かどうかを判断し、転送可能フラグ設定部２３Ｂにてフラグをセットし、転送可能であることを障害検出部２５に通知する。

図４の障害検出部２５のＤＭＡ発行制御部２５Ｃは、リンク監視部２３からの転送可能フラグが、転送可能であることを示しているので、保留していたエラー通知ＥをＤＭＡ転送部２４へ通知するとともにＰＣＩｅ制御部２１から障害ログＬＭ（Ｌ１，Ｌ２）を採取するよう指示する。
ＤＭＡ転送部２４は、障害検出部２５からの指示を受け取ると、ＰＣＩｅ制御部２１から障害ログＬＭ（Ｌ１，Ｌ２）を採取する。さらに、主制御モジュール１０への障害割込みを生成し、ＰＣＩｅ制御部２１からの障害ログＬＭ（Ｌ１，Ｌ２）とともに、ＰＣＩｅ制御部２１へ送出する。

次に、ＰＣＩｅ制御部２１は、ＰＣＩｅバス１３を経由して主制御モジュール１０のＣＰＵ１１へ障害割込みを通知する（ステップＳ６）。
ＰＣＩｅ制御部２１は、また障害情報ＳＡの内容を示す障害ログＬＭ（Ｌ１，Ｌ２）を、ＰＣＩｅバス１３を経由して、主制御モジュール１０のメモリ１２へＤＭＡ転送する（ステップＳ７）。
主制御モジュール１０では、ステップＳ６の処理によりＣＰＵ１１が障害割込みを検知する（ステップＳ８）。
そしてＣＰＵ１１は、メモリ１２に格納された障害ログＬＭ（Ｌ１，Ｌ２）を読み出して障害処理を開始する（ステップＳ９）。障害処理とは障害ログの解析などであってよい。

以上のように構成されたコンピュータ１では、第１障害検出部となる演算部２２にてデバイス回路（図示略）の内部処理に基づく障害情報ＳＡを検出し、また、第２障害検出部となるＰＣＩｅ制御部２１にて主データ転送路となるＰＣＩｅバス１３の障害情報ＳＡを検出する。
一方、リンク監視部２３では、ＰＣＩデバイス２０からＣＰＵ１１側のメモリ１２（記憶部）に至るＰＣＩｅバス１３のリンクステイタスを監視し、その監視結果に基づき、ＰＣＩｅバス１３を通じたデータ送信が可能であるか否かのリンク可否情報ＳＢを出力する。
このとき、転送指示部３０では、ＰＣＩｅ制御部２１及び演算部２２にて障害情報ＳＡを検出した状況下において、リンク監視部２３からのリンク可否情報ＳＢに基づき、ＰＣＩｅバス１３を通じたデータ送信が可能であると判定した場合に、当該障害情報ＳＡに基づく障害ログＬＭ（Ｌ１，Ｌ２）を、ＣＰＵ１１側のメモリ１２に転送させる指示を出力できる。
すなわち、上記コンピュータ１では、ＣＰＵ１１とＰＣＩデバイス２０との間の主データ転送路２に障害が発生している状況を常時確認しながら、該主データ転送路２又はＰＣＩデバイス２０での障害情報ＳＡの障害ログＬＭ（Ｌ１，Ｌ２）を、ＣＰＵ１１側のメモリ１２に円滑に送ることができ、その後の障害／復旧作業を速やかに行なえる。

なお、上記実施形態は、ＰＣＩバスのようなパラレルインターフェイスについて説明したが、これに限定されず、シリアルインターフェイス等の他の方式であっても良い。

以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

１ コンピュータ
２ 主データ転送路
３ コンピュータ制御部
４ 記憶部
５ デバイス
５Ａ 接続部
６ 第１障害検出部
７ 第２障害検出部
８ リンク監視部
９ 転送指示部
１０ 主制御モジュール
１１ ＣＰＵ
１３ ＰＣＩｅバス
１２ メモリ
２０ ＰＣＩデバイス
２０Ａ 接続部
２１ ＰＣＩｅ制御部
２２ 演算部
２３ リンク監視部
２３Ａ リンクステイタス監視判定部
２３Ｂ 転送可能フラグ設定部
２４ ＤＭＡ転送部
２５ 障害検出部
２５Ａ 演算部エラーフラグ設定部
２５Ｂ ＰＣＩｅ制御部エラーフラグ設定部
２５Ｃ ＤＭＡ発行制御部
３０ 転送指示部
Ｅ エラー通知
ＳＡ 障害情報
ＳＢ リンク可否情報
ＬＭ 障害ログ
Ｗ リンクステイタス情報

Claims (7)

1. 主データ転送路に、コンピュータ制御部と、コンピュータ制御部の制御処理に利用する情報を記憶する記憶部と、インターフェイスとなるデバイスと、を備えたコンピュータであって、
   前記デバイスは、
   デバイス回路の内部処理に基づく障害を検出する第１障害検出部と、
   前記主データ転送路の障害を検出する第２障害検出部と、
   前記主データ転送路を通じたデータ送信が可能であるか否かのリンクステイタス状況を監視し、その監視結果をリンク可否情報として出力するリンク監視部と、
   前記リンク監視部からのリンク可否情報に基づき、前記デバイス回路の内部処理に基づく障害及び前記主データ転送路の障害に基づく障害ログを、前記記憶部へ転送処理することの指示を出力する転送指示部と、
   を備えることを特徴とするコンピュータ。
2. 前記転送指示部からの指示に基づき、前記障害ログを前記記憶部へ転送する処理を行う転送制御部と、を備え、
   前記転送制御部は、前記主データ転送路の障害を検出する前記第２障害検出部を含むことを特徴とする請求項１に記載のコンピュータ。
3. 前記コンピュータ制御部は、前記記憶部に記録されている前記障害ログを読み取って、前記デバイス回路の内部処理に基づく障害及び主データ転送路の障害に基づく対応処理を行う、ことを特徴とする請求項１又は２のいずれか１項に記載のコンピュータ。
4. 前記転送指示部は、前記第１又は第２障害検出部にて障害が検出された場合に、前記リンク監視部から前記主データ転送路のリンク可否情報を取り込み、該リンク可否情報に基づきリンクが確立されたと判断したことを条件として、前記障害ログを前記記憶部に転送処理させることを特徴とする請求項１〜３のいずれか１項に記載のコンピュータ。
5. コンピュータ内に設けられた主データ転送路に接続されたコンピュータ制御部と、前記コンピュータ制御部が制御処理に利用する情報を記憶する記憶部と、を備えたコンピュータの前記主データ転送路との間で脱着可能に接続される接続部と、
   デバイス回路の内部処理に基づく障害を検出する第１障害検出部と、
   前記主データ転送路の障害を検出する第２障害検出部と、
   前記主データ転送路を通じたデータ送信が可能であるか否かのリンクステイタス状況を監視し、その監視結果をリンク可否情報として出力するリンク監視部と、
   前記リンク監視部からのリンク可否情報に基づき、前記デバイス回路の内部処理に基づく障害及び前記主データ転送路の障害に基づく障害ログを、前記記憶部へ転送処理することの指示を出力する転送指示部、を備えるデバイス。
6. コンピュータ制御部がコンピュータ内に設けられた主データ転送路に接続され、
   記憶部が前記コンピュータ制御部の制御処理に利用される情報を記憶し、
   デバイスが前記主データ転送路に接続され、
   前記デバイスが、
   デバイス回路の内部処理に基づく障害を検出する工程と、
   前記主データ転送路の障害を検出する工程と、
   前記主データ転送路を通じたデータ送信が可能であるか否かのリンクステイタス状況を監視し、その監視結果をリンク可否情報として出力する工程と、
   このリンク可否情報に基づき、前記デバイス回路の内部処理に基づく障害及び前記主データ転送路の障害に基づく障害ログを、前記記憶部へ転送処理する工程と、を有することを特徴とする処理方法。
7. コンピュータ内に設けられた主データ転送路に接続されたコンピュータ制御部と、前記コンピュータ制御部が制御処理に利用する情報を記憶する記憶部と、を備えたコンピュータの前記主データ転送路との間で脱着可能に接続される接続部を備えたデバイスに実行させるプログラムとして、
   デバイス回路の内部処理に基づく障害を検出する段階と、
   前記主データ転送路の障害を検出する段階と、
   前記主データ転送路を通じたデータ送信が可能であるか否かのリンクステイタス状況を監視し、その監視結果をリンク可否情報として出力する段階と、
   このリンク可否情報に基づき、前記デバイス回路の内部処理に基づく障害及び前記主データ転送路の障害に基づく障害ログを、前記記憶部へ転送処理する段階と、を有することを特徴とするプログラム。

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