JP2017139362A - 半導体装置 - Google Patents

Abstract

【課題】外部粒子によって破壊が生じる可能性を低減できる半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域、第１導電形の第２半導体領域、第１導電形の複数の第３半導体領域、第２導電形の複数の第４半導体領域、第２導電形の第５半導体領域、第１導電形の第６半導体領域、ゲート電極、および絶縁層を有する。第２半導体領域は、第１半導体領域上に設けられている。第２半導体領域の第１導電形のキャリア濃度は、第１半導体領域の第１導電形のキャリア濃度よりも低い。第３半導体領域は、第２半導体領域上に設けられている。第３半導体領域の第１導電形のキャリア濃度は、第２半導体領域の第１導電形のキャリア濃度よりも低い。第３半導体領域の第１導電形のキャリア濃度は、第１半導体領域の第１導電形のキャリア濃度の１／２０倍以上１／２倍以下である。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、電力変換機器や電力制御機器などに広く用いられている。半導体装置において、耐圧を保持しつつ、オン抵抗を低減する１つの手段として、ドリフト領域にスーパージャンクション構造（以下、ＳＪ構造という）を用いる方法がある。

その一方で、ＳＪ構造を用いることで、電界が深さ方向（電圧印加方向）に延びやすくなる。このため、半導体装置の外部から宇宙線などの高エネルギーを有する粒子が半導体装置内に入射し、電離により正孔と電子が生成されると、これらの正孔や電子は、より大きな電界によって加速される。加速された電子および正孔が他の原子に衝突することでさらに電子および正孔が生成され、この結果、大電流が半導体装置内を流れて半導体装置が破壊されてしまうことがある。

特開２００５−１７５４１６号公報

本発明が解決しようとする課題は、外部粒子によって破壊が生じる可能性を低減できる半導体装置を提供することである。

実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第１導電形の第２半導体領域と、第１導電形の複数の第３半導体領域と、第２導電形の複数の第４半導体領域と、第２導電形の第５半導体領域と、第１導電形の第６半導体領域と、ゲート電極と、絶縁層と、を有する。
前記第２半導体領域は、前記第１半導体領域上に設けられている。前記第２半導体領域の第１導電形のキャリア濃度は、前記第１半導体領域の第１導電形のキャリア濃度よりも低い。
前記第３半導体領域は、前記第２半導体領域上に設けられている。前記第３半導体領域の第１導電形のキャリア濃度は、前記第２半導体領域の第１導電形のキャリア濃度よりも低い。前記第３半導体領域の第１導電形のキャリア濃度は、前記第１半導体領域の第１導電形のキャリア濃度の１／２０倍以上１／２倍以下である。
前記第４半導体領域は、前記複数の第３半導体領域の間に設けられている。
前記第５半導体領域は、前記第４半導体領域上に設けられている。
前記第６半導体領域は、前記第５半導体領域上に設けられている。
前記絶縁層は、前記第５半導体領域と前記ゲート電極との間に設けられている。

第１実施形態に係る半導体装置の一部を表す斜視断面図である。 図１のＡ−Ａ’線上におけるｎ形不純物濃度の分布を表す図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第２実施形態に係る半導体装置の一部を表す斜視断面図である。 図８のＡ−Ａ’線上におけるｎ形不純物濃度の分布を表す図である。 第３実施形態に係る半導体装置の一部を表す斜視断面図である。 図１０のＡ−Ａ’線上におけるｎ形不純物濃度の分布を表す図である。

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。半導体層の表面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
以下の説明において、ｎ^＋、ｎ、ｎ⁻、ｎ⁻⁻及びｐ、ｐ⁻⁻の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高いことを示す。「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低く、「−−」が付されている表記は、「−」が付されている表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態は、各半導体領域のｐ形とｎ形を入れ替えて実施することも可能である。

（第１実施形態）
図１および図２を用いて、第１実施形態に係る半導体装置１００を説明する。
図１は、第１実施形態に係る半導体装置１００の一部を表す斜視断面図である。
図２は、図１のＡ−Ａ’線上におけるｎ形不純物濃度の分布を表す図である。

半導体装置１００は、例えば、ＭＯＳＦＥＴである。
第１実施形態に係る半導体装置は、第１導電形の第１半導体領域（ｎ形半導体領域１）と、第１導電形の第２半導体領域（ｎ⁻形半導体領域２）と、第１導電形の第３半導体領域（ｎ⁻⁻形ピラー領域３）と、第２導電形の第４半導体領域（ｐ⁻⁻形ピラー領域４）と、第２導電形の第５半導体領域（ｐ形ベース領域５）と、第１導電形の第６半導体領域（ｎ^＋形ソース領域６）と、第１導電形の第７半導体領域（ｎ^＋形ドレイン領域７）と、ゲート電極と、第１電極（ソース電極）と、第２電極（ドレイン電極）と、を備える。を備える。

半導体層Ｓは、表面Ｓ１および裏面Ｓ２を有する。表面Ｓ１の上には、ソース電極４６が設けられている。裏面Ｓ２の上には、ドレイン電極４４が設けられている。

ｎ^＋形ドレイン領域７は、半導体層Ｓの裏面Ｓ２側に設けられ、ドレイン電極４４と電気的に接続されている。
ｎ形半導体領域１は、ｎ^＋形ドレイン領域７の上に設けられている。
ｎ⁻形半導体領域２は、ｎ形半導体領域１の上に設けられている。
ｎ⁻⁻形ピラー領域３およびｐ⁻⁻形ピラー領域４は、ｎ⁻形半導体領域２の上に選択的に設けられている。ｎ⁻⁻形ピラー領域３およびｐ⁻⁻形ピラー領域４は、Ｘ方向において交互に設けられ、それぞれがＹ方向に延びている。
ｐ形ベース領域５は、ｐ⁻⁻形ピラー領域４の上に設けられている。
ｎ^＋形ソース領域６は、ｐ形ベース領域５の上に選択的に設けられている。

ゲート電極４０は、ゲート絶縁層４２を介して、ｐ形ベース領域５と対面している。
ｐ形ベース領域５の上およびｎ^＋形ソース領域６の上には、ソース電極４６が設けられている。ｐ形ベース領域５およびｎ^＋形ソース領域６は、ソース電極４６と電気的に接続されている。ゲート電極４０とソース電極４６とは、ゲート絶縁層４２により電気的に分離されている。

ドレイン電極４４に、ソース電極４６に対して正の電圧が印加された状態で、ゲート電極４０に閾値以上の電圧が印加されると、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形ベース領域５のゲート絶縁層４２近傍の領域にチャネル（反転層）が形成される。

ＭＯＳＦＥＴがオフ状態であり、かつソース電極４６の電位に対してドレイン電極４４に正の電位が印加されているときは、ｎ⁻⁻形ピラー領域３とｐ⁻⁻形ピラー領域４のｐｎ接合面からｎ⁻⁻形ピラー領域３およびｐ⁻⁻形ピラー領域４に空乏層が広がる。ｎ⁻⁻形ピラー領域３およびｐ⁻⁻形ピラー領域４が空乏化し、ｎ⁻⁻形ピラー領域３とｐ⁻⁻形ピラー領域４の接合面に対して平行な方向の電界集中を抑制するため、高い耐圧が得られる。

ここで、図２を用いて、図１に表す断面のＡ−Ａ’線上におけるｎ形不純物濃度の分布について説明する。Ａ−Ａ’線のＺ方向の一端は、例えば、表面Ｓ１に位置し、Ｚ方向の他端は、裏面Ｓ２に位置している。
図２において、縦軸はｎ形不純物濃度を表し、横軸は深さ（Ｚ方向における位置）を表している。

図２に表されるように、ｎ形不純物濃度は、ｎ⁻⁻形ピラー領域３からｎ^＋形ドレイン領域７に向けて、段階的に高くなっている。具体的には、ｎ形半導体領域１におけるｎ形不純物濃度は、ｎ⁻⁻形ピラー領域３のｎ形不純物濃度の２倍以上２０倍以下である。換言すると、ｎ⁻⁻形ピラー領域３のｎ形不純物濃度は、ｎ形半導体領域１におけるｎ形不純物濃度の、１／２０倍以上１／２倍以下である。より具体的には、ｎ形半導体領域１中の部分１ｆにおけるｎ形不純物濃度が、ｎ⁻⁻形ピラー領域３中の部分３ｆにおけるｎ形不純物濃度の２倍以上２０倍以下である。部分３ｆは、ｎ⁻⁻形ピラー領域３のうち、Ｚ方向におけるｎ形不純物濃度がほぼ一定の部分である。同様に、部分１ｆは、ｎ形半導体領域１のうち、Ｚ方向におけるｎ形不純物濃度がほぼ一定の部分である。その他の、図２に表す部分２ｆおよび部分７ｆについても同様である。

Ｚ方向において、ｎ⁻⁻形ピラー領域３の厚みは、ｎ形半導体領域１の厚みとｎ⁻形半導体領域２の厚みとの和の５倍以下である。換言すると、ｎ形半導体領域１の厚みとｎ⁻形半導体領域２の厚みとの和は、ｎ⁻⁻形ピラー領域３の厚みの１／５倍以上である。ｎ⁻⁻形ピラー領域３のＺ方向の厚みは、例えば、境界部分Ｐ３と表面Ｓ１の間のＺ方向の距離である。ｎ⁻形半導体領域２のＺ方向の厚みは、例えば、境界部分Ｐ２と境界部分Ｐ３の間のＺ方向の距離である。ｎ形半導体領域１のＺ方向の厚みは、例えば、境界部分Ｐ１と境界部分Ｐ２の間のＺ方向の距離である。

境界部分Ｐ３は、ｎ⁻⁻形ピラー領域３とｎ⁻形半導体領域２の間の境界に位置し、例えば、部分３ｆにおけるｎ形不純物濃度と部分２ｆにおけるｎ形不純物濃度との中間のｎ形不純物濃度を有する部分である。境界部分Ｐ３のＺ方向における位置は、例えば、ｐ⁻⁻形ピラー領域４とｎ⁻形半導体領域２との境界のＺ方向における位置と等しい。
境界部分Ｐ２は、同様に、ｎ⁻形半導体領域２とｎ形半導体領域１の間の境界に位置し、例えば、部分２ｆにおけるｎ形不純物濃度と部分１ｆにおけるｎ形不純物濃度との中間のｎ形不純物濃度を有する部分である。境界部分Ｐ１は、ｎ形半導体領域１とｎ^＋形ドレイン領域７の間の境界に位置し、例えば、部分１ｆにおけるｎ形不純物濃度と部分７ｆにおけるｎ形不純物濃度との中間のｎ形不純物濃度を有する部分である。

次に、図３〜図７を用いて、半導体装置１００の製造方法について説明する。
図３〜図７は、第１実施形態に係る半導体装置１００の製造工程を表す、工程断面図である。

まず、図３（ａ）に表すように、ｎ形の半導体基板Ｓａを用意する。基板Ｓａの主成分は、例えば、Ｓｉである。基板Ｓａのｎ形不純物濃度は、例えば、図１に表すｎ⁻形半導体領域２のｎ形不純物濃度と等しい。

次に、図３（ｂ）に表すように、基板Ｓａの裏面にｎ形不純物をイオン注入することで、ｎ形半導体領域１とｎ形半導体領域７ａを形成する。ｎ形半導体領域７ａの一部は、ｎ^＋形ドレイン領域７に対応する領域である。ｎ形不純物として、例えば、リンまたはヒ素を用いることができる。

または、図３（ａ）および（ｂ）に表す工程に代えて、図４に表す工程を行ってもよい。この場合、まず、図４（ａ）に表すように、ｎ形の半導体基板Ｓｂを有する。基板Ｓｂのｎ形不純物濃度は、例えば、図１に表すｎ^＋形ドレイン領域７のｎ形不純物濃度と等しい。

次に、図４（ｂ）に表すように、基板Ｓｂの上に、ｎ形不純物を添加しながらＳｉをエピタキシャル成長させることで、ｎ形半導体領域１とｎ⁻形半導体領域２を形成する。基板Ｓｂ、ｎ形半導体領域１、およびｎ⁻形半導体領域２により、図３（ｂ）に表す基板Ｓａに相当する部材が得られる。

次に、図５（ａ）に表すように、基板Ｓａの上に、ｎ形不純物を添加しながらＳｉをエピタキシャル成長させることで、半導体層３ａを形成する。

次に、図５（ｂ）に表すように、半導体層３ａに開口ＯＰを形成する。開口ＯＰは、例えば、フォトリソグラフィ法およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ)法を用いて形成される。開口ＯＰが形成される位置は、後にｐ⁻⁻形ピラー領域４が形成される位置に対応している。このとき、半導体層３ａのうち、開口ＯＰが形成されていない領域が、ｎ⁻⁻形ピラー領域３に対応する。

次に、図６（ａ）に表すように、開口ＯＰの内部に、ｐ形不純物を添加したＳｉをエピタキシャル成長させることで、ｐ形半導体層を形成する。この工程により、ｐ⁻⁻形ピラー領域４が形成される。ｐ形不純物として、例えば、ボロンを用いることができる。

次に、ｎ⁻⁻形ピラー領域３の上およびｐ⁻⁻形ピラー領域４の上に、選択的にｐ形不純物のイオン注入を行い、ｐ形ベース領域５を形成する。続いて、図６（ｂ）に表すように、ｐ形ベース領域５上に選択的にｎ形不純物のイオン注入を行い、ｎ^＋形ソース領域６を形成する。

次に、図７（ａ）に表すように、ゲート絶縁層４２、ゲート電極４０、およびソース電極４６を形成する。

次に、図７（ｂ）に表すように、基板Ｓａの裏面を、基板Ｓａが所定の厚さになるまで研磨する。このとき、研削の終了点が、ｎ^＋形ドレイン領域７中となるように、基板Ｓａの裏面を研磨する。この工程により、図１に表す半導体層Ｓが得られる。

最後に、ｎ^＋形ドレイン領域７の上にドレイン電極４４を形成することで、図１に表す半導体装置１００が得られる。

次に、本実施形態に係る半導体装置１００による作用および効果について説明する。
本実施形態によれば、ｎ⁻⁻形ピラー領域３とｐ⁻⁻形ピラー領域４を含むＳＪ構造の下部に位置する、ｎ形半導体領域１およびｎ⁻形半導体領域２における電界強度を低減し、外部から入射する粒子による破壊を抑制することが可能となる。

この理由について、以下で具体的に説明する。
半導体装置の外部から高いエネルギーを有する粒子が半導体装置内部に入射した場合、この粒子が半導体装置内の原子に衝突して電離が生じることで正孔および電子が生成される。ＳＪ構造部分に正孔および電子が生成されると、正孔および電子は、高い電界により加速され、アバランシェ降伏を発生させうる。この結果、より多くの正孔および電子が生成される。このとき正孔は、ｐ⁻⁻形ピラー領域４、ｐ形ベース領域５、およびｎ^＋形ソース領域６を通って、ソース電極４６に排出される。一方で、電子は、ｎ⁻⁻形ピラー領域３、ｎ⁻形半導体領域２、ｎ形半導体領域１、およびｎ^＋形ドレイン領域７を通って、ドレイン電極４４に排出される。

このとき、半導体装置中を流れる正孔の量が多いと、ｎ^＋形ソース領域６、ｐ形ベース領域５、およびｎ⁻⁻形ピラー領域３により構成される寄生ｎｐｎトランジスタがオン状態となる。さらに、電子がＳＪ構造下部からドレイン電極４４に流れる際に、電界によって加速されることで、さらにアバランシェ降伏が引き起こされ、寄生ｎｐｎトランジスタにより多くの電流が流れる。この結果、寄生ｎｐｎトランジスタに二次降伏（セカンダリ・ブレークダウン）が生じ、半導体装置の破壊に至る。

この課題に対して、本実施形態に係る半導体装置では、ＳＪ構造とｎ^＋形ドレイン領域７との間に、ｎ形半導体領域１およびｎ⁻形半導体領域２が設けられている。すなわち、ＳＪ構造からｎ^＋形ドレイン領域７に向けて、図２に表すように、ｎ形半導体領域におけるｎ形不純物濃度が段階的に増加している。このとき、ｎ形半導体領域１におけるｎ形不純物濃度を、ｎ⁻⁻形ピラー領域３におけるｎ形不純物濃度の２倍以上２０倍以下とし、ｎ⁻形半導体領域２におけるｎ形不純物濃度を、これらの半導体領域におけるｎ形不純物濃度の間の値とすることで、ＳＪ構造下部の領域における等電位線の集中が緩和され、これらの領域における電界強度を低減することができる。

このため、外部粒子により生成された電子がドレイン電極４４に流れる際に、ｎ⁻形半導体領域２およびｎ形半導体領域１におけるアバランシェ降伏の発生が抑制される。ｎ⁻形半導体領域２およびｎ形半導体領域１におけるアバランシェ降伏の発生が抑制されることで、寄生ｎｐｎトランジスタに流れる電流が低減され、二次降伏が生じる可能性が低減される。この結果、半導体装置が破壊される可能性を低減することが可能となる。

また、ｎ形半導体領域１の厚さとｎ⁻形半導体領域２の厚さとの和を、ｎ⁻⁻形ピラー領域３の厚さの１／５倍以上とすることで、ｎ形半導体領域１およびｎ⁻形半導体領域２における電界強度をさらに低減することができる。

（第２実施形態）
図８および図９を用いて、第２実施形態に係る半導体装置２００について説明する。
図８は、第２実施形態に係る半導体装置２００の一部を表す斜視断面図である。
図９は、図８のＡ−Ａ’線上におけるｎ形不純物濃度の分布を表す図である。

半導体装置２００は、例えば、ｎ⁻形半導体領域２が、第１部分２１および第２部分２２を有する点で、半導体装置１００と異なる。

第１部分２１は、ｎ形半導体領域１と複数のｎ⁻⁻形ピラー領域３との間、およびｎ形半導体領域１と複数のｐ⁻⁻形ピラー領域４との間に設けられている。
第２部分２２は、ｎ形半導体領域１と第１部分２１との間に設けられている。
第１部分２１は、例えば、ｎ⁻形半導体領域２のソース電極４６側に設けられている。第２部分２２は、ｎ⁻形半導体領域２のドレイン電極４４側に設けられている。

第１部分２１におけるｎ形不純物濃度は、ｎ⁻⁻形ピラー領域３におけるｎ形不純物濃度よりも高く、第２部分２２におけるｎ形不純物濃度よりも低い。
第２部分２２におけるｎ形不純物濃度は、第１部分２１におけるｎ形不純物濃度よりも高く、ｎ形半導体領域１におけるｎ形不純物濃度よりも低い。

本実施形態において、ｎ⁻形半導体領域２は、第１部分２１のｎ形不純物濃度および第２部分２２のｎ形不純物濃度と異なるｎ形不純物濃度を有する他の部分を、さらに有していてもよい。例えば、ｎ⁻形半導体領域２は、ｎ形半導体領域１と第２部分２２との間に設けられ、第２部分２２におけるｎ形不純物濃度よりも高く、ｎ形半導体領域１におけるｎ形不純物濃度よりも低い、ｎ形不純物濃度を有する第３部分を有していてもよい。

ここで、図９を用いて、図８に表す断面のＡ−Ａ’線上におけるｎ形不純物濃度の分布について説明する。
図９では、図２と同様に、縦軸はｎ形不純物濃度を表し、横軸は深さ（Ｚ方向における位置）を表している。図９に表されるように、ｎ⁻⁻形ピラー領域３とｎ形半導体領域１との間において、ｎ形不純物濃度は、第１部分２１と第２部分２２で階段状に減少している。図９に表すように、第１部分２１および第２部分２２は、ｎ⁻形半導体領域２のうち、Ｚにおけるｎ形不純物濃度がほぼ一定の部分である。

本実施形態によれば、ｎ⁻形半導体領域２が、第１部分２１および第２部分２２を有するため、第１実施形態に比べてｎ⁻形半導体領域２における等電位線の間隔を広げ、ｎ⁻形半導体領域２における電界強度をさらに低減させることが可能となる。この結果、外部から入射する粒子によって半導体装置の破壊が生じる可能性を、より一層低減することが可能となる。

また、第１部分２１のＺ方向における厚さは、第２部分２２のＺ方向における厚さよりも、厚いことが望ましい。第１部分２１を第２部分２２よりも厚くすることで、第２部分２２が第１部分２１よりも厚い場合に比べて、ｎ⁻形半導体領域２においてアバランシェ降伏が生じる可能性を低減することができ、半導体装置の破壊が生じる可能性をさらに低減することができるためである。

（第３実施形態）
図１０および図１１を用いて、第３実施形態に係る半導体装置３００について説明する。
図１０は、第３実施形態に係る半導体装置３００の一部を表す斜視断面図である。
図１１は、図１０のＡ−Ａ’線上におけるｎ形不純物濃度の分布を表す図である。

半導体装置３００は、半導体装置１００との比較において、例えば、ｎ⁻形半導体領域２に差異を有する。ｎ⁻形半導体領域２以外の半導体装置３００の構造については、半導体装置１００と同様の構造を採用可能である。

ｎ⁻形半導体領域２において、ｎ形不純物濃度は、Ｚ方向において、連続的に減少している。この点について、図１０を用いて説明する。図１１では、図２と同様に、縦軸はｎ形不純物濃度を表し、横軸は深さ（Ｚ方向における位置）を表している。

図１１に表されるように、ｎ⁻形半導体領域２において、ｎ形不純物濃度は、連続的に変化している。すなわち、ｎ⁻形半導体領域２の下端（ｎ⁻形半導体領域２の−Ｚ方向の端部）近傍におけるｎ形不純物濃度は、ｎ形半導体領域１におけるｎ形不純物濃度とほぼ等しい。そして、ｎ⁻形半導体領域２の下端からＺ方向に向かってｎ形不純物濃度が減少し、ｎ⁻形半導体領域２の上端（ｎ⁻形半導体領域２のＺ方向の端部）近傍におけるｎ形不純物濃度は、ｎ⁻⁻形ピラー領域３とほぼ等しくなる。

なお、ｎ⁻形半導体領域２中に、Ｚ方向における濃度変化が存在しない微小な領域が存在していてもよい。また、ｎ⁻形半導体領域２に、局所的に、Ｚ方向において濃度が増加している微小な領域があってもよい。そのような領域がｎ⁻形半導体領域２に存在する場合であっても、それ以外のｎ⁻形半導体領域２に含まれる領域におけるｎ形不純物濃度がＺ方向において連続的に減少しているならば、ｎ⁻形半導体領域２におけるｎ形不純物濃度は、全体として、連続的に減少しているとみなすことができる。

本実施形態によれば、ｎ⁻形半導体領域２においてｎ形不純物濃度が連続的に変化しているため、第１実施形態に比べてｎ⁻形半導体領域２における等電位線の間隔を広げ、ｎ⁻形半導体領域２における電界強度をさらに低減させることが可能となる。この結果、外部から入射する粒子によって半導体装置の破壊が生じる可能性を、より一層低減させることが可能となる。

図２、図９、および図１１に表す、各実施形態のＡ−Ａ’線上における各半導体領域の不純物濃度の相対的な高低および各半導体領域の厚みは、例えば、走査型静電容量顕微鏡（Scanning Capacitance Microscopy）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。

以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１００、２００、３００…半導体装置、 １…ｎ形半導体領域、 ２…ｎ⁻形半導体領域、 ３…ｎ⁻⁻形ピラー領域、 ４…ｐ⁻⁻形ピラー領域、 ５…ｐ形ベース領域、 ６…ｎ^＋形ソース領域、 ７…ｎ^＋形ドレイン領域、 ４０…ゲート電極、 ４２…ゲート絶縁層、 ４４…ドレイン電極、 ４６…ソース電極、 Ｓ…半導体層

Claims (8)

1. 第１導電形の第１半導体領域と、
   前記第１半導体領域上に設けられ、前記第１半導体領域の第１導電形のキャリア濃度よりも低い第１導電形のキャリア濃度を有する第１導電形の第２半導体領域と、
   前記第２半導体領域上に設けられ、前記第２半導体領域の第１導電形のキャリア濃度よりも低い第１導電形のキャリア濃度を有し、前記第１半導体領域の第１導電形のキャリア濃度の１／２０倍以上１／２倍以下の第１導電形のキャリア濃度を有する第１導電形の複数の第３半導体領域と、
   前記複数の第３半導体領域の間に設けられた第２導電形の複数の第４半導体領域と、
   前記第４半導体領域上に設けられた第２導電形の第５半導体領域と、
   前記第５半導体領域上に設けられた第１導電形の第６半導体領域と、
   ゲート電極と、
   前記第５半導体領域と前記ゲート電極との間に設けられた絶縁層と、
   を備えた半導体装置。
2. 前記第３半導体領域の、前記第１半導体領域から前記第２半導体領域に向かう第１方向における厚さは、前記第１方向における前記第１半導体領域の厚さと前記第２半導体領域の厚さとの和の５倍以下である請求項１記載の半導体装置。
3. 前記第２半導体領域の前記第１方向の厚さは、前記第１半導体領域の前記第１方向の厚さよりも厚い請求項１または２に記載の半導体装置。
4. 前記第２半導体領域は、
   前記１半導体領域と前記複数の第３半導体領域との間、および前記第１半導体領域と前記複数の第４半導体領域との間に設けられた第１部分と、
   前記第１半導体領域と前記第１部分との間に設けられ、前記第１部分の第１導電形のキャリア濃度よりも高いキャリア濃度を有する第２部分と、
   を有する請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記第１部分の前記第１方向における厚みは、前記第２半導体領域の前記第１方向における厚みよりも厚い請求項４記載の半導体装置。
6. 前記第２半導体領域における第１導電形のキャリア濃度は、前記第１方向において階段状に減少している請求項１〜５のいずれか１つに記載の半導体装置。
7. 前記第２半導体領域における第１導電形のキャリア濃度は、前記第１方向において連続的に減少している請求項１〜３のいずれか１つに記載の半導体装置。
8. 前記第１半導体領域の第１導電形のキャリア濃度よりも高い第１導電形のキャリア濃度を有する第１導電形の第７半導体領域をさらに備え、
   前記第１半導体領域は、前記第２半導体領域と前記第７半導体領域との間に設けられた請求項１〜７のいずれか１つに記載の半導体装置。

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