次に、実施形態を挙げ、本発明をより詳しく説明する。本実施形態では、本発明に係る電力変換装置を、車両に搭載される制御装置一体型回転電機に適用した例を示す。
図1〜図10を参照して実施形態の制御装置一体型回転電機の構成について説明する。
図1に示す制御装置一体型回転電機1は、車両に搭載され、バッテリBATから電力が供給されることで、車両を駆動するための駆動力を発生する装置である。また、車両のエンジンから駆動力が供給されることで、バッテリBATを充電するための電力を発生する装置でもある。制御装置一体型回転電機1は、回転電機2と、制御装置3とを備えている。ここで、制御装置3が本発明の電力変換装置に相当する。
回転電機2は、バッテリBATから電力が供給されることで、車両を駆動するための駆動力を発生する機器である。また、エンジンから駆動力が供給されることで、バッテリBATを充電するための電力を発生する機器でもある。回転電機2は、固定子20と、回転子21と、回転角度検出装置22とを備えている。
固定子20は、磁路の一部を構成するとともに、電流が流れることで回転磁界を発生する部材である。また、磁路の一部を構成するとともに、回転子21の発生する磁束と鎖交することで交流を発生する部材でもある。固定子20は、固定子巻線200、201を備えている。固定子巻線200は、U相巻線200a、V相巻線200b及びW相巻線200cをY結線して構成されている。固定子巻線201は、U相巻線201a、V相巻線201b及びW相巻線201cをY結線して構成されている。U相巻線200a、201a、V相巻線200b、201b及びW相巻線200c、201cは、制御装置3にそれぞれ接続されている。
回転子21は、磁路の一部を構成するとともに、電流が流れることで磁極を形成する部材である。回転子21は、界磁巻線210を備えている。界磁巻線210は、制御装置3に接続されている。
回転角度検出装置22は、回転子21の回転角度を検出装置である。回転角度検出装置22は、制御装置3に接続されている。
制御装置3は、回転電機2に駆動力を発生させるために、バッテリBATから回転電機2に供給される電力を制御する装置である。また、バッテリBATを充電するために、回転電機2の発生した電力を変換してバッテリBATに供給する装置でもある。制御装置3は、平滑コンデンサ4と、半導体モジュール5〜7と、プリドライバ8と、制御回路9とを備えている。
平滑コンデンサ4は、バッテリBATから供給される直流を平滑化するための素子である。平滑コンデンサ4の一端は、バッテリBATの正極端に接続されている。また、他端は、バッテリBATの負極端が接続される電位基準点であるグランドGNDに接続されている。具体的には、車体に接続されている。
半導体モジュール5〜7は、制御回路9によって制御され、バッテリBATから供給される直流を3相交流に変換して固定子巻線200、201に供給するモジュールである。また、固定子巻線200、201の発生する3相交流を直流に変換してバッテリBATに供給するモジュールでもある。具体的には、半導体モジュール5と半導体モジュール6の一部が、バッテリBATから供給される直流を3相交流に変換して固定子巻線200に供給する。また、固定子巻線200の発生する3相交流を直流に変換してバッテリBATに供給する。半導体モジュール6の一部と半導体モジュール7が、バッテリBATから供給される直流を3相交流に変換して固定子巻線201に供給する。また、固定子巻線201の発生する3相交流を直流に変換してバッテリBATに供給する。
図2に示すように、半導体モジュール5は、スイッチング回路50、51と、感温ダイオード520〜523と、保護IC53とを備えている。
スイッチング回路50は、制御回路9によって制御され、スイッチングすることでバッテリから供給される直流を交流に変換してU相巻線200aに供給する回路である。また、U相巻線200aから供給される交流を直流に変換してバッテリBATに供給する回路である。スイッチング回路50は、FET500、501と、抵抗502とを備えている。FET500、501は、スイッチングすることで直流を交流に変換するスイッチング素子である。抵抗502は電流を検出するための素子である。FET500、501はドレイン−ソース間にダイオードを備えている。FET500、501は直列接続されている。FET500のソースがFET501のドレインに接続されている。FET500のドレインは、バッテリBATに接続される半導体モジュール5の端子Bに接続されている。FET501のソースは、抵抗502を介して、グランドGNDに接続される半導体モジュール5の端子Gに接続されている。抵抗502のFET501側の一端は、制御回路9に接続される半導体モジュール5の端子S1+、及び、保護IC53の端子LS1にそれぞれ接続されている。抵抗502の端子G側の他端は、制御回路9に接続される半導体モジュール5の端子S1−に接続されている。FET500、501の直列接続点は、U相巻線200aに接続される半導体モジュール5の端子P1に接続されている。
スイッチング回路50は、FET500、501を所定のタイミングで相補的にスイッチングすることで、バッテリBATから供給される直流を交流に変換してU相巻線200aに供給する。また、FET500、501のダイオードによってU相巻線200aから供給される交流を直流に変換してバッテリBATに供給する。
スイッチング回路51は、制御回路9によって制御され、スイッチングすることでバッテリから供給される直流を交流に変換してV相巻線200bに供給する回路である。また、V相巻線200bから供給される交流を直流に変換してバッテリBATに供給する回路である。スイッチング回路51は、FET510、511と、抵抗512とを備えている。FET510、511は、スイッチングすることで直流を交流に変換するスイッチング素子である。抵抗512は電流を検出するための素子である。FET510、511はドレイン−ソース間にダイオードを備えている。FET510、511は直列接続されている。FET510のソースがFET511のドレインに接続されている。FET510のドレインは、バッテリBATに接続される半導体モジュール5の端子Bに接続されている。FET501のソースは、抵抗512を介して、グランドGNDに接続される半導体モジュール5の端子Gに接続されている。抵抗512のFET511側の一端は、制御回路9に接続される半導体モジュール5の端子S2+、及び、保護IC53の端子LS2にそれぞれ接続されている。抵抗512の端子G側の他端は、制御回路9に接続される半導体モジュール5の端子S2−に接続されている。FET510、511の直列接続点は、V相巻線200bに接続される半導体モジュール5の端子P2に接続されている。
スイッチング回路51は、FET510、511を所定のタイミングで相補的にスイッチングすることで、バッテリBATから供給される直流を交流に変換してV相巻線200bに供給する。また、FET510、511のダイオードによってV相巻線200bから供給される交流を直流に変換してバッテリBATに供給する。
感温ダイオード520〜523は、FET500、501、510、511の温度をそれぞれ検出するための素子である。具体的には、定電流を流すことで温度に応じた電圧を出力する素子である。より具体的には、温度上昇に伴って電圧が低下する素子である。感温ダイオード520〜523は、それぞれ直列接続され、保護IC53にそれぞれ接続されている。
保護IC53は、半導体モジュール5内に一体的に設けられ、FET500、501、510、511に関連する異常を検出し、FET500、501、510、511を保護する素子である。保護IC53は、図3〜図7に示す異常検出回路54と、図8に示す保護回路55とを備えている。
図3〜図7に示す異常検出回路54は、FET500、501、510、511に関連する異常を検出する回路である。異常検出回路54は、第1〜第5異常検出部540〜544を備えている。
図3に示す第1異常検出部540は、FET500、501の異常を検出するブロックである。具体的には、FET500、501の短絡及びオン抵抗異常を検出するブロックである。第1異常検出部540は、差電圧検出回路540a〜540dと、コンパレータ540e〜540jと、判定回路540k、フィルタ回路540l、540mと、ラッチ回路540n、540oと、OR回路540pとを備えている。
差電圧検出回路540aは、FET500のゲート電圧とソース電圧から、それらの差電圧であるゲート−ソース間電圧Vgsを検出し出力する回路である。ここで、FETのゲート−ソース間電圧Vgsが本発明のスイッチング素子の制御端子電圧に相当する。差電圧検出回路540aの一方の入力端はFET500のゲートに接続される保護IC53の端子HG1に、他方の入力端はFET500のソースに接続される保護IC53の端子HS1にそれぞれ接続されている。
差電圧検出回路540bは、FET500のドレイン電圧とソース電圧から、それらの差電圧であるドレイン−ソース間電圧Vdsを検出し出力する回路である。ここで、FETのドレイン−ソース間電圧Vdsが本発明のスイッチング素子の端子間電圧に相当する。差電圧検出回路540bの一方の入力端はFET500のドレインに接続される保護IC53の端子B1に、他方の入力端はFET500のソースに接続される保護IC53の端子HS1にそれぞれ接続されている。
差電圧検出回路540cは、FET501のゲート電圧とソース電圧から、それらの差電圧であるゲート−ソース間電圧Vgsを検出し出力する回路である。差電圧検出回路540cの一方の入力端はFET501のゲートに接続される保護IC53の端子LG1に、他方の入力端はFET501のソースに接続される保護IC53の端子LS1にそれぞれ接続されている。
差電圧検出回路540dは、FET501のドレイン電圧とソース電圧から、それらの差電圧であるドレイン−ソース間電圧Vdsを検出し出力する回路である。差電圧検出回路540dの一方の入力端はFET501のドレインに接続される保護IC53の端子HS1に、他方の入力端はFET501のソースに接続される保護IC53の端子LS1にそれぞれ接続されている。
コンパレータ540eは、差電圧検出回路540aの出力するFET500のゲート−ソース間電圧Vgsを電圧閾値Vth1と比較し、比較結果を出力する素子である。FETは、ゲート−ソース間電圧Vgsによってオン状態になるように制御されているかオフ状態になるように制御されているかが決まる。電圧閾値Vth1は、FETのゲート−ソース間電圧Vgsに基づいてオン状態になるように制御されているかオフ状態になるように制御されているかを判断できる所定電圧に設定されている。コンパレータ540eは、FET500がオン状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より大きくなり、出力電圧がハイレベルHになる。一方、FET500がオフ状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より小さくなり、出力電圧がローレベルLになる。コンパレータ540eの非反転入力端は差電圧検出回路540aの出力端に、反転入力端は電圧閾値Vth1に設定された基準電源にそれぞれ接続されている。
コンパレータ540fは、差電圧検出回路540bの出力するFET500のドレイン−ソース間電圧Vdsを電圧閾値Vth2と比較し、比較結果を出力する素子である。FETは、オン状態の場合とオフ状態の場合でドレイン−ソース間電圧Vdsが変化する。電圧閾値Vth2は、FETのドレイン−ソース間電圧Vdsに基づいてオン状態であるかオフ状態であるかを判断できる所定電圧に設定されている。ここで、電圧閾値Vth2が本発明のオフ状態端子間電圧閾値に相当する。コンパレータ540fは、FET500がオン状態である場合、ドレイン−ソース間電圧Vdsが電圧閾値Vth2より小さくなり、出力電圧がローレベルLになる。一方、FET500がオフ状態である場合、ドレイン−ソース間電圧Vdsが電圧閾値Vth2より大きくなり、出力電圧がハイレベルHになる。コンパレータ540fの非反転入力端は差電圧検出回路540bの出力端に、反転入力端は電圧閾値Vth2に設定された基準電源にそれぞれ接続されている。
コンパレータ540gは、差電圧検出回路540bの出力するFET500のドレイン−ソース間電圧Vdsを電圧閾値Vth3と比較し、比較結果を出力する素子である。FETは、オン状態である場合、ドレイン−ソース間に所定のオン抵抗を有する。このとき、電流が流れることで、ドレイン−ソース間電圧Vdsが、オン抵抗と流れる電流に応じた所定電圧になる。FETの異常に伴ってオン抵抗が増加した場合、ドレイン−ソース間電圧Vdsが大きくなる。電圧閾値Vth3は、FETのドレイン−ソース間電圧Vdsに基づいてオン抵抗が増加したことを判断できる所定電圧に設定されている。ここで、電圧閾値Vth3が本発明のオン状態端子間電圧閾値に相当する。コンパレータ540gは、FET500のドレイン−ソース間電圧Vdsが電圧閾値Vth3より大きい場合、出力電圧がハイレベルHになる。一方、FET500のドレイン−ソース間電圧Vdsが電圧閾値Vth3より以下である場合、出力電圧がローレベルLになる。コンパレータ540gの非反転入力端は差電圧検出回路540bの出力端に、反転入力端は電圧閾値Vth3に設定された基準電源にそれぞれ接続されている。
コンパレータ540hは、差電圧検出回路540cの出力するFET501のゲート−ソース間電圧Vgsを電圧閾値Vth1と比較し、比較結果を出力する素子である。コンパレータ540hは、FET501がオン状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より大きくなり、出力電圧がハイレベルHになる。一方、FET501がオフ状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より小さくなり、出力電圧がローレベルLになる。コンパレータ540hの非反転入力端は差電圧検出回路540cの出力端に、反転入力端は電圧閾値Vth1に設定された基準電源にそれぞれ接続されている。
コンパレータ540iは、差電圧検出回路540dの出力するFET501のドレイン−ソース間電圧Vdsを電圧閾値Vth2と比較し、比較結果を出力する素子である。コンパレータ540iは、FET501がオン状態である場合、ドレイン−ソース間電圧Vdsが電圧閾値Vth2より小さくなり、出力電圧がローレベルLになる。一方、FET501がオフ状態である場合、ドレイン−ソース間電圧Vdsが電圧閾値Vth2より大きくなり、出力電圧がハイレベルHになる。コンパレータ540iの非反転入力端は差電圧検出回路540dの出力端に、反転入力端は電圧閾値Vth2に設定された基準電源にそれぞれ接続されている。
コンパレータ540jは、差電圧検出回路540dの出力するFET501のドレイン−ソース間電圧Vdsを電圧閾値Vth3と比較し、比較結果を出力する素子である。コンパレータ540jは、FET501のドレイン−ソース間電圧Vdsが電圧閾値Vth3より大きい場合、出力電圧がハイレベルHになる。一方、FET501のドレイン−ソース間電圧Vdsが電圧閾値Vth3より以下である場合、出力電圧がローレベルLになる。コンパレータ540jの非反転入力端は差電圧検出回路540dの出力端に、反転入力端は電圧閾値Vth3の基準電源にそれぞれ接続されている。
判定回路540kは、コンパレータ540e、540fの出力に基づいてFET500が短絡しているか否か、及び、コンパレータ540h、540iの出力に基づいてFET501が短絡しているか否かを判定する回路である。コンパレータ540e、540gの出力に基づいてFET500のオン抵抗が異常であるか否か、及び、コンパレータ540h、540jの出力に基づいてFET501のオン抵抗が異常であるか否かを判定する回路でもある。判定回路540kは、コンパレータ540eの出力電圧が、FET500がオフ状態になるように制御されていることを示すローレベルLであるにも係わらず、コンパレータ540fの出力電圧が、FET500がオン状態であることを示すローレベルLである場合、FET500が短絡していると判定する。コンパレータ540hの出力電圧が、FET501がオフ状態になるように制御されていることを示すローレベルLであるにも係わらず、コンパレータ540iの出力電圧が、FET501がオン状態であることを示すローレベルLである場合、FET501が短絡していると判定する。そして、FET500、501に少なくともいずれかが短絡していると判定した場合、一方の出力の論理レベルがハイレベルHになる。また、コンパレータ540eの出力電圧が、FET500がオン状態になるように制御されていることを示すハイレベルHであるにも係わらず、コンパレータ540gの出力電圧が、ドレイン−ソース間電圧Vdsが大きいことを示すハイレベルHである場合、FET500のオン抵抗が異常であると判定する。コンパレータ540hの出力電圧が、FET501がオン状態になるように制御されていることを示すハイレベルHであるにも係わらず、コンパレータ540jの出力電圧が、ドレイン−ソース間電圧Vdsが大きいことを示すハイレベルHである場合、FET501のオン抵抗が異常であると判定する。そして、FET500、501に少なくともいずれかのオン抵抗が異常であると判定した場合、他方の出力の論理レベルがハイレベルHになる。判定回路540kの入力端はコンパレータ540e〜540jの出力端にそれぞれ接続されている。
フィルタ回路540l、540mは、判定回路540kの出力に含まれるノイズを除去し、所定の処理時間経過後に出力する回路である。具体的には、デジタルフィルタである。フィルタ回路540lの入力端は判定回路540kの一方の出力端に、フィルタ回路540mの入力端は判定回路540kの他方の出力端にそれぞれ接続されている。
ラッチ回路540n、540oは、フィルタ回路540l、540mによってノイズが除去された判定回路540kの出力を所定のホールド時間保持する回路である。ラッチ回路540nは、判定回路540kの出力の論理レベルがFET500、501の少なくともいずれかが短絡していると判定したことを示すハイレベルHである場合、フィルタ回路540lの処理時間経過後に、所定のホールド時間、出力の論理レベルがハイレベルHになる。ラッチ回路540oは、判定回路540kの出力の論理レベルがFET500、501の少なくともいずれかのオン抵抗が異常であると判定したことを示すハイレベルHである場合、フィルタ回路540mの処理時間経過後に、所定のホールド時間、出力の倫理レベルがハイレベルHになる。ラッチ回路540nの入力端はフィルタ回路540lの出力端に、ラッチ回路540oの入力端はフィルタ回路540mの出力端にそれぞれ接続されている。
OR回路540pは、ラッチ回路540n、540oの出力の論理和を演算し、演算結果をFET異常1として出力する回路である。OR回路540pは、ラッチ回路540n、540oの少なくともいずれかの出力の論理レベルがハイレベルHである場合、出力の論理レベルがハイレベルHになる。つまり、FET500、501の短絡及びオン抵抗異常を検出した場合、出力の論理レベルがハイレベルHになる。OR回路540pの一方の入力端はラッチ回路540nの出力端に、他方の入力端はラッチ回路540oの出力端にそれぞれ接続されている。
図4に示す第2異常検出部541は、FET510、511の異常を検出するブロックである。具体的には、FET510、511の短絡及びオン抵抗異常を検出するブロックである。第2異常検出部541は、差電圧検出回路541a〜541dと、コンパレータ541e〜541jと、判定回路541kと、フィルタ回路541l、541mと、ラッチ回路541n、541oと、OR回路541pとを備えている。
差電圧検出回路541a〜541dは、入力端の接続を除いて第1異常検出部540の差電圧検出回路540a〜540dと同一の回路である。差電圧検出回路541aの一方の入力端はFET510のゲートに接続される保護IC53の端子HG2に、他方の入力端はFET510のソースに接続される保護IC53の端子HS2にそれぞれ接続されている。差電圧検出回路541bの一方の入力端はFET510のドレインに接続される保護IC53の端子B2に、他方の入力端はFET510のソースに接続される保護IC53の端子HS2にそれぞれ接続されている。差電圧検出回路541cの一方の入力端はFET511のゲートに接続される保護IC53の端子LG2に、他方の入力端はFET511のソースに接続される保護IC53の端子LS2にそれぞれ接続されている。差電圧検出回路541dの一方の入力端はFET511のドレインに接続される保護IC53の端子HS2に、他方の入力端はFET511のソースに接続される保護IC53の端子LS2にそれぞれ接続されている。
コンパレータ541e〜541j、判定回路541k、フィルタ回路541l、541m、ラッチ回路541n、541o及びOR回路541pは、第1異常検出部540のコンパレータ540e〜540j、判定回路540k、フィルタ回路540l、540m、ラッチ回路540n、540o及びOR回路540pと同一のものであり、同一構成である。
図5に示す第3異常検出部542は、FET500、501に対する制御異常を検出するブロックである。FET500、501は、本来相補的にスイッチングされる。第3異常検出部542は、FET500、501をともにオン状態にするような異常な制御状態を検出するブロックである。第3異常検出部542は、差電圧検出回路542a、542bと、コンパレータ542c、542dと、AND回路542eと、フィルタ回路542fと、ラッチ回路542gとを備えている。
差電圧検出回路542aは、FET500のゲート電圧とソース電圧から、それらの差電圧であるゲート−ソース間電圧Vgsを検出し出力する回路である。差電圧検出回路542aの一方の入力端は保護IC53の端子HG1に、他方の入力端は保護IC53の端子HS1にそれぞれ接続されている。
差電圧検出回路542bは、FET501のゲート電圧とソース電圧から、それらの差電圧であるゲート−ソース間電圧Vgsを検出し出力する回路である。差電圧検出回路542bの一方の入力端は保護IC53の端子LG1に、他方の入力端は保護IC53の端子LS1にそれぞれ接続されている。
コンパレータ542cは、差電圧検出回路542aの出力するFET500のゲート−ソース間電圧Vgsを電圧閾値Vth1と比較し、比較結果を出力する素子である。コンパレータ542cは、FET500がオン状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より大きくなり、出力電圧がハイレベルHになる。一方、FET500がオフ状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より小さくなり、出力電圧がローレベルLになる。コンパレータ542cの非反転入力端は差電圧検出回路542aの出力端に、反転入力端は電圧閾値Vth1に設定された基準電源にそれぞれ接続されている。
コンパレータ542dは、差電圧検出回路542bの出力するFET501のゲート−ソース間電圧Vgsを電圧閾値Vth1と比較し、比較結果を出力する素子である。コンパレータ542dは、FET501がオン状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より大きくなり、出力電圧がハイレベルHになる。一方、FET501がオフ状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より小さくなり、出力電圧がローレベルLになる。コンパレータ542dの非反転入力端は差電圧検出回路542bの出力端に、反転入力端は電圧閾値Vth1に設定された基準電源にそれぞれ接続されている。
AND回路542eは、コンパレータ542c、542dの出力の論理積を演算し、演算結果を出力する回路である。FET500、501は、本来相補的にスイッチングされる。そのため、FET500、501が、ともにオン状態になるように制御されることはない。AND回路542eは、コンパレータ542cの出力電圧が、FET500がオン状態になるように制御されていることを示すハイレベルHであり、かつ、コンパレータ542dの出力電圧が、FET501がオン状態になるように制御されていることを示すハイレベルHである場合、FET500、501の制御が異常であると判定し、出力の論理レベルがハイレベルHになる。AND回路542eの一方の入力端はコンパレータ542cの出力端に、他方の入力端はコンパレータ542dの出力端にそれぞれ接続されている。
フィルタ回路542fは、AND回路542eの出力に含まれるノイズを除去し、所定の処理時間経過後に出力する回路である。具体的には、デジタルフィルタである。フィルタ回路542fの入力端はAND回路542eの出力端に接続されている。
ラッチ回路542gは、フィルタ回路542fによってノイズが除去されたAND回路542eの出力を所定のホールド時間保持し、制御異常1として出力する回路である。ラッチ回路542gは、AND回路542e出力の論理レベルがハイレベルHである場合、フィルタ回路542fの処理時間経過後に、所定のホールド時間、出力の論理レベルがハイレベルHになる。つまり、FET500、501をともにオン状態にするような異常な制御状態を検出した場合、出力の論理レベルがハイレベルHになる。ラッチ回路542gの入力端はフィルタ回路542fの出力端に接続されている。
図6に示す第4異常検出部543は、FET510、511に対する制御異常を検出するブロックである。FET510、511は、本来相補的にスイッチングされる。第4異常検出部543は、FET510、511をともにオン状態にするような異常な制御状態を検出するブロックである。第4異常検出部543は、差電圧検出回路543a、543bと、コンパレータ543c、543dと、AND回路543eと、フィルタ回路543fと、ラッチ回路543gとを備えている。
差電圧検出回路543a、543bは、入力端の接続を除いて第3異常検出部542の差電圧検出回路542a、542b、同一の回路である。差電圧検出回路543aの一方の入力端は保護IC53の端子HG2に、他方の入力端は保護IC53の端子HS2にそれぞれ接続されている。差電圧検出回路543bの一方の入力端は保護IC53の端子LG2に、他方の入力端は保護IC53の端子LS2にそれぞれ接続されている。
コンパレータ543c、543d、AND回路543e、フィルタ回路543f及びラッチ回路543gは、第3異常検出部542のコンパレータ542c、542d、AND回路542e、フィルタ回路542f及びラッチ回路542gと同一のものであり、同一構成である。
図7に示す第5異常検出部544は、FET500、501、510、511の温度異常を検出ブロックである。第5異常検出部544は、定電流回路544a〜544dと、コンパレータ544e〜544hと、フィルタ回路544i〜544lと、OR回路544mと、ラッチ回路544nとを備えている。
定電流回路544a〜544dは、感温ダイオード520〜523に定電流を供給する回路である。定電流回路544a〜544dは、電圧Vcの電源に接続されている。定電流回路544a〜544dの出力端は、感温ダイオード520〜523のアノードに接続される保護IC53の端子AH1、AL1、AH2、AL2にそれぞれ接続されている。感温ダイオード520〜523のカソードに接続される保護IC53の端子KH1、KL1、KH2、KL2は、グランドGNDに接続される保護IC53の端子Gに接続されている。
コンパレータ544e〜544hは、感温ダイオード520〜523の端子間電圧を電圧閾値Vth4と比較し、比較結果を出力する素子である。電圧閾値Vth4は、感温ダイオード520〜523の端子間電圧に基づいてFETが温度異常であると判断する温度閾値に対応した所定電圧に設定されている。コンパレータ544e〜544hは、FET500、501、510、511の温度が温度閾値より小さい場合、感温ダイオード520〜523の端子間電圧が電圧閾値Vth4より大きくなり、出力電圧がハイレベルHになる。一方、FET500、501、510、511の温度が温度閾値以上である場合、感温ダイオード520〜523の端子間電圧が電圧閾値Vth4以下になり、出力電圧がローレベルLになる。コンパレータ544e〜544hの非反転入力端は感温ダイオード520〜523のアノードに接続される保護IC53の端子AH1、AL1、AH2、AL2に、反転入力端は電圧閾値Vth4に設定された基準電源にそれぞれ接続されている。
フィルタ回路544i〜544lは、コンパレータ544e〜544hの出力に含まれるノイズを除去し、所定の処理時間経過後に出力する回路である。具体的には、デジタルフィルタである。フィルタ回路544i〜544lの入力端はコンパレータ544e〜544hの出力端にそれぞれ接続されている。
OR回路544mは、フィルタ回路544i〜544lによってノイズが除去されたコンパレータ544e〜544hの出力の論理和を演算し、演算結果を出力する回路である。OR回路544mは、フィルタ回路544i〜544lによってノイズが除去されたコンパレータ544e〜544hの出力の少なくともいずれかが、FETの温度が温度閾値以上であることを示すローレベルLである場合、FET500、501、510、511の少なくともいずれかの温度が異常であると判定し、出力の論理レベルがハイレベルHになる。OR回路544mの4つの入力端はフィルタ回路544i〜544lの出力端にそれぞれ接続されている。
ラッチ回路544nは、OR回路544mの出力を所定のホールド時間保持し、FET温度異常として出力する回路である。ラッチ回路544nは、OR回路544mの出力の論理レベルがハイレベルHである場合、所定のホールド時間、出力の論理レベルがハイレベルHになる。つまり、FET500、501、510、511の温度異常を検出した場合、出力の論理レベルがハイレベルHになる。ラッチ回路544nの入力端はOR回路544mの出力端に接続されている。
図8に示す保護回路55は、異常検出回路54が異常を検出した場合、FET500、501、510、511を全てオフ状態にして、FET500、501、510、511を保護する回路である。また、制御回路9からの指令に基づいてFET500、501、510、511を全てオフ状態にして、FET500、501、510、511を保護する回路でもある。保護回路55は、処理回路550と、プリドライバ551とを備えている。
処理回路550は、異常検出回路54が異常を検出した場合、FET500、501、510、511をオフ状態にするための駆動信号を出力する回路である。具体的には、FET異常1、FET異常2、制御異常1及び制御異常2の少なくともいずれかがハイレベルHである場合、FET500、501、510、511をオフ状態にするための駆動信号を出力する回路である。また、制御回路9からの指令に基づいてFET500、501、510、511をオフ状態にするための駆動信号を出力する回路でもある。処理回路550は、FETをオフ状態にする際のターンオフ時間が制御回路9に比べ長くなるように設定されている。処理回路550の入力端は、図3〜図7に示す第1〜第5異常検出部540〜544の出力端、及び、保護IC53の端子OFFにそれぞれ接続されている。具体的には、OR回路540p、541pの出力端、ラッチ回路542g、543g、544nの出力端、及び、保護IC53の端子OFFにそれぞれ接続されている。保護IC53の端子OFFは、図1に示す制御回路9に接続される半導体モジュール5の端子OFFに接続されている。
図8に示すプリドライバ551は、処理回路550によって制御され、プリドライバ8の出力に関係なく、図2に示すFET500、501、510、511をオフ状態にする回路である。図8に示すように、プリドライバ551は、FET551a〜551dと、抵抗551e〜551hと、駆動回路551i、551jとを備えている。
FET551a〜551dは、オン状態になってFET500、501、510、511のゲートをグランドGNDに接続することでゲート−ドレイン間電圧Vgsを低下させ、プリドライバ8の出力に関係なくFET500、501、510、511をオフ状態にするスイッチング素子である。抵抗551e〜551hは、FET500、501、510、511のゲートをグランドGNDに接続する際に流れる電流を制限するための素子である。FET551a〜551dのドレインは、抵抗551e〜551hを介して保護IC53の端子HG1、LG1、HG2、LG2にそれぞれ接続されている。保護IC53の端子HG1、LG1、HG2、LG2は、FET500、501、510、511のゲートに接続される半導体モジュール5の端子HG1、LG1、HG2、LG2に接続されている。FET551a〜551dのソースは保護IC53の端子Gに接続されている。保護IC53の端子Gは、グランドGNDに接続される半導体モジュール5の端子Gに接続されている。
駆動回路551i、551jは、処理回路550によって制御され、FET551a〜551dをオン状態にする回路である。駆動回路551i、551jは、処理回路550がFET500、501、510、511をオフ状態にする駆動信号を出力した場合、FET551a〜551dをオン状態にする。駆動回路551i、551jの入力端は処理回路550の出力端に、出力端はFET551a〜551dのゲートにそれぞれ接続されている。
図9に示す半導体モジュール6は、スイッチング回路60、61と、感温ダイオード620〜623と、保護IC63とを備えている。スイッチング回路60は、FET600、601と、抵抗602とを備えている。スイッチング回路61は、FET610、611と、抵抗612とを備えている。
スイッチング回路60、61は、FET600、601の直列接続点、及び、FET610、611の直列接続点の接続を除いて半導体モジュール5のスイッチング回路50、51と同一の回路である。FET600、601の直列接続点は、W相巻線200cに接続される半導体モジュール6の端子P1に接続されている。FET610、611の直列接続点は、U相巻線201aに接続される半導体モジュール6の端子P2に接続されている。感温ダイオード620〜623及び保護IC63は、半導体モジュール5の感温ダイオード520〜523及び保護IC53と同一のものであり、同一構成である。
図10に示す半導体モジュール7は、スイッチング回路70、71と、感温ダイオード720〜723と、保護IC73とを備えている。スイッチング回路70は、FET700、701と、抵抗702とを備えている。スイッチング回路71は、FET710、711と、抵抗712とを備えている。
スイッチング回路70、71は、FET700、701の直列接続点、及び、FET710、711の直列接続点の接続を除いて半導体モジュール5のスイッチング回路50、51と同一の回路である。FET700、701の直列接続点は、V相巻線201bに接続される半導体モジュール7の端子P1に接続されている。FET710、711の直列接続点は、W相巻線201cに接続される半導体モジュール7の端子P2に接続されている。感温ダイオード720〜723及び保護IC73は、半導体モジュール5の感温ダイオード520〜523及び保護IC53と同一のものであり、同一構成である。
図1に示すプリドライバ8は、制御回路9によって制御され、図2、図9及び図10に示す半導体モジュール5〜7のFET500、501、510、511、600、601、610、611、700、701、710、711を駆動する回路である。図1に示すように、プリドライバ8は、バッテリBATの正極端に接続されている。プリドライバ8の出力端は、図2、図9及び図10に示すFET500、501、510、511、600、601、610、611、700、701、710、711のゲートに接続される半導体モジュール5〜7の端子HG1、LG1、HG2、LG2にそれぞれ接続されている。
図1に示す制御回路9は、回転電機2に駆動力を発生させる場合、バッテリBATから界磁巻線210に供給される直流を制御するとともに、プリドライバ8を介して図2、図9及び図10に示す半導体モジュール5〜7のFET500、501、510、511、600、601、610、611、700、701、710、711をスイッチングさせることで、図1に示すバッテリBATから供給される直流を3相交流に変換して固定子巻線200、201に供給する回路である。また、バッテリBATを充電する場合、バッテリBATから界磁巻線210に供給される直流を制御するとともに、プリドライバ8を介して図2、図9及び図10に示すFET500、501、510、511、600、601、610、611、700、701、710、711をオフ状態にすることで、FETのダイオードによって図1に示す固定子巻線200、201の発生する3相交流を直流に変換してバッテリBATに供給する回路でもある。制御回路9は、回転電機2に駆動力を発生させる場合、回転角度検出装置22の検出結果、及び、図2、図9及び図10に示す半導体モジュール5〜7の抵抗502、512、602、612、702、712の検出結果に基づいてFET500、501、510、511、600、601、610、611、700、701、710、711をスイッチングさせる。
図1に示すように、制御回路9はバッテリBATの正極端に接続されるとともに、グランドGNDを介してバッテリBATの負極端に接続されている。また、界磁巻線210に接続されている。制御回路9の入力端は回転角度検出装置22、及び、図2、図9及び図10に示す抵抗502、512、602、612、702、712に接続される半導体モジュール5〜7の端子S1+、S1−、S2+、S2−にそれぞれ接続されている。出力端はプリドライバ8の入力端に接続されている。
図1に示す制御回路9は、必要に応じて保護回路55を介してFET500、501、510、511をオフ状態にする。具体的には、外部から入手した情報に基づいてFETの異常を検出した場合、保護回路55を介してFET500、501、510、511をオフ状態にする。より具体的には、図8に示す保護回路55の端子OFFに論理レベルがハイレベルHの信号を入力し、保護回路55を介してFET500、501、510、511をオフ状態にする。FET600、601、610、611、700、701、710、711に対しても同様である。制御回路9は、図2、図9及び図10に示す保護IC53、63、73の端子OFFに接続される半導体モジュール5〜7の端子OFFにそれぞれ接続されている。
次に、図1、図2、図9及び図10を参照して制御装置一体型回転電機の動作について説明する。まず、回転電機に車両を駆動するための駆動力を発生させる際の動作について説明する。
車両においてイグニッションスイッチがオン状態になると、図1に示す制御回路9は、バッテリBATから界磁巻線210に供給される直流を制御する。界磁巻線210に直流が供給されると、回転子21に磁極が形成される。
制御回路9は、回転角度検出装置22の検出結果、及び、図2及び図9に示す半導体モジュール5、6の抵抗502、512、602の検出結果に基づいてバッテリBATから供給される直流が3相交流に変換されるように、プリドライバ8を介して半導体モジュール5、6のFET500、501、FET510、511、FET600、601を所定のタイミングでそれぞれ相補的にスイッチングさせる。また、回転角度検出装置22の検出結果、及び、図9及び図10に示す半導体モジュール6、7の抵抗612、702、712の検出結果に基づいてバッテリBATから供給される直流が3相交流に変換されるように、プリドライバ8を介して半導体モジュール6、7のFET610、611、FET700、701、FET710、711を所定のタイミングでそれぞれ相補的にスイッチングさせる。その結果、固定子巻線200、201にそれぞれ3相交流が供給される。これにより、回転電機2は、車両を駆動するための駆動力を発生する。
次に、バッテリを充電する際の動作について説明する。
図1に示す界磁巻線210に直流が供給され、回転子21に磁極が形成されている状態において、エンジンから駆動力が供給されると、固定子巻線200、201は、それぞれ3相交流を発生する。半導体モジュール5〜7のFET500、501、510、511、600、601、610、611、700、701、710、711は、オフ状態にされる。半導体モジュール5、6のFET500、501、510、511、600、601のダイオードは、整流回路を構成し、固定子巻線200の発生する3相交流を整流する。半導体モジュール6、7のFET610、611、700、701、710、711のダイオードは、整流回路を構成し、固定子巻線201の発生する3相交流を整流する。その結果、固定子巻線200、201の発生する3相交流が直流に変換され、バッテリBATに供給される。これにより、バッテリBATは、回転電機2の発生した電力によって充電される。
次に、図3及び図11を参照してFETの短絡異常の検出動作について説明する。半導体モジュール5〜7におけるFETの短絡異常の検出動作は全て同一である。そのため、半導体モジュール5について説明する。
図11に示すように、差電圧検出回路540aは、FET500のゲート−ソース間電圧Vgsを検出し出力する。コンパレータ540eは、FET500がオン状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より大きくなり、出力電圧がハイレベルHになる。一方、FET500がオフ状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より小さくなり、出力電圧がローレベルLになる。
差電圧検出回路540bは、FET500のドレイン−ソース間電圧Vdsを検出し出力する。コンパレータ540fは、FET500がオン状態である場合、ドレイン−ソース間電圧Vdsが電圧閾値Vth2より小さくなり、出力電圧がローレベルLになる。一方、FET500がオフ状態である場合、ドレイン−ソース間電圧Vdsが電圧閾値Vth2より大きくなり、出力電圧がハイレベルHになる。
差電圧検出回路540cは、FET501のゲート−ソース間電圧Vgsを検出し出力する。コンパレータ540hは、FET501がオン状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より大きくなり、出力電圧がハイレベルHになる。一方、FET501がオフ状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より小さくなり、出力電圧がローレベルLになる。
差電圧検出回路540dは、FET501のドレイン−ソース間電圧Vdsを検出し出力する。コンパレータ540iは、FET501がオン状態である場合、ドレイン−ソース間電圧Vdsが電圧閾値Vth2より小さくなり、出力電圧がローレベルLになる。一方、FET501がオフ状態である場合、ドレイン−ソース間電圧Vdsが電圧閾値Vth2より大きくなり、出力電圧がハイレベルHになる。
図3に示す判定回路540kは、コンパレータ540eの出力電圧が、FET500がオフ状態になるように制御されていることを示すローレベルLであるにも係わらず、コンパレータ540fの出力電圧が、FET500がオン状態であることを示すローレベルLである場合、FET500が短絡していると判定する。コンパレータ540hの出力電圧が、FET501がオフ状態になるように制御されていることを示すローレベルLであるにも係わらず、コンパレータ540iの出力電圧が、FET501がオン状態であることを示すローレベルLである場合、FET501が短絡していると判定する。そして、FET500、501に少なくともいずれかが短絡していると判定した場合、一方の出力の論理レベルがハイレベルHになる。
フィルタ回路540lは、判定回路540kの一方の出力に含まれるノイズを除去し、所定の処理時間経過後に出力する。ラッチ回路540nは、判定回路540kの一方の出力の論理レベルがFET500、501の少なくともいずれかが短絡していると判定したことを示すハイレベルHである場合、フィルタ回路540lの処理時間経過後に、所定のホールド時間、出力の論理レベルがハイレベルHになる。
図11に示すように、時間t1の直後に、コンパレータ540eの出力電圧がローレベルLであるにも係わらず、コンパレータ540fの出力電圧がローレベルLであるため、図3に示す判定回路540kは、FET500が短絡していると判定し、一方の出力の論理レベルがハイレベルHになる。ラッチ回路540nは、図11に示すように、時間t1からフィルタ回路540lの処理時間経過後に、ホールド時間の間、出力の論理レベルがハイレベルHになる。
図3に示すOR回路540pは、ラッチ回路540nの出力の論理レベルがハイレベルHである場合、出力の論理レベルがハイレベルHになる。つまり、OR回路540pの出力するFET異常1が、異常の発生示すハイレベルHになる。
次に、図3及び図12を参照してFETのオン抵抗異常の検出動作について説明する。半導体モジュール5〜7におけるFETのオン抵抗異常の検出動作は全て同一である。そのため、半導体モジュール5について説明する。
図12に示すように、コンパレータ540gは、FET500のドレイン−ソース間電圧Vdsが電圧閾値Vth3より大きい場合、出力電圧がハイレベルHになる。一方、FET500のドレイン−ソース間電圧Vdsが電圧閾値Vth3より以下である場合、出力電圧がローレベルLになる。
コンパレータ540jは、FET501のドレイン−ソース間電圧Vdsが電圧閾値Vth3より大きい場合、出力電圧がハイレベルHになる。一方、FET501のドレイン−ソース間電圧Vdsが電圧閾値Vth3より以下である場合、出力電圧がローレベルLになる。
図3に示す判定回路540kは、コンパレータ540eの出力電圧が、FET500がオン状態になるように制御されていることを示すハイレベルHであるにも係わらず、コンパレータ540gの出力電圧が、ドレイン−ソース間電圧Vdsが大きいことを示すハイレベルHである場合、FET500のオン抵抗が異常であると判定する。コンパレータ540hの出力電圧が、FET501がオン状態になるように制御されていることを示すハイレベルHであるにも係わらず、コンパレータ540jの出力電圧が、ドレイン−ソース間電圧Vdsが大きいことを示すハイレベルHである場合、FET501のオン抵抗が異常であると判定する。そして、FET500、501に少なくともいずれかのオン抵抗が異常であると判定した場合、他方の出力の論理レベルがハイレベルHになる。
フィルタ回路540mは、判定回路540kの他方の出力に含まれるノイズを除去し、所定の処理時間経過後に出力する。ラッチ回路540oは、判定回路540kの他方の出力の論理レベルがFET500、501の少なくともいずれかのオン抵抗が異常であると判定したことを示すハイレベルHである場合、フィルタ回路540mの処理時間経過後に、所定のホールド時間、出力の論理レベルがハイレベルHになる。
図12に示すように、時間t2の直後に、コンパレータ540eの出力電圧がハイレベルHであるにも係わらず、コンパレータ540gの出力電圧がハイレベルHであるため、図3に示す判定回路540kは、FET500のオン抵抗が異常であると判定し、他方の出力の論理レベルがハイレベルHになる。ラッチ回路540oは、図12に示すように、時間t2からフィルタ回路540mの処理時間経過後に、ホールド時間の間、出力の論理レベルがハイレベルHになる。
図3に示すOR回路540pは、ラッチ回路540oの出力の論理レベルがハイレベルHである場合、出力の論理レベルがハイレベルHになる。つまり、OR回路540pの出力するFET異常1が、異常の発生を示すハイレベルHになる。
次に、図5及び図13を参照してFETの制御異常の検出動作について説明する。半導体モジュール5〜7におけるFETの制御異常の検出動作は全て同一である。そのため、半導体モジュール5について説明する。
図13に示す差電圧検出回路542aは、FET500のゲート−ソース間電圧Vgsを検出し出力する。コンパレータ542cは、FET500がオン状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より大きくなり、出力電圧がハイレベルHになる。一方、FET500がオフ状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より小さくなり、出力電圧がローレベルLになる。
差電圧検出回路542bは、FET501のゲート−ソース間電圧Vgsを検出し出力する。コンパレータ542dは、FET501がオン状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より大きくなり、出力電圧がハイレベルHになる。一方、FET501がオフ状態になるように制御されている場合、ゲート−ソース間電圧Vgsが電圧閾値Vth1より小さくなり、出力電圧がローレベルLになる。
FET500、501は、本来相補的にスイッチングされる。そのため、FET500、501が、ともにオン状態になるように制御されることはない。AND回路542eは、コンパレータ542cの出力電圧が、FET500がオン状態になるように制御されていることを示すハイレベルHであり、かつ、コンパレータ542dの出力電圧が、FET501がオン状態になるように制御されていることを示すハイレベルHである場合、FET500、501の制御が異常であると判定し、出力の論理レベルがハイレベルHになる。
図5に示すフィルタ回路542fは、AND回路542eの出力に含まれるノイズを除去し、所定の処理時間経過後に出力する。ラッチ回路542gは、AND回路542eの出力の論理レベルがFET500、501の制御が異常であることを示すハイレベルHである場合、フィルタ回路542fの処理時間経過後に、所定のホールド時間、出力の論理レベルがハイレベルHになる。つまり、ラッチ回路542gの出力する制御異常1が、異常の発生を示すハイレベルHになる。
図13に示すように、時間t3の直後に、コンパレータ542cの出力電圧がハイレベルHであり、かつ、コンパレータ540gの出力電圧がハイレベルHであるため、AND回路542eは、FET500、501の制御が異常であると判定し、出力の論理レベルがハイレベルHになる。ラッチ回路542gは、時間t3からフィルタ回路542fの処理時間経過後に、ホールド時間の間、出力の論理レベルがハイレベルHになる。制御異常1が、異常の発生を示すハイレベルHになる。
次に、図7及び図14を参照してFETの温度異常の検出動作について説明する。半導体モジュール5〜7におけるFETの温度異常の検出動作は全て同一である。そのため、半導体モジュール5について説明する。
図7に示す感温ダイオード520〜523は、FET500、501、510、511の温度に応じた電圧を出力する。コンパレータ544e〜544hは、FET500、501、510、511の温度が温度閾値より小さい場合、感温ダイオード520〜523の端子間電圧が電圧閾値Vth4より大きくなり、出力電圧がハイレベルHになる。一方、FET500、501、510、511の温度が温度閾値以上である場合、感温ダイオード520〜523の端子間電圧が電圧閾値Vth4以下になり、出力電圧がローレベルLになる。
フィルタ回路544i〜544lは、コンパレータ544e〜544hの出力に含まれるノイズを除去し、所定の処理時間経過後に出力する。OR回路544mは、フィルタ回路544i〜544lによってノイズが除去されたコンパレータ544e〜544hの出力の少なくともいずれかが、FETの温度が温度閾値以上であることを示すローレベルLである場合、FET500、501、510、511のいずれかの温度が異常であると判定し、出力の論理レベルがハイレベルHになる。ラッチ回路544nは、OR回路544mの出力の論理レベルがFET500、501、510、511の少なくともいずれかの温度が異常であることを示すハイレベルHである場合、所定のホールド時間、出力の論理レベルがハイレベルHになる。つまり、ラッチ回路544nの出力するFET温度異常が、異常の発生を示すハイレベルHになる。
図14に示すように、FET500の温度が上昇すると、感温ダイオード520の端子間電圧が徐々に低下する。時間t4で感温ダイオード520の端子間電圧が電圧閾値Vth4以下になると、コンパレータ544eは、出力電圧がローレベルLになる。図7に示すフィルタ回路544iは、コンパレータ544eの出力に含まれるノイズを除去する。
その後、図14に示すように、FET500の温度が低下し、フィルタ回路544iの処理時間中の時間t5で感温ダイオード520の端子間電圧が電圧閾値Vth4より大きくなると、コンパレータ544eは、出力電圧がハイレベルHになる。フィルタ回路544iの処理時間中にコンパレータ544eの出力電圧がローレベルLからハイレベルHになったため、ラッチ回路544nの出力の論理レベルは、ハイレベルHにはならずローレベルLのままである。
その後、FET500の温度が再度上昇し、時間t6で感温ダイオード520の端子間電圧が電圧閾値Vth4以下になると、コンパレータ544eは、出力電圧がローレベルLになる。図7に示すフィルタ回路544iは、コンパレータ544eの出力に含まれるノイズを除去する。その後、図14に示すように、時間t7でノイズによって感温ダイオード520の端子間電圧が短時間電圧閾値Vth4より大きくなる。しかし、このノイズは、フィルタ回路544iによって除去される。ラッチ回路544nは、時間t6からフィルタ回路544iの処理時間経過後に、ホールド時間の間、出力の論理レベルがハイレベルHになる。FET温度異常が、異常の発生を示すハイレベルHになる。
次に、図8及び図15を参照してFETの保護動作について説明する。半導体モジュール5〜7におけるFETの保護動作は全て同一である。そのため、半導体モジュール5について説明する。
図15に示すように、FET異常1、FET異常2、制御異常1及び制御異常2の少なくともいずれかがハイレベルHである場合、又は、制御回路9から端子OFFへの入力がハイレベルHである場合、図8に示す処理回路550は、FET500、501、510、511をオフ状態にする駆動信号を出力する。図15に示すように、駆動回路551i、551jは、処理回路550がFET500、501、510、511をオフ状態にする駆動信号を出力した場合、FET551a〜551dのゲートに所定電圧を供給する。図8に示すFET551a〜551dのゲートに電圧が供給されると、FET551a〜551dがオン状態になり、FET500、501、510、511のゲートがグランドGNDに接続される。その結果、FET500、501、510、511のゲート−ソース間電圧Vgsが低下し、FET500、501、510、511がオフ状態になり保護される。
次に、実施形態の電力変換装置の効果について説明する。
実施形態によれば、制御装置3は、半導体モジュール5〜7を備えている。半導体モジュール5は、2つのFET500、501を備えたスイッチング回路50と、2つのFET510、511を備えたスイッチング回路51とを有している。また、制御装置3は、FET500、501、510、511に関連する異常を検出する異常検出回路54と、異常検出回路54が異常を検出した場合、FET500、501、510、511を保護する保護回路55とを備えている。異常検出回路54及び保護回路55は、半導体モジュール5内に一体的に設けられている。そのため、異常検出回路54が、異常検出対象であるFET500、501、510、511の近傍に設けられることになる。また、保護回路55が、異常検出回路54や、保護対象であるFET500、501、510、511の近傍に設けられることになる。従って、従来問題となっていた配線の抵抗等の影響による検出結果の誤差を抑えることができる。また、配線の影響による検出結果や制御信号の伝達遅れを抑えることができる。これにより、FETに関連する異常を正確に検出でき、FETを速やかに保護することができる。
異常が発生した状態でFETをオン状態にしておくと、大電流が流れてFETが破損する可能性がある。しかし、実施形態によれば、保護回路55は、異常検出回路54が異常を検出した場合、FET500、501、510、511を全てオフ状態にして、FET500、501、510、511を保護する。そのため、FETを確実に保護することができる。
異常が発生した場合、オン状態であるFETに大電流が流れる可能性がある。大電流が流れているFETをオフ状態にする場合、正常時に比べサージ電圧が大きくなる。バッテリから供給される直流を平滑化するための平滑コンデンサを有している場合、さらにサージ電圧が大きくなる傾向にある。そのため、サージ電圧によってFETが破損する可能性がある。しかし、実施形態によれば、保護回路55は、FETをオフ状態にする際のターンオフ時間が、制御回路9に比べ長くなるように設定されている。つまり、異常時におけるFETのターンオフ時間が、正常時におけるFETのターンオフ時間より長い。そのため、異常時において、大電流が流れているFETをオフ状態にする場合であっても、サージ電圧を抑えることができる。従って、サージ電圧によるFETの破損を抑えることができる。
実施形態によれば、制御回路9は、必要に応じて保護回路55を介してFET500、501、510、511をオフ状態にする。そのため、異常検出回路54以外で異常を検出した場合であっても、制御回路9及び保護回路55を介してFET500、501、510、511を速やかに保護することができる。
実施形態によれば、異常検出回路54は、オフ状態になるようにFETを制御しているにも係わらずFETのドレイン−ソース間電圧Vdsが電圧閾値Vth2以下である場合、異常であると判断する。そのため、FETの短絡故障を確実に検出することができる。
実施形態によれば、異常検出回路54は、オン状態になるようにFETを制御しているにも係わらずFETのドレイン−ソース間電圧Vdsが電圧閾値Vth3を超えている場合異常であると判断する。そのため、FETのオン抵抗異常を確実に検出することができる。
実施形態によれば、スイッチング回路50は、相補的にスイッチングされる直列接続された2つのFET500、501を有している。スイッチング回路51も、相補的にスイッチングされる直列接続された2つのFET510、511を有している。異常検出回路54は、スイッチング回路50、51の2つのFETのゲート−ソース間電圧Vgsがともにオン状態になるような所定電圧である場合、異常であると判断する。そのため、FETの制御異常を確実に検出することができる。
実施形態によれば、異常検出回路54は、FET500、501、510、511の温度が温度閾値を超えている場合、異常であると判断する。そのため、FETの温度異常を確実に検出することができる。
実施形態によれば、制御装置3は、FET500、501、510、511の温度に応じて端子間電圧が変化する感温ダイオード520〜523を備えている。感温ダイオード520〜523は、半導体モジュール5内に一体的に設けられている。異常検出回路54は、感温ダイオード520〜523の端子間電圧が温度閾値に対応した電圧閾値Vth4以下である場合、異常であると判断する。そのため、感温ダイオード520〜523が、温度検出対象であるFET500、501、510、511の近傍に設けられることになる。従って、FET500、501、510、511の温度を正確に検出することができる。また、FET500、501、510、511の温度を検出する温度センサを別途設ける必要がない。そのため、部品点数を削減することができる。
実施形態によれば、半導体モジュール5は、2つのスイッチング回路50、51を備えている。そして、2つのスイッチング回路50、51の異常を検出する1つの異常検出回路54と、2つのスイッチング回路50、51を保護する1つの保護回路55が、半導体モジュール5内に一体的に設けられている。そのため、スイッチング回路の数が異なるさまざまな電力変換装置に広く適用することができる。つまり、異常検出回路及び保護回路が一体的に設けられた汎用性の高い半導体モジュールを構成することができる。
なお、実施形態では、半導体モジュールが2つのスイッチング回路を有し、異常検出回路及び保護回路が半導体モジュール内にそれぞれ1つ設けられている例を挙げているが、これに限られるものではない。半導体モジュールは、少なくとも1つのスイッチング回路を有し、異常検出回路及び保護回路は、少なくとも1つずつ設けられていればよい。半導体モジュールは、複数のスイッチング回路を有し、異常検出回路及び保護回路は、半導体モジュール内にそれぞれスイッチング回路の数より少ない所定数設けられていてもよい。
実施形態では、バッテリBATを充電する際、半導体モジュール5〜7のFETが全てオフ状態にされ、FETのダイオードによって3相交流を直流に変換する例を挙げているが、これに限られるものではない。半導体モジュール5〜7のFETを所定のタイミングでスイッチングさせることで3相交流を直流に変換するようにしてもよい。この場合、回転電機2に駆動力を発生させる際と同様に、FETに関連する異常を正確に検出でき、FETを速やかに保護することができる。