JP2017121024A - 静電容量検出装置及び入力装置 - Google Patents

Abstract

【課題】静電容量の検出速度を速くすることができる静電容量検出装置及び入力装置を提供する。【解決手段】正電荷の転送終了後から負電荷の転送開始前までの期間に属する第１タイミングＴＭ１、及び、負電荷の転送終了後から正電荷の転送開始前までの期間に属する第２タイミングＴＭ２において、それぞれ第１キャパシタＣ１の電圧Ｖｃ１としきい電圧との比較が行われ、その比較結果に応じた信号ＣＭＰが生成される。正電荷が転送される場合及び負電荷が転送される場合のそれぞれにおいて、デルタシグマ変調器としての動作（積分値の量子化、帰還動作）が実行される。【選択図】図２

Description

本発明は、容量性センサなどの静電容量を静電容量検出装置とこれを備えたタッチパッド等の入力装置に関するものである。

ノートブック型ＰＣやタブレット端末、スマートフォンなどの情報機器の入力インターフェースとして、物体（指、ペンなど）の接触位置を検出するセンサを備えたタッチパッドやタッチパネルなどの装置が広く普及している。物体の接触位置を検出するセンサには、抵抗膜方式や静電容量方式など種々のタイプが存在するが、近年では、複数の接触箇所を検出する「マルチタッチ」への対応が可能な静電容量方式のセンサの採用が増加している。

静電容量方式のセンサは微小な静電容量の変化を電圧に変換して検出するため、外来ノイズの影響を受け易い。下記の特許文献１に記載される静電容量検出回路では、チャージアンプの帰還経路に挿入されるキャパシタの接続の向きをセンサの駆動信号の立ち上がりと期間と立下り期間とで切り換えることにより、センサからの電荷を連続的に積分する。これにより、外来ノイズが平均化されて減衰するため、外来ノイズの影響を受け難くなる。

特開２０１４−４５４７５号公報

図６は、上記特許文献１の図１３に記載される静電容量検出回路の構成の概要を示す図である。図６に示す従来の回路は、１ビット出力のコンパレータ１０２とデジタルフィルタ１０３を備えたデルタシグマ型のアナログ−デジタル変換器として動作する。

図６において、キャパシタＣ１とスイッチ回路１００と演算増幅器１０１は、入力端子Ｔｉｎに転送される電荷Ｑｉｎを蓄積するチャージアンプを構成する。このチャージアンプは、帰還経路に挿入されるキャパシタＣ１の接続方向を電荷Ｑｉｎの極性に応じて切り換えることにより、正と負の電荷ＱｉｎをキャパシタＣ１で連続的に蓄積（積分）する。そのため、演算増幅器１０１の出力電圧Ｖａｍｐの振幅は時間とともに増大する。図７のタイミングチャートにおいて示すように、チャージアンプで正の電荷Ｑｉｎと負の電荷Ｑｉｎがそれぞれ１回ずつ蓄積されると、信号Ｌｂが有効状態となってコンパレータ１０３が動作し、演算増幅器１０１の出力電圧Ｖａｍｐと基準電圧との比較が行われる。従って、コンパレータ１０３の比較結果の信号ＣＭＰは、正負の電荷Ｑｉｎの読み込みが１回ずつ行われるまで出力されない。信号ＣＭＰの出力の周期が長くなると、所定ビット長の静電容量の検出値を得るまでの時間が長くなってしまう。

近年のタッチパッド等はセンサの入力面のサイズが大型化する傾向にある。そのため、入力面上の検出位置の数が多くなってきており、入力面の全体で得られる検出信号の数も多くなってきている。他方、タッチ操作における指の動きを正確に捉えるには、一定以上のセンシング速度が必要であるため、検出信号の数が多くなっても、入力面の全体から検出信号を取得する時間（走査周期）をあまり長くすることができない。従って、各検出位置におけるセンシング時間、すなわち静電容量の検出速度を速くすることが課題となっている。

また、入力面から指が離れた状態や手袋等を装着した状態では、微小な静電容量の変化を高精度に検出する必要がある。検出速度が遅い場合、平均化による耐ノイズ性能が低くなるため、ノイズの影響を受け易くなるという問題がある。

本発明はかかる事情に鑑みてなされたものであり、その目的は、静電容量の検出速度を速くすることができる静電容量検出装置及び入力装置を提供することにある。

本発明の第１の観点は、検出対象の静電容量に応じた大きさを持つ正電荷と負電荷とが交互に転送される静電容量検出装置に関する。この第１の観点に係る静電容量検出装置は、第１電極及び第２電極を持つ第１キャパシタを含み、前記転送される負電荷を前記第１キャパシタの前記第１電極に蓄積し、前記転送される正電荷を前記第１キャパシタの前記第２電極に蓄積する電荷蓄積回路と、前記正電荷の転送が終了した後から前記負電荷の転送が開始する前までの期間に属する第１タイミング、及び、前記負電荷の転送が終了した後から前記正電荷の転送が開始する前までの期間に属する第２タイミングのそれぞれにおいて、前記第１キャパシタの前記第１電極に対する前記第２電極の電圧をしきい電圧と比較し、当該比較結果に応じた信号を出力する比較回路と、前記第１タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が前記比較回路から出力された場合、次の前記負電荷が転送されるときに、前記第１キャパシタの電圧を前記しきい電圧より低下させる正電荷を当該転送される負電荷に合成して前記電荷蓄積回路に入力し、前記第２タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が前記比較回路から出力された場合、次の前記正電荷が転送されるときに、前記第１キャパシタの電圧を前記しきい電圧より低下させる負電荷を当該転送される正電荷に合成して前記電荷蓄積回路に入力する帰還回路とを有する。

上記の構成によれば、前記正電荷の転送が終了した後から前記負電荷の転送が開始する前までの期間に属する第１タイミング、及び、前記負電荷の転送が終了した後から前記正電荷の転送が開始する前までの期間に属する第２タイミングのそれぞれにおいて、前記第１キャパシタの前記第１電極に対する前記第２電極の電圧と前記しきい電圧とが比較され、当該比較結果に応じた信号が前記比較回路から出力される。
また、前記第１タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が前記比較回路から出力された場合、次の前記負電荷が転送されるときに、前記帰還回路による正電荷が当該転送される負電荷に合成されて前記電荷蓄積回路に入力され、前記第１キャパシタの電圧が前記しきい電圧より低下する。前記第２タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が比較回路から出力された場合も、次の前記正電荷が転送されるときに、前記帰還回路による負電荷が当該転送される正電荷に合成されて前記電荷蓄積回路に入力され、前記第１キャパシタの電圧が前記しきい電圧より低下する。
従って、キャパシタへ２回の電荷の転送（正電荷，負電荷）を行わなければキャパシタの電圧としきい電圧との比較結果が得られない場合に比べて、検出速度が高速になる。

好適に、上記静電容量検出装置は、交互に転送される前記正電荷と前記負電荷とが入力される第１ノードと、第２ノードとを有してよい。前記電荷蓄積回路は、前記第１ノードに前記負電荷が転送される電荷転送期間において、前記第１キャパシタの前記第１電極を前記第１ノードに接続するとともに前記第１キャパシタの第２電極を前記第２ノードに接続し、前記第１ノードに前記正電荷が転送される電荷転送期間において、前記第１キャパシタの前記第２電極を前記第１ノードに接続するとともに前記第１キャパシタの第１電極を前記第２ノードに接続する第１スイッチ回路と、前記第１ノードの電圧と基準電圧とが等しくなるように前記第２ノードの電圧を制御する電圧制御回路とを含んでよい。

好適に、前記帰還回路は、第２キャパシタと、前記電荷転送期間において、前記第２キャパシタの一方の端子を前記第１ノードに接続し、前記電荷転送期間の合間の期間において、前記第２キャパシタの一方の端子を前記基準電圧に接続する第２スイッチ回路と、出力電圧のレベルを２つのレベルの一方から他方へ切り換え可能な駆動回路と、前記第１タイミング又は前記第２タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が前記比較回路から出力された場合、次の前記電荷転送期間に前記駆動回路の出力電圧のレベルを切り換え、前記第１タイミング又は前記第２タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えていないことを示す信号が前記比較回路から出力された場合、次の前記電荷転送期間が終了した後に前記駆動回路の出力電圧のレベルを切り換える帰還制御回路とを含んでよい。

好適に、前記第１ノードへ前記正電荷及び前記負電荷を転送する経路に設けられ、前記電荷転送期間においてオンし、前記電荷転送期間の合間においてオフする入力スイッチ回路を有してよい。前記第２スイッチ回路は、前記入力スイッチ回路と同じタイミングで接続が切り換わってよい。
これにより、前記第２スイッチ回路と前記入力スイッチ回路の制御を共通化できるため、構成が簡易になる。

好適に、前記帰還回路は、第２キャパシタと、前記第１タイミング又は前記第２タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が前記比較回路から出力された場合、次の前記電荷転送期間において前記第２キャパシタの一方の端子を前記第１ノードに接続し、前記第１タイミング又は前記第２タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えていないことを示す信号が前記比較回路から出力された場合、次に前記比較回路の比較結果の信号が出力されるまでの少なくとも一部の期間において、前記第２キャパシタの一方の端子を前記基準電圧に接続する第２スイッチ回路と、出力電圧のレベルを２つのレベルの一方から他方へ切り換え可能な駆動回路と、前記電荷転送期間に前記駆動回路の出力電圧のレベルを切り換える帰還制御回路とを含んでもよい。

好適に、前記比較回路は、前記第１タイミング及び前記第２タイミングのそれぞれにおいて第１入力端子と第２入力端子の電圧を比較し、当該比較結果に応じた信号を出力する比較器と、前記第１タイミングにおいて、前記第１入力端子を前記第２ノードに接続するとともに前記第２入力端子を前記基準電圧に接続し、前記第２タイミングにおいて、前記第２入力端子を前記第２ノードに接続するとともに前記第１入力端子を前記基準電圧に接続する第３スイッチ回路とを含んでよい。

好適に、前記第３スイッチ回路は、前記第１スイッチ回路と同じタイミングで接続が切り換わってよい。
これにより、前記第３スイッチ回路と前記第１スイッチ回路の制御を共通化できるため、構成が簡易になる。

本発明の第２の観点は、物体の接近に応じた情報を入力する入力装置に関する。この第２の観点に係る入力装置は、前記物体の接近に応じて静電容量が変化する容量性センサと、周期的にレベルが変化する駆動電圧を前記容量性センサに印加し、当該駆動電圧の印加により、前記容量性センサの静電容量に応じた大きさを持つ正電荷と負電荷とが前記容量性センサから交互に転送される静電容量検出装置とを備える。
前記静電容量検出装置は、前記駆動電圧を出力するセンサ駆動回路と、第１電極及び第２電極を持つ第１キャパシタを含み、前記転送される負電荷を前記第１キャパシタの前記第１電極に蓄積し、前記転送される正電荷を前記第１キャパシタの前記第２電極に蓄積する電荷蓄積回路と、前記正電荷の転送が終了した後から前記負電荷の転送が開始する前までの期間に属する第１タイミング、及び、前記負電荷の転送が終了した後から前記正電荷の転送が開始する前までの期間に属する第２タイミングのそれぞれにおいて、前記第１キャパシタの前記第１電極に対する前記第２電極の電圧をしきい電圧と比較し、当該比較結果に応じた信号を出力する比較回路と、前記第１タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が前記比較回路から出力された場合、次の前記負電荷が転送されるときに、前記第１キャパシタの電圧を前記しきい電圧より低下させる正電荷を当該転送される負電荷に合成して前記電荷蓄積回路に入力し、前記第２タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が比較回路から出力された場合、次の前記正電荷が転送されるときに、前記第１キャパシタの電圧を前記しきい電圧より低下させる負電荷を当該転送される正電荷に合成して前記電荷蓄積回路に入力する帰還回路とを有する。

本発明によれば、静電容量の検出速度を速くすることができる。

本発明の実施形態に係る入力装置の構成の一例を示す図である。 検出部の構成の一例を示す図である。 本実施形態に係る静電容量検出装置の各部の動作タイミングを示すタイミングチャートの一例を示す図である。 本実施形態に係る静電容量検出装置と図６に示す従来の回路との比較例を説明するための図であり、図６に示す従来の回路の各部の動作タイミングを示すタイミングチャートである。 本実施形態に係る静電容量検出装置と図６に示す従来の回路との比較例を説明するための図であり、本実施形態に係る静電容量検出装置の各部の動作タイミングを示すタイミングチャートである。 従来の回路の構成を示す図である。 図６に示す従来回路の各部の動作タイミングを示すタイミングチャートである。

以下、本発明の実施形態について図面を参照して説明する。
図１は、本実施形態に係る入力装置の構成の一例を示す図である。図１に示す入力装置は、複数の容量性センサＳＥを持ったセンサマトリクス１と、その容量性センサＳＥの静電容量を検出する静電容量検出装置２とを有する。
本実施形態に係る入力装置は、センサマトリクス１の複数の容量性センサＳＥが設けられた入力面に近接する指やペンなどの物体による操作に応じた情報を入力する装置であり、例えば、タッチパッドやタッチパネルなどの装置である。本明細書における「近接」は、近くにあることを意味するが、接触の有無を何れか一方に限定しない。

センサマトリクス１は、Ｘ方向に延在した複数（図１の例では５本）の検出電極Ｌｓと、Ｙ方向に延在した複数（図１の例では５本））の駆動電極Ｌｄを備える。複数の検出電極ＬｓはＹ方向へ平行に並び、複数の駆動電極ＬｄはＸ方向へ平行に並ぶ。Ｘ方向とＹ方向は互いに直交する。複数の検出電極Ｌｓと複数の駆動電極Ｌｄが格子状に交差しており、その各交差点付近に容量性センサＳＥが形成される。なお、図１の例では電極（Ｌｓ、Ｌｄ）の形状が短冊状に描かれているが、他の任意の形状（ダイヤモンドパターンなど）でもよい。

静電容量検出装置２は、静電容量を検出する検出部３と、センサマトリクス１の各駆動電極Ｌｄに静電容量検出用の駆動電圧を供給するセンサ駆動回路４と、処理部７と、記憶部８と、インターフェース部９を有する。

センサ駆動回路４は、センサマトリクス１の各容量性センサＳＥへ周期的にレベルが変化する駆動電圧を印加する。例えば、センサ駆動回路４は、処理部７の制御に従って、複数の駆動電極Ｌｄから順番に１つの駆動電極Ｌｄを選択し、当該１つの駆動電極Ｌｄの電位を周期的に変化させる。駆動電極Ｌｄの電位が変化することにより、この駆動電極Ｌｄと検出電極Ｌｓとの交差点付近に形成された容量性センサＳＥに印加される駆動電圧が変化し、容量性センサＳＥにおいて充電や放電が生じる。

検出部３は、センサマトリクス１の各容量性センサＳＥの静電容量を検出する。センサ駆動回路４の駆動電圧Ｖｄｒｖによって駆動電極Ｌｄのレベルが周期的に変化すると、容量性センサＳＥにおいて駆動電圧Ｖｄｒｖのレベルの変化に応じた電荷が充電又は放電され、その電荷が検出電極Ｌｓを介して静電容量検出装置２に転送される。容量性センサＳＥから静電容量検出装置２へ転送される電荷は、容量性センサＳＥの静電容量に応じた大きさを持っており、駆動電圧Ｖｄｒｖの周期的なレベル変化に合わせて極性が交互に反転する。検出部３は、駆動電圧Ｖｄｒｖの周期的な変化と同期したタイミングで、容量性センサＳＥから転送される正電荷及び負電荷を連続的にサンプリング（蓄積）し、そのサンプリングした電荷に基づいて静電容量を検出する。

図２は、検出部３の構成の一例を示す図である。図２に示す検出部３は、電荷蓄積回路３０と、比較回路３１と、帰還回路３２と、入力スイッチ回路ＳＷ４と、信号処理部３４を有する。なお、図２の例は、１つの検出電極Ｌｓを介して転送される電荷に基づいて容量性センサＳＥの静電容量を検出する１つのブロックを示す。検出部３は、図２に示すブロックを複数の検出電極Ｌｓの各々について備えていてもよいし、セレクタを介して図２に示すブロックを複数の検出電極Ｌｓと選択的に接続してもよい。

電荷蓄積回路３０は、容量性センサＳＥから転送される電荷を蓄積する回路であり、電荷蓄積用の第１キャパシタＣ１を有する。第１キャパシタＣ１は、第１電極Ｅ１及び第２電極Ｅ２を持つ。電荷蓄積回路３０は、容量性センサＳＥから転送される負電荷を第１キャパシタＣ１の第１電極Ｅ１に蓄積し、容量性センサＳＥから転送される正電荷を第１キャパシタＣ１の第２電極Ｅ２に蓄積する。電荷蓄積回路３０がこの電荷蓄積動作を繰り返すと、第１キャパシタＣ１の第１電極Ｅ１に対する第２電極Ｅ２の電圧Ｖｃ１は上昇する。

図２の例において、電荷蓄積回路３０は、第１スイッチ回路ＳＷ１と、電圧制御回路３０１を更に有する。

第１スイッチ回路ＳＷ１は、第１キャパシタＣ１の第１電極Ｅ１及び第２電極Ｅ２と第１ノードＮ１及び第２ノードＮ２との接続を切り換える。第１ノードＮ１は、後述する入力スイッチ回路ＳＷ４を介して入力端子Ｔｉｎに接続される。入力端子ｉｎは検出電極Ｌｓに接続されるため、第１ノードＮ１には容量性センサＳＥからの正電荷と負電荷が交互に転送される。

第１スイッチ回路ＳＷ１は、第１ノードＮ１に負電荷が転送される電荷転送期間Ｘｎにおいて、第１キャパシタＣ１の第１電極Ｅ１を第１ノードＮ１に接続するとともに第１キャパシタＣ１の第２電極Ｅ２を第２ノードＮ２に接続し、第１ノードＮ１に正電荷が転送される電荷転送期間Ｘｐにおいて、第１キャパシタＣ１の第２電極Ｅ２を第１ノードＮ１に接続するとともに第１キャパシタＣ１の第１電極Ｅ１を第２ノードＮ２に接続する。

具体的には、第１スイッチ回路ＳＷ１は、後述する比較回路３１において電荷転送期間Ｘｐの比較結果が確定した後（後述する第１タイミングＴＭ１の後）、次の電荷転送期間Ｘｎが始まる前に、第１キャパシタＣ１の第１電極Ｅ１を第１ノードＮ１に接続するとともに第１キャパシタＣ１の第２電極Ｅ２を第２ノードＮ２に接続し、比較回路３１において電荷転送期間Ｘｎの比較結果が確定するまで（後述する第２タイミングＴＭ２まで）、その接続状態を維持する。また、第１スイッチ回路ＳＷ１は、比較回路３１において電荷転送期間Ｘｎの比較結果が確定した後（第２タイミングＴＭ２の後）、次の電荷転送期間Ｘｐが始まる前に、第１キャパシタＣ１の第２電極Ｅ２を第１ノードＮ１に接続するとともに第１キャパシタＣ１の第１電極Ｅ１を第２ノードＮ２に接続し、比較回路３１において電荷転送期間Ｘｐの比較結果が確定するまで（第１タイミングＴＭ１まで）、その接続状態を維持する。

図２の例において、第１スイッチ回路ＳＷ１は、スイッチＳｐ１，Ｓｐ２及びスイッチＳｎ１，Ｓｎ２を有する。スイッチＳｐ１は第１電極Ｅ１と第１ノードＮ１の間に接続され、スイッチＳｐ２は第２電極Ｅ２と第２ノードＮ２の間に接続され、スイッチＳｎ１は第２電極Ｅ２と第１ノードＮ１の間に接続され、スイッチＳｎ２は第１電極Ｅ１と第２ノードＮ２の間に接続される。スイッチＳｐ１，Ｓｐ２は、電荷転送期間Ｘｎにおいてオンし、他の期間においてオフする。スイッチＳｎ１，Ｓｎ２は、電荷転送期間Ｘｐにおいてオンし、他の期間においてオフする。

電圧制御回路３０１は、第１ノードＮ１と基準電圧Ｖｒｅｆとが等しくなるように第２電極Ｅ２の電圧Ｖａｍｐを制御する回路であり、図１の例では演算増幅器によって構成される。演算増幅器は、反転入力端子に第１ノードＮ１が接続され、非反転入力端子に基準電圧Ｖｒｅｆが入力され、出力端子に第２ノードＮ２が接続される。

比較回路３１は、容量性センサＳＥからの正電荷の転送が終了した後から負電荷の転送が開始する前までの期間に属する第１タイミングＴＭ１、及び、容量性センサＳＥからの負電荷の転送が終了した後から正電荷の転送が開始する前までの期間に属する第２タイミングＴＭ２のそれぞれにおいて、第１キャパシタＣ１の電圧Ｖｃ１（第１電極Ｅ１に対する第２電極Ｅ２の電圧）をしきい電圧と比較し、当該比較結果に応じた信号ＣＭＰを出力する。

図２の例において、比較回路３１は、第１キャパシタＣ１の電圧Ｖｃ１を直接測定する代わりに、電圧制御回路３０１の出力電圧Ｖａｍｐと基準電圧Ｖｒｅｆとの差の電圧Ｖｘ（＝Ｖａｍｐ−Ｖｒｅｆ）を参照する。電圧Ｖｘは、ノードＮ２とノードＮ１との電圧差にほぼ等しいため、第１キャパシタＣ１の電圧Ｖｃ１の極性を周期的に反転させたものとほぼ等しくなる。比較回路３１は、この周期的な極性反転を打ち消すように電圧Ｖｘの極性を反転させることで、極性の反転を生じない第１キャパシタＣ１の電圧Ｖｃ１を再現し、これをしきい電圧と比較する。後述するようにしきい電圧をゼロとすると、電圧の比較は比較器（コンパレータ）によって簡単に行うことができる。

比較回路３１は、例えば比較器３１１と第３スイッチ回路ＳＷ３を有する。
比較器３１１は、第１タイミングＴＭ１及び第２タイミングＴＭ２においてそれぞれ第１入力端子（−）と第２入力端子（＋）の電圧を比較し、この比較結果に応じた信号ＣＭＰを出力する。例えば比較器３１１は、信号Ｌｂが「１」になると第１入力端子（−）と第２入力端子（＋）の電圧の比較結果に応じた信号ＣＭＰを出力し、信号Ｌｂが「１」から「０」へ変化すると信号ＣＭＰの値を保持（ラッチ）する。この場合、信号Ｌｂが「１」から「０」へ変化するタイミングは、上述した第１タイミングＴＭ１及び第２タイミングＴＭ２に相当する。

比較器３１１は、例えばヒステリシス付きコンパレータであり、第２入力端子（＋）が第１入力端子（−）に比べて一定の電圧ΔＶ１だけ高くなったときに信号ＣＭＰを「０」から「１」へ反転し、第２入力端子（＋）が第１入力端子（−）に比べて一定の電圧ΔＶ２だけ低くなったときに信号ＣＭＰを「１」から「０」へ反転する。電圧ΔＶ１，ΔＶ２は、第１入力端子（−）と第２入力端子（＋）の電圧がほぼ等しくなる（電圧Ｖｃ１がほぼゼロになる）ときにノイズ等の影響で信号ＣＭＰが振動することを防止できる程度に小さい値に設定される。

第３スイッチ回路ＳＷ３は、第１タイミングＴＭ１において、第１入力端子（−）を第２ノードＮ２に接続するとともに第２入力端子（＋）を基準電圧Ｖｒｅｆに接続し、第２タイミングＴＭ２において、第２入力端子（＋）を第２ノードＮ２に接続するとともに第１入力端子（−）を基準電圧Ｖｒｅｆに接続する。

例えば第３スイッチ回路ＳＷ３は、第１スイッチ回路ＳＷ１と同じタイミングで接続を切り換える。
具体的には、第３スイッチ回路ＳＷ３は、容量性センサＳＥから負電荷が転送される電荷転送期間Ｘｎの前後において、第１キャパシタＣ１の第１電極Ｅ１が第１ノードＮ１に接続されるとともに第１キャパシタＣ１の第２電極Ｅ２が第２ノードＮ２に接続されるときに、第２入力端子（＋）を第２ノードＮ２に接続するとともに第１入力端子（−）を基準電圧Ｖｒｅｆに接続する。この場合、電圧Ｖｘの極性は電圧Ｖｃ１と同じになり、第１キャパシタＣ１への電荷の蓄積に伴って電圧Ｖｘは上昇する。電圧Ｖｘがゼロよりも上昇し、比較器３１１のヒステリシスの電圧ΔＶ１よりも高くなると、比較器３１１は信号ＣＭＰを「０」から「１」に反転する。

他方、第３スイッチ回路ＳＷ３は、容量性センサＳＥから正電荷が転送される電荷転送期間Ｘｐの前後において、第１キャパシタＣ１の第２電極Ｅ２が第１ノードＮ１に接続されるとともに第１キャパシタＣ１の第１電極Ｅ１が第２ノードＮ２に接続されるときに、第１入力端子（−）を第２ノードＮ２に接続するとともに第２入力端子（＋）を基準電圧Ｖｒｅｆに接続する。この場合、電圧Ｖｘの極性は電圧Ｖｃ１と逆になり、第１キャパシタＣ１への電荷の蓄積に伴って電圧Ｖｘは低下する。電圧Ｖｘがゼロよりも低下し、比較器３１１のヒステリシスの電圧−ΔＶ２よりも低くなると、比較器３１１は信号ＣＭＰを「０」から「１」に反転する。

帰還回路３２は、正電荷の転送が終了した後の第１タイミングＴＭ１において第１キャパシタＣ１の電圧Ｖｃ１がしきい電圧（ゼロ）を超えたことを示す「１」の信号ＣＭＰが比較回路３１から出力された場合、次の負電荷が転送されるときに、当該転送される負電荷に正電荷を合成して電荷蓄積回路３０に入力する。この正電荷は、容量性センサＳＥから転送される負電荷に比べて大きな電荷量を持っており、第１キャパシタＣ１の電圧Ｖｃ１をしきい電圧（ゼロ）より低下させる。
また、帰還回路３２は、負電荷の転送が終了した後の第２タイミングＴＭ２において第１キャパシタＣ１の電圧Ｖｃ１がしきい電圧（ゼロ）を超えたことを示す「１」の信号ＣＭＰが比較回路から出力された場合、次の正電荷が転送されるときに、当該転送される正電荷に負電荷を合成して電荷蓄積回路３０に入力する。この負電荷は、容量性センサＳＥから転送される正電荷に比べて大きな電荷量を持っており、第１キャパシタＣ１の電圧Ｖｃ１をしきい電圧（ゼロ）より低下させる。
つまり帰還回路３２は、第１キャパシタＣ１への電荷の蓄積によって上昇を続ける電圧Ｖｃ１がしきい電圧（ゼロ）を超えたとき、電圧Ｖｃ１がしきい電圧（ゼロ）より低くなるように、第１キャパシタＣ１へ一定の電荷を供給する。

帰還回路３２は、例えば第２キャパシタＣ２と、第２スイッチ回路ＳＷ２と、駆動回路３２１と、帰還制御回路３２２を有する。

第２スイッチ回路ＳＷ２は、電荷転送期間Ｘｐ，Ｘｎにおいて、第２キャパシタＣ２の一方の端子を第１ノードＮ１に接続し、電荷転送期間Ｘｐ，Ｘｎの合間の期間において、第２キャパシタＣ２の一方の端子を基準電圧Ｖｒｅｆに接続する。

帰還回路３２は、出力電圧のレベルを基準電圧Ｖｒｅｆより高いレベルと基準電圧Ｖｒｅｆより低いレベルの一方から他方へ切り換えることが可能であり、例えば、電源電圧に近いハイレベル電圧と、グランドレベルに近いローレベル電圧を出力可能なバッファ回路等を含んで構成される。

帰還制御回路３２２は、第１タイミングＴＭ１又は第２タイミングＴＭ２において第１キャパシタＣ１の電圧Ｖｃ１がしきい電圧を超えたことを示す「１」の信号ＣＭＰが比較回路３１から出力された場合、次の電荷転送期間（Ｘｐ，Ｘｎ）に駆動回路３２１の出力電圧のレベルを切り換える信号ＤＳを出力する。駆動回路３２１の出力電圧のレベルが切り換えられると、第２キャパシタＣ２において充電又は放電が生じ、これに伴う帰還電荷Ｑｄｓが第２スイッチ回路ＳＷ２を介して第１ノードＮ１に供給される。帰還電荷Ｑｄｓは、容量性センサＳＥからの電荷Ｑｉｎ（転送電荷Ｑｉｎともいう）と第１ノードＮ１において合成され、電荷蓄積回路３０に入力される。

他方、帰還制御回路３２２は、第１タイミングＴＭ１又は第２タイミングＴＭ２において第１キャパシタＣ１の電圧がしきい電圧を超えていないことを示す「０」の信号ＣＭＰが比較回路３１から出力された場合、次の電荷転送期間（Ｘｐ，Ｘｎ）が終了した後に駆動回路３２１の出力電圧のレベルを切り換える信号ＤＳを出力する。この場合も、第２キャパシタＣ２において充電又は放電が生じ、これに伴う電荷が発生するが、この電荷は転送電荷Ｑｉｎとは合成されず、第２スイッチ回路ＳＷ２を介して基準電圧Ｖｒｅｆの供給ラインに排出される。基準電圧Ｖｒｅｆは第１ノードＮ１の電圧とほぼ等しいため、このとき第２キャパシタＣ２に蓄積される電荷は、第１ノードＮ１に第２キャパシタＣ２が接続された場合とほぼ等しい。

入力スイッチ回路ＳＷ４は、容量性センサＳＥから第１ノードＮ１へ正電荷及び負電荷を転送する経路に設けられ、電荷転送期間（Ｘｐ，Ｘｎ）においてオンし、電荷転送期間（Ｘｐ，Ｘｎ）の合間においてオフする。帰還回路３２の第２スイッチ回路ＳＷ２は、この入力スイッチ回路ＳＷ４と同じタイミングで接続が切り換わる。

信号処理部３４は、比較回路３１において出力される信号ＣＭＰにデジタルフィルタ処理（ローパスフィルタ処理、デシメーション処理等）を施し、静電容量の検出値を示す所定ビット長のデジタル値を生成する。
以上が、検出部３の説明である。

図１に戻る。
処理部７は、入力装置の全体的な動作を制御する回路であり、例えば、後述する記憶部８に格納されるプログラムの命令コードに従って処理を行うコンピュータや、特定の機能を実現するロジック回路を含んで構成される。処理部７の処理は、その全てをコンピュータとプログラムにより実現してもよいし、その一部若しくは全部を専用のロジック回路で実現してもよい。

処理部７は、入力面上に分布する複数の容量性センサＳＥにおいて物体（指、ペンなど）の近接による静電容量の変化を１サイクルごとに検出する周期的な検出動作を行うように検出部３及びセンサ駆動回路４を制御する。具体的には、処理部７は、センサ駆動回路４における駆動電極Ｌｄの選択と駆動電圧の発生、並びに、検出部３における検出電極Ｌｓからの電荷のサンプリングが周期的に適切なタイミングで行われるように、これらの回路を制御する。例えば処理部７は、上述した第１スイッチ回路ＳＷ１，第２スイッチ回路ＳＷ２，第３スイッチ回路ＳＷ３，入力スイッチ回路ＳＷ４の各制御信号や、比較器３１１の信号Ｌｂなどを生成する。

また、処理部７は、検出部３によって検出された各容量性センサＳＥの静電容量の検出値に基づいて、入力面に接触する物体の検出や、物体の接触位置の座標演算を行う。

記憶部８は、処理部７において処理に使用される定数データや変数データを記憶する。処理部７がコンピュータを含む場合、記憶部８はそのコンピュータにおいて実行されるプログラムを記憶してもよい。記憶部８は、例えば、ＤＲＡＭやＳＲＡＭなどの揮発性メモリ、フラッシュメモリなどの不揮発性メモリ、ハードディスクなどを含んで構成される。

インターフェース部９は、入力装置と他の装置（入力装置を搭載する情報機器のコントロール用ＩＣなど）との間でデータをやり取りするための回路である。処理部７は、記憶部８に記憶される情報をインターフェース部９から図示しない制御装置等へ出力する。また、インターフェース部９は、処理部７のコンピュータにおいて実行されるプログラムを不図示のディスクドライブ装置（非一時的な有形の記録媒体に記録されたプログラムを読み取る装置）やサーバなどから取得して、記憶部８にロードしてもよい。

ここで、上述した構成を有する本実施形態に係る入力装置において、容量性センサＳＥの電荷を検出する静電容量検出装置２の動作を説明する。

図３は、本実施形態に係る静電容量検出装置２の各部の動作タイミングを示すタイミングチャートの一例を示す図である。
図３における「ＣＬＫ」は静電容量検出装置２の動作の基準となるクロック信号を示す。また、第３スイッチ回路ＳＷ３のチャートにおける「ｃｒｏｓｓ」は、電圧Ｖｘの極性を反転して比較器３１１に入力している期間、すなわち、第１入力端子（−）を第２ノードＮ２に接続するとともに第２入力端子（＋）を基準電圧Ｖｒｅｆに接続する期間を示す。

電荷転送期間（Ｘｐ，Ｘｎ）の開始時において、駆動電圧Ｖｄｒｖのレベルが反転し、容量性センサＳＥにおいて充電又は放電が起こり、その電荷が検出電極Ｌｓを介して静電容量検出装置２に転送される。電荷転送期間（Ｘｐ，Ｘｎ）において入力スイッチ回路ＳＷ４がオンするため、容量性センサＳＥの電荷は第１ノードＮ１に転送される。また、このとき、信号ＤＳによって駆動回路３２１の出力電圧のレベルが切り換わると、第２キャパシタＣ２の充電又は放電により帰還電荷Ｑｄｓが発生し、この帰還電荷Ｑｄｓが第２スイッチ回路ＳＷ２を介して第１ノードＮ１に供給される。

電荷転送期間（Ｘｐ，Ｘｎ）が終了すると、信号Ｌｂが「０」から「１」へ立ち上がり、比較回路３１において比較動作が行われる。信号Ｌｂが「１」から「０」へ立ち下がると、そのときの比較結果を示す信号ＣＭＰが比較回路３１において保持され、比較回路３１の比較結果が確定する。比較結果が確定すると、次の電荷転送期間（Ｘｐ，Ｘｎ）が始まる前に第１スイッチ回路ＳＷ１の接続が切り換わる（Ｓｐ１，Ｓｐ２，Ｓｎ１，Ｓｎ２）。第１スイッチ回路ＳＷ１の接続の切り換えに合わせて、第３スイッチ回路ＳＷ３の接続も切り換わる。

正電荷の電荷転送期間Ｘｐが終わった後、信号Ｌｂが「０」から「１」へ立ち上がる第１タイミングＴＭ１において信号ＣＭＰが「１」であった場合、次の負電荷の電荷転送期間Ｘｎが開始するときに信号ＤＳの論理値が反転し、駆動回路３２１の出力電圧のレベルが切り換わる。これにより、第２キャパシタＣ２から第１ノードＮ１へ正の帰還電荷Ｑｄｓが供給され、第１キャパシタＣ１の電圧Ｖｃ１がゼロより低い電圧となる。同様に、負電荷の電荷転送期間Ｘｎが終わった後、信号Ｌｂが「０」から「１」へ立ち上がる第２タイミングＴＭ２において信号ＣＭＰが「１」であった場合、次の正電荷の電荷転送期間Ｘｐが開始するときに信号ＤＳの論理値が反転し、駆動回路３２１の出力電圧のレベルが切り換わる。これにより、第２キャパシタＣ２から第１ノードＮ１へ負の帰還電荷Ｑｄｓが供給され、第１キャパシタＣ１の電圧Ｖｃ１がゼロより低い電圧となる。

一方、第１タイミングＴＭ１や第２タイミングＴＭ２において信号ＣＭＰが「０」であった場合、次の電荷転送期間（Ｘｐ，Ｘｎ）において、帰還回路３２による帰還電荷Ｑｄｓは第１ノードＮ１に供給されない。帰還回路３２による電荷は、電荷転送期間（Ｘｐ，Ｘｎ）が終わった後、第２スイッチ回路ＳＷ２を介して基準電圧Ｖｒｅｆの供給ラインに排出される。

なお、第１ノードＮ１の電圧と基準電圧Ｖｒｅｆはほぼ等しいため、第２キャパシタＣ２から第１ノードＮ１へ帰還電荷Ｑｄｓを供給した場合と、第２キャパシタＣ２から基準電圧Ｖｒｅｆの供給ラインへ電荷を排出した場合とで、次に駆動回路３２１の出力電圧が切り換わったときに生じる電荷量がほぼ変わらない。

図４と図５は、同一の条件で容量性センサＳＥから電荷が転送される場合における本実施形態に係る静電容量検出装置２と図７に示す従来の回路との比較例を説明するための図である。図４は、従来の回路のタイミングチャートを示し、図５は本実施形態に係る静電容量検出装置２のタイミングチャートを示す。

図４及び図５における「Ｖａｍｐ」は、電圧制御回路３０１（演算増幅器１０１）の出力電圧Ｖａｍｐの変化を模式的に表したチャートである。図における数値は、出力電圧Ｖａｍｐの値を相対的に表す。図４及び図５の例では、第２キャパシタＣ２から第１ノードＮ１へ帰還電荷Ｑｄｓが供給された場合に、第１キャパシタＣ１の電圧Ｖｃ１は「５」だけ低下する。他方、容量性センサＳＥから転送される電荷を蓄積する度に、第１キャパシタＣ１の電圧は「２」ずつ上昇する。

図４において示すように、従来の回路では、２回の電荷転送期間（Ｘｐ，Ｘｎ）において、信号ＣＭＰの出力が１回しか行われない。また、比較器１０２において「１」の信号ＣＭＰが１回出力されると、２回の電荷転送期間（Ｘｐ，Ｘｎ）において第１キャパシタＣ１の電圧Ｖｃ１がそれぞれ「５」ずつ低下し、合計で「１０」も低下する。そのため、電圧Ｖｃ１が転送電荷Ｑｉｎによってゼロ付近に戻るまでの時間が長くなる。

一方、図５において示すように、本実施形態に係る静電容量検出装置２では、１回の電荷転送期間ごとに比較回路３１で比較動作が行われ、比較結果の信号ＣＭＰが出力される。また、比較回路３１において「１」の信号ＣＭＰが１回出力されると、帰還回路３２による帰還電荷Ｑｄｓの供給は１回だけ行われるため、第１キャパシタＣ１の電圧Ｖｃ１の低下は「５」だけである。そのため、電圧Ｖｃ１が転送電荷Ｑｉｎによってゼロ付近に戻るまでの時間は、図６に示す従来の回路に比べて短くなる。
本実施形態に係る静電容量検出装置２による静電容量の検出速度は、図６に示す従来の回路の約２倍になる。すなわち、本実施形態に係る静電容量検出装置２は、図６に示す従来の回路に比べて約半分の時間で同一ビットパターンの信号ＣＭＰを生成する。

以上説明したように、本実施形態によれば、正電荷の転送が終了した後から負電荷の転送が開始する前までの期間に属する第１タイミングＴＭ１、及び、負電荷の転送が終了した後から正電荷の転送が開始する前までの期間に属する第２タイミングＴＭ２において、それぞれ第１キャパシタＣ１の電圧Ｖｃ１としきい電圧との比較が行われ、その比較結果に応じた信号ＣＭＰが生成される。また、第１タイミングＴＭ１において第１キャパシタＣ１の電圧Ｖｃ１がしきい電圧を超えたことを示す「１」の信号ＣＭＰが比較回路３１から出力された場合、次の負電荷が転送されるときに、帰還回路３２による正電荷が当該転送される負電荷に合成されて電荷蓄積回路３０に入力され、第１キャパシタＣ１の電圧Ｖｃ１がしきい電圧より低下する。第２タイミングＴＭ２において第１キャパシタＣ１の電圧Ｖｃ１がしきい電圧を超えたことを示す「１」の信号ＣＭＰが比較回路３１から出力された場合にも、次の正電荷が転送されるときに、帰還回路３２による負電荷が当該転送される正電荷に合成されて電荷蓄積回路３０に入力され、第１キャパシタＣ１の電圧Ｖｃ１がしきい電圧より低下する。
すなわち、正電荷が転送される場合及び負電荷が転送される場合のそれぞれにおいて、デルタシグマ変調器としての動作（積分値の量子化、出力信号の帰還）が実行される。従って、キャパシタへの２回の電荷転送（正電荷，負電荷）が行われなければキャパシタの電圧としきい電圧との比較結果が得られない従来の回路に比べて、検出速度を高速化することができる。

また、本実施形態によれば、第２スイッチ回路ＳＷ２と入力スイッチ回路ＳＷ４の制御を共通化でき、第３スイッチ回路ＳＷ３と第１スイッチ回路ＳＷ１についても制御を共通化できるため、回路構成を簡易化できる。

以上、本発明の幾つかの実施形態について説明したが、本発明はこれらの実施形態にのみ限定されるものではなく、更に種々のバリエーションを含んでいる。

上述の実施形態では、第１タイミングＴＭ１又は第２タイミングＴＭ２において第１キャパシタＣ１の電圧がしきい電圧を超えていないことを示す「０」の信号ＣＭＰが比較回路３１から出力された場合、次の電荷転送期間（Ｘｐ，Ｘｎ）が終了した後、第２スイッチ回路ＳＷ２の一方の端子が基準電圧Ｖｒｅｆに接続された状態において、駆動回路３２１の出力電圧のレベルが切り換わる（信号ＤＳの値が反転する）。
しかしながら、第２キャパシタＣ２の一方の端子が基準電圧Ｖｒｅｆに接続された状態であれば、駆動回路３２１の出力電圧のレベルが切り換わっても、第２キャパシタＣ２から第１ノードＮ１へ帰還電荷Ｑｄｓが供給されることはない。そのため、信号ＣＭＰの値に応じて第２スイッチ回路ＳＷ２の接続を制御した場合、信号ＣＭＰが「０」のときに駆動回路３２１の出力電圧のレベルを切り換えるタイミングは、電荷転送期間（Ｘｐ，Ｘｎ）の終了後に限定されない。

例えば、本発明の他の実施形態において、第２スイッチ回路ＳＷ２は、第１タイミングＴＭ１又は第２タイミングＴＭ２において第１キャパシタＣ１の電圧Ｖｃ１がしきい電圧を超えたことを示す「１」の信号ＣＭＰが比較回路３１から出力された場合、次の電荷転送期間（Ｘｐ，Ｘｎ）において第２キャパシタＣ２の一方の端子を第１ノードＮ１に接続する。
他方、第２スイッチ回路ＳＷ２は、第１タイミングＴＭ１又は第２タイミングＴＭ２において第１キャパシタＣ１の電圧Ｖｃ１がしきい電圧を超えていないことを示す「０」の信号が比較回路３１から出力された場合、次の電荷転送期間（Ｘｐ，Ｘｎ）において、第２キャパシタＣ２の一方の端子を基準電圧Ｖｒｅｆに接続する。
この場合、帰還制御回路３２２は、電荷転送期間（Ｘｐ，Ｘｎ）に駆動回路３２１の出力電圧のレベルを切り換えればよく、比較回路３１の信号ＣＭＰに応じて切り換えのタイミングを変更しなくてもよい。

１…センサマトリクス、２…静電容量検出装置、３…検出部、３０…電荷蓄積回路、３０１…電圧制御回路、３１…比較回路、３１１…比較器、３２…帰還回路、３２１…駆動回路、３２２…帰還制御回路、３４…信号処理部、４…センサ駆動回路、７…処理部、８…記憶部、９…インターフェース部、ＳＥ…容量性センサ、Ｎ１…第１ノード、Ｎ２…第２ノード、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、ＳＷ１…第１スイッチ回路、ＳＷ２…第２スイッチ回路、ＳＷ３…第３スイッチ回路、ＳＷ４…入力スイッチ回路、Ｅ１…第１電極、Ｅ２…第２電極、Ｑｉｎ…転送電荷、Ｑｄｓ…帰還電荷、ＴＭ１…第１タイミング、ＴＭ２…第２タイミング。

Claims (8)

1. 検出対象の静電容量に応じた大きさを持つ正電荷と負電荷とが交互に転送される静電容量検出装置であって、
   第１電極及び第２電極を持つ第１キャパシタを含み、前記転送される負電荷を前記第１キャパシタの前記第１電極に蓄積し、前記転送される正電荷を前記第１キャパシタの前記第２電極に蓄積する電荷蓄積回路と、
   前記正電荷の転送が終了した後から前記負電荷の転送が開始する前までの期間に属する第１タイミング、及び、前記負電荷の転送が終了した後から前記正電荷の転送が開始する前までの期間に属する第２タイミングのそれぞれにおいて、前記第１キャパシタの前記第１電極に対する前記第２電極の電圧をしきい電圧と比較し、当該比較結果に応じた信号を出力する比較回路と、
   前記第１タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が前記比較回路から出力された場合、次の前記負電荷が転送されるときに、前記第１キャパシタの電圧を前記しきい電圧より低下させる正電荷を当該転送される負電荷に合成して前記電荷蓄積回路に入力し、前記第２タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が前記比較回路から出力された場合、次の前記正電荷が転送されるときに、前記第１キャパシタの電圧を前記しきい電圧より低下させる負電荷を当該転送される正電荷に合成して前記電荷蓄積回路に入力する帰還回路と
   を有する静電容量検出装置。
2. 交互に転送される前記正電荷と前記負電荷とが入力される第１ノードと、
   第２ノードとを有し、
   前記電荷蓄積回路は、
   前記第１ノードに前記負電荷が転送される電荷転送期間において、前記第１キャパシタの前記第１電極を前記第１ノードに接続するとともに前記第１キャパシタの第２電極を前記第２ノードに接続し、前記第１ノードに前記正電荷が転送される電荷転送期間において、前記第１キャパシタの前記第２電極を前記第１ノードに接続するとともに前記第１キャパシタの第１電極を前記第２ノードに接続する第１スイッチ回路と、
   前記第１ノードの電圧と基準電圧とが等しくなるように前記第２ノードの電圧を制御する電圧制御回路とを含む、
   請求項１に記載の静電容量検出装置。
3. 前記帰還回路は、
   第２キャパシタと、
   前記電荷転送期間において、前記第２キャパシタの一方の端子を前記第１ノードに接続し、前記電荷転送期間の合間の期間において、前記第２キャパシタの一方の端子を前記基準電圧に接続する第２スイッチ回路と、
   出力電圧のレベルを２つのレベルの一方から他方へ切り換え可能な駆動回路と、
   前記第１タイミング又は前記第２タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が前記比較回路から出力された場合、次の前記電荷転送期間に前記駆動回路の出力電圧のレベルを切り換え、前記第１タイミング又は前記第２タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えていないことを示す信号が前記比較回路から出力された場合、次の前記電荷転送期間が終了した後に前記駆動回路の出力電圧のレベルを切り換える帰還制御回路とを含む、
   請求項２に記載の静電容量検出装置。
4. 前記第１ノードへ前記正電荷及び前記負電荷を転送する経路に設けられ、前記電荷転送期間においてオンし、前記電荷転送期間の合間においてオフする入力スイッチ回路を有し、
   前記第２スイッチ回路は、前記入力スイッチ回路と同じタイミングで接続が切り換わる、
   請求項３に記載の静電容量検出装置。
5. 前記帰還回路は、
   第２キャパシタと、
   前記第１タイミング又は前記第２タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が前記比較回路から出力された場合、次の前記電荷転送期間において前記第２キャパシタの一方の端子を前記第１ノードに接続し、前記第１タイミング又は前記第２タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えていないことを示す信号が前記比較回路から出力された場合、次の前記電荷転送期間において前記第２キャパシタの一方の端子を前記基準電圧に接続する第２スイッチ回路と、
   出力電圧のレベルを２つのレベルの一方から他方へ切り換え可能な駆動回路と、
   前記電荷転送期間に前記駆動回路の出力電圧のレベルを切り換える帰還制御回路とを含む、
   請求項２に記載の静電容量検出装置。
6. 前記比較回路は、
   前記第１タイミング及び前記第２タイミングのそれぞれにおいて第１入力端子と第２入力端子の電圧を比較し、当該比較結果に応じた信号を出力する比較器と、
   前記第１タイミングにおいて、前記第１入力端子を前記第２ノードに接続するとともに前記第２入力端子を前記基準電圧に接続し、前記第２タイミングにおいて、前記第２入力端子を前記第２ノードに接続するとともに前記第１入力端子を前記基準電圧に接続する第３スイッチ回路とを含む、
   請求項２乃至５の何れか一項に記載の静電容量検出装置。
7. 前記第３スイッチ回路は、前記第１スイッチ回路と同じタイミングで接続が切り換わる、
   請求項６に記載の静電容量検出装置。
8. 物体の接近に応じた情報を入力する入力装置であって、
   前記物体の接近に応じて静電容量が変化する容量性センサと、
   周期的にレベルが変化する駆動電圧を前記容量性センサに印加し、当該駆動電圧の印加により、前記容量性センサの静電容量に応じた大きさを持つ正電荷と負電荷とが前記容量性センサから交互に転送される静電容量検出装置とを備え、
   前記静電容量検出装置は、
   前記駆動電圧を出力するセンサ駆動回路と、
   第１電極及び第２電極を持つ第１キャパシタを含み、前記転送される負電荷を前記第１キャパシタの前記第１電極に蓄積し、前記転送される正電荷を前記第１キャパシタの前記第２電極に蓄積する電荷蓄積回路と、
   前記正電荷の転送が終了した後から前記負電荷の転送が開始する前までの期間に属する第１タイミング、及び、前記負電荷の転送が終了した後から前記正電荷の転送が開始する前までの期間に属する第２タイミングのそれぞれにおいて、前記第１キャパシタの前記第１電極に対する前記第２電極の電圧をしきい電圧と比較し、当該比較結果に応じた信号を出力する比較回路と、
   前記第１タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が前記比較回路から出力された場合、次の前記負電荷が転送されるときに、前記第１キャパシタの電圧を前記しきい電圧より低下させる正電荷を当該転送される負電荷に合成して前記電荷蓄積回路に入力し、前記第２タイミングにおいて前記第１キャパシタの電圧が前記しきい電圧を超えたことを示す信号が比較回路から出力された場合、次の前記正電荷が転送されるときに、前記第１キャパシタの電圧を前記しきい電圧より低下させる負電荷を当該転送される正電荷に合成して前記電荷蓄積回路に入力する帰還回路とを有する、
   入力装置。
   
   

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