JP2017118792A

JP2017118792A - 制御回路

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Publication number: JP2017118792A
Application number: JP2015254945A
Authority: JP
Inventors: 裕通田井; Hiromichi Tai
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2015-12-25
Filing date: 2015-12-25
Publication date: 2017-06-29

Abstract

【課題】スイッチング素子の動作状態を監視し適切に動作させる制御回路を提供する。【解決手段】実施形態の制御回路は、主電圧を検出する第１検出部と、第１検出部から転送されたデータを記憶する第１データ記憶部と、第１データ記憶部から転送されたデータを記憶する第２データ記憶部と、第１データ記憶部および第２データ記憶部に記憶された第１時系列データで演算する第１演算部と、制御電圧を検出する第２検出部と、第２検出部から転送されたデータを記憶する第３データ記憶部と、第３データ記憶部から転送されたデータを記憶する４データ記憶部と、第３データ記憶部および第４データ記憶部に記憶された第２時系列データで演算する第２演算部と、ターンオン・ターンオフ信号、第１および第２演算部の演算結果にもとづいて、スイッチング素子の状態を判定し、駆動信号を生成する判定部と、を備える。【選択図】図１

Description

本発明の実施形態は、制御回路に関する。

スイッチング素子を用いた電力変換装置では、スイッチング素子を適切に動作させる必要がある。たとえば、スイッチング素子を高速で動作させた場合には、スイッチング損失を低減させ電力変換効率の向上をはかることができる一方で、電磁ノイズの発生が過大となる。また、電力変換装置で負荷短絡等を生じた場合には、スイッチング素子に過大な電流が流れる場合や、過大な電圧が印加される場合があり、電力変換装置の故障の原因となる。

特開２００８−８６０６８号公報

実施形態の目的は、スイッチング素子の動作状態を監視し、スイッチング素子を適切に動作させる制御回路を提供することである。

実施形態に係る制御回路は、スイッチング素子のスイッチング動作を制御する制御回路である。制御回路は、前記スイッチング素子の主電圧を検出する第１検出部と、前記第１検出部に接続され、クロックのタイミングで前記第１検出部から転送された前記主電圧のデータを記憶する第１データ記憶部と、前記第１データ記憶部の出力に接続され、前記タイミングの次のタイミングで前記第１データ記憶部から転送された前記主電圧のデータを記憶する第２データ記憶部と、前記第１データ記憶部および前記第２データ記憶部に記憶された複数の前記主電圧のデータを含む第１時系列データのノイズ除去のための演算を行う第１演算部と、前記スイッチング素子の制御電圧を検出する第２検出部と、前記第２検出部に接続され、前記タイミングで前記第２検出部から転送された前記制御電圧のデータを記憶する第３データ記憶部と、前記第３データ記憶部の出力に接続され、前記次のタイミングで前記第３データ記憶部から転送された前記制御電圧のデータを記憶する第４データ記憶部と、前記第３データ記憶部および前記第４データ記憶部に記憶された複数の前記制御電圧のデータを含む第２時系列データのノイズ除去のための演算を行う第２演算部と、前記スイッチング素子に対するターンオンまたはターンオフのための指令を表す第１信号、前記第１演算部の演算結果および前記第２演算部の演算結果にもとづいて、前記スイッチング素子の状態を判定し、前記スイッチング素子を駆動する第２信号を生成する判定部と、を備える。

第１の実施形態に係るスイッチング素子制御回路を例示するブロック図である。第１の実施形態のスイッチング素子制御回路を含む電力変換装置を例示するブロック図である。図３（ａ）および図３（ｂ）は、スイッチング素子制御回路の判定部の動作を説明するためのフローチャートの例である。スイッチング制御素子回路の判定部に設定されたスイッチング素子の状態を示すテーブルの例である。第２の実施形態に係るスイッチング素子制御回路を例示するブロック図である。第２の実施形態のスイッチング素子制御回路の第１演算部の回帰分析部を例示するブロック図である。第１演算部において取得した時系列データを回帰分析することによって、未来のデータを推定することを説明するグラフである。第３の実施形態に係るスイッチング素子制御回路を例示するブロック図である。第４の実施形態に係るスイッチング素子制御回路を例示するブロック図である。第５の実施形態に係るスイッチング素子制御回路を例示するブロック図である。第６の実施形態に係るスイッチング素子制御回路を例示するブロック図である。第６の実施形態のスイッチング素子制御回路の受信部を例示するブロック図である。第７の実施形態に係るスイッチング素子制御回路を例示するブロック図である。第７の実施形態のスイッチング素子制御回路の遅延時間調整部を例示するブロック図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

（第１の実施形態）
図１は、本実施形態に係るスイッチング素子制御回路を例示するブロック図である。
図２は、本実施形態のスイッチング素子制御回路を含む電力変換装置を例示するブロック図である。
図３（ａ）および図３（ｂ）は、スイッチング素子制御回路の判定部の動作を説明するためのフローチャートの例である。
図４は、スイッチング素子制御回路の判定部に設定されたスイッチング素子の状態を示すテーブルの例である。
図１に示すように、本実施形態のスイッチング素子制御回路１０は、主電圧検出部２０と、主電圧データ記憶部２６と、第１演算部２８と、制御電圧検出部５０と、制御電圧データ記憶部５６と、第２演算部５８と、判定部７０と、を備える。スイッチング素子制御回路１０は、判定部７０とスイッチング素子１４のゲート端子１４ｃとの間に駆動部７２を含む。駆動部７２は、たとえば±１５Ｖの電源で動作する電流バッファ７３とスイッチング素子１４の駆動電流を設定する抵抗器７４とを含む。駆動部７２は、判定部７０の出力にしたがって、スイッチング素子１４を適切に駆動する。スイッチング素子制御回路１０は、受信部８０を含む。受信部８０は、スイッチング素子制御回路１０の外部の、たとえば電力変換装置の内部に搭載されている制御部１２と接続されている。受信部８０は、制御部１２からデータＤ１を受信して、ゲート信号Ｇ１を生成し判定部７０に供給する。

スイッチング素子１４は、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）である。スイッチング素子１４は、電圧制御型のスイッチング素子であればよく、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等であってもよい。以下では、スイッチング素子１４は、ＩＧＢＴであるとして説明する。スイッチング素子１４には、逆並列にダイオード１５が接続されている。すなわち、ダイオード１５のアノード端子は、スイッチング素子１４のエミッタ端子１４ｂに接続され、カソード端子は、スイッチング素子１４のコレクタ端子１４ａに接続されている。ダイオード１５は、たとえばＦＲＤ（Fast Recovery Diode）であり、スイッチング素子１４を用いたブリッジ回路等において、回生電流やフライホイール電流を流す。

主電圧検出部２０は、分圧回路２１と、電圧増幅回路２２と、ＡＤ変換器２３とを含む。分圧回路２１は、両端がスイッチング素子１４のコレクタ端子１４ａおよびエミッタ端子１４ｂにそれぞれ接続されている。分圧回路２１は、たとえば抵抗器およびコンデンサの並列回路を多段に直列接続した回路であり、並列回路間の直列接続ノードの１つから、分圧した電圧出力を取り出して、電圧増幅回路２２に入力する。コレクタエミッタ間電圧の範囲は、スイッチング素子１４がターンオフするときには、たとえば数１００Ｖ〜数ｋＶであり、ターンオンしたときには、数Ｖから１０Ｖ程度である。

電圧増幅回路２２は、分圧回路２１とＡＤ変換器２３との間に接続されている。電圧増幅回路２２は、分圧されたコレクタエミッタ間の電圧をＡＤ変換器２３の入力ダイナミックレンジに適合する振幅に調整してＡＤ変換器２３に入力する。

ＡＤ変換器２３は、クロック発生部２４に接続されている。ＡＤ変換器２３は、クロック発生部２４からクロックパルスを入力して、アナログデータを取り込む。ＡＤ変換器２３は、次のクロックパルスが入力されるまでに取り込んだアナログデータをデジタルデータに変換し、このクロックパルスに同期して変換されたデジタルデータを出力する。つまり、ＡＤ変換器２３は、スイッチング素子１４のコレクタエミッタ間電圧を所定のクロック周期でサンプリングし、デジタルデータに変換して逐次出力する。ＡＤ変換器２３の出力は、１つの主電圧データ記憶部２６の入力に接続されるとともに、第１演算部の入力ＩＮｎ＋１に入力されている。

主電圧データ記憶部２６は、複数個設けられている。１つの主電圧データ記憶部２６は、ＡＤ変換器２３の出力に接続されている。この主電圧データ記憶部２６の出力は、他の主電圧データ記憶部２６の入力に接続されている。それぞれの主電圧データ記憶部２６の出力は、第１演算部２８の異なる入力にそれぞれ接続されている。つまり、複数の主電圧データ記憶部２６は、縦続接続されている。主電圧データ記憶部２６は、たとえばデュアルポートメモリである。

第１演算部２８は、複数の入力ＩＮｎ＋１，ＩＮｎ，…ＩＮ１を有し、少なくとも１つの出力ＯＵＴを有する。複数の入力ＩＮｎ＋１，ＩＮｎ，…ＩＮ１のうち入力ＩＮｎ＋１は、ＡＤ変換器２３の出力に接続されている。複数の入力ＩＮｎ＋１，ＩＮｎ、…ＩＮ１のうち入力ＩＮｎ〜ＩＮ１は、複数の主電圧データ記憶部２６のそれぞれの出力に接続されている。入力ＩＮｎは、他の主電圧データ記憶部２６の出力が入力に接続されていない主電圧データ記憶部２６の出力に接続されている。入力ＩＮ１は、他の主電圧データ記憶部２６の入力に出力が接続されていない主電圧データ記憶部２６の出力に接続されている。なお、ｎは、０より大きい整数である。

制御電圧検出部５０は、分圧回路５１と、電圧増幅回路５２と、ＡＤ変換器５３とを含む。制御電圧検出部５０、制御電圧データ記憶部５６、および第２演算部５８の構成および動作等は、主電圧検出部２０、主電圧データ記憶部２６、および第１演算部２８の構成および動作と同じであり、詳細な説明を適宜省略する。

分圧回路５１は、両端がスイッチング素子１４のゲート端子１４ｃおよびエミッタ端子１４ｂに接続されている。分圧回路５１は、分圧回路２１と同様の回路である。分圧回路５１では、ゲートエミッタ間電圧が、コレクタエミッタ間電圧よりも低いため、抵抗器およびコンデンサの並列回路の直列数が少なく設定されている。ゲートエミッタ間電圧の範囲は、たとえば−１５Ｖ程度〜＋１５Ｖ程度である。分圧回路２１と同様に、分圧回路５１は、並列回路間の接続ノードの１つから、分圧された電圧出力を取り出して、電圧増幅回路５２に入力する。電圧増幅回路５２およびＡＤ変換器５３は、電圧増幅回路２２およびＡＤ変換器２３とそれぞれ同じものを用いることができる。制御電圧検出部５０は、スイッチング素子１４のゲートエミッタ間電圧を検出して、クロック周期ごとのスイッチング素子１４のゲートエミッタ間電圧を検出してデジタルデータを出力する。

制御電圧データ記憶部５６は、複数個設けられている。１つの制御電圧データ記憶部５６は、ＡＤ変換器５３の出力に接続されている。この制御電圧データ記憶部５６の出力は、他の制御電圧データ記憶部５６の入力に接続されている。つまり、複数の制御電圧データ記憶部５６は、縦続接続されている。すべての制御電圧データ記憶部５６の出力は、第２演算部５８の異なる入力にそれぞれ接続されている。制御電圧データ記憶部５６は、たとえばデュアルポートメモリである。

第２演算部５８は、複数の入力ＩＮｎ＋１，ＩＮｎ，…ＩＮ１を有し、少なくとも１つの出力ＯＵＴを有する。入力ＩＮｎ＋１は、ＡＤ変換器５３の出力に接続され、複数の入力ＩＮｎ，…ＩＮ１は、複数の制御電圧データ記憶部５６のそれぞれの出力に接続されている。

制御電圧データ記憶部５６の縦続個数は、主電圧データ記憶部２６の縦続個数と同じであってもよく、異なっていてもよい。以下では、それぞれの縦続個数は同じであるとして説明する。

クロック発生部２４は、一定のクロック周期でクロック信号を出力する。クロック信号は、主電圧検出部２０のＡＤ変換器２３、主電圧データ記憶部２６、および第１演算部２８に同時に供給される。この例のように、制御電圧検出部５０のＡＤ変換器５３、制御電圧データ記憶部５６、および第２演算部２８にクロック信号を供給するためにクロック発生部２４とは別に、クロック発生部５４を設けてもよい。クロック発生部２４，５４は、それぞれ異なるクロック周期、クロック幅等を有するようにしてもよく、同一のクロック周期、クロック幅等を有するようにしてもよい。１つのクロック発生部で両方の回路要素にクロック信号を分配するようにしてもよい。

ＡＤ変換器２３は、クロック周期ごとにコレクタエミッタ間電圧に対応したデジタルデータを含むデータＶＣＥを出力する。最初のクロックパルスが入力されたときに、ＡＤ変換器２３は、アナログデータを読み込む。次のクロックパルスが入力されたときに、ＡＤ変換器２３は、デジタルデータに変換されたデータＶＣＥ１を出力する。このデータＶＣＥ１は、第１演算部２８の入力ＩＮｎ＋１に入力されるとともに、隣接する主電圧データ記憶部２６に入力される。このクロックパルスが入力されたときに、ＡＤ変換器２３は、同時に新たなアナログ信号を読み込む。さらに次のクロックパルスの入力によって、ＡＤ変換器２３は、読み込んだ新たなアナログデータをデジタルデータに変換し、データＶＣＥ２として、ＩＮｎ＋１および隣接する主電圧データ記憶部２６に入力する。この主電圧データ記憶部２６は、１つ前のデータＶＣＥ１を、第１演算部の入力ＩＮｎおよび隣接する主電圧データ記憶部２６に転送する。このようにして、ｎ＋１個のデータＶＣＥｎ＋１，ＶＣＥｎ，…ＶＣＥ１は、第１演算部２８の入力ＩＮｎ＋１，ＩＮｎ，…ＩＮ１にそれぞれ入力される。つまり、第１演算部２８の入力ＩＮｎ＋１，ＩＮｎ，…ＩＮ１には、デジタルデータを含むデータＶＣＥｎ＋１，ＶＣＥｎ，…ＶＣＥ１がそれぞれ入力される。データＶＣＥｎ＋１，ＶＣＥｎ，…ＶＣＥ１は、時系列で取得されたデータであり、スイッチング素子１４のコレクタエミッタ間電圧に対応するデジタルデータである。このようにして、ＡＤ変換器２３によってサンプリングされたデータＶＣＥは、クロックパルスに同期して主電圧データ記憶部２６を左から右へシフトしながら格納される。第１演算部２８の入力ＩＮｎ＋１，ＩＮｎ，…ＩＮ１には、この順に時間的に新しいデータＶＣＥｎ＋１，ＶＣＥｎ，…ＶＣＥ１がそれぞれ格納される。この時系列のデータは、ｎ＋１クロック周期の時系列データであり、データは、クロック周期ずつシフトされ、更新される。

ＡＤ変換器５３は、サンプリング周期ごとにゲートエミッタ間電圧に対応したデジタル値を有するデータＶＧＥを出力する。出力されたデータＶＧＥは、データＶＣＥの場合と同様に、制御電圧データ記憶部５６を介して第２演算部５８に転送される。第２演算部５８の入力ＩＮｎ＋１，ＩＮｎ，…ＩＮ１には、この順に時間的に新しいデータＶＧＥｎ＋１，ＶＧＥｎ，…ＶＧＥ１が格納される。この時系列のデータは、ｎ＋１クロック周期の時系列データであり、データは、クロック周期ずつシフトされ、更新される。

判定部７０には、スイッチング素子１４に対するターンオン指令またはターンオフ指令を表すゲート信号Ｇ１が入力される。ターンオン指令とは、スイッチング素子１４をターンオンさせ、オン状態を維持させる指令である。たとえば、ターンオン指令をＧ１＝１に対応させることができる。ターンオフ指令とは、スイッチング素子１４をターンオフさせ、オフ状態を維持させる指令である。たとえば、ターンオフ指令をＧ１＝０に対応させることができる。ゲート信号Ｇ１は、電力変換装置の制御を司る制御部１２からたとえば光ファイバを介して送信される駆動信号Ｄ１を受信する受信部８０によって生成される。駆動信号Ｄ１は、０および１の数列からなるシリアルデータである。ゲート信号Ｇ１は、シリアルデータのヘッダ部に含まれる。受信部８０では、ヘッダ部に含まれるゲート信号Ｇ１を抽出して、判定部７０に供給する。判定部７０は、第１演算部２８の出力ＯＵＴおよび第２演算部５８の出力ＯＵＴにそれぞれ接続されている。判定部７０は、ゲート信号Ｇ１、第１演算部２８および第２演算部５８の演算結果にもとづいて、駆動部７２を介してスイッチング素子１４の駆動条件等を設定する。

本実施形態のスイッチング素子制御回路１０は、たとえば電力変換装置の制御部１２とともに用いられて、スイッチング素子１４を適切に制御する。図２に示すように、電力変換装置１は、複数のスイッチング素子制御回路１０を備える。電力変換装置１は、スイッチング素子ＳＷ１〜ＳＷ６と制御部１２と平滑コンデンサ１６とフィルタ１８とを含む。２つのスイッチング素子は、直列に接続され、この直列接続体が３組並列に接続されている。電力変換装置１は、直列接続体の接続ノードからフィルタ１８を介して各相の交流電圧を出力する。各スイッチング素子ＳＷ１〜ＳＷ６は、それぞれに対応するスイッチング素子制御回路１０によって駆動される。この例の電力変換装置の場合には、６個のスイッチング素子制御回路１０によって、６個のスイッチング素子ＳＷ１〜ＳＷ６がそれぞれその動作状態を監視され、駆動される。制御部１２は、電力変換装置１の出力電圧、出力電流および位相を監視しながら、スイッチング素子制御回路１０を介してスイッチング素子ＳＷ１〜ＳＷ６を、たとえばＰＷＭ制御する。ＰＷＭ制御によって高周波スイッチングされた出力波形は、フィルタ１８を介して出力される。フィルタ１８は、たとえばローパスフィルタであり、たとえば商用周波数以外の高調波成分を除去する。

電力変換装置１は、たとえば直流電力を交流電力に変換するインバータ装置である。電力変換装置１は、直流電圧の高電圧側を入力する入力端子１ａと直流電圧の低電圧側を入力する入力端子１ｂとを有している。電力変換装置１は、３相交流を出力する出力端子１ｃ，１ｄ，１ｅを有している。電力変換装置１は、整流装置３と負荷４との間に接続されている。整流装置３は、３相交流電源２に接続されており、交流電圧を整流する。整流装置３は、入力端子１ａ，１ｂ間に出力が接続されている。整流装置３によって整流された電圧は、電力変換装置１の平滑コンデンサ１６によって平滑されて直流電圧に変換される。３相交流電源２は、たとえば風力発電機等の交流電力を発電する発電機である。電力変換装置１は、整流装置３を介さずに、太陽電池パネル等から出力される直流電力を入力するようにしてもよい。負荷４は、出力端子１ｃ，１ｄ，１ｅに接続されている。負荷４は、たとえば誘導電動機等の交流負荷である。負荷４は、交流系統であってもよい。負荷４が交流系統の場合には、電力変換装置１は、系統連系インバータ装置である。

電力変換装置は、上述の場合に限られない。スイッチング素子の回路構成は、マルチレベル方式等に対応するインバータ回路であってもよく、単相交流の入出力に対応するものであってもよい。また、電力変換装置は、直流電力を交流電力に変換するものに限らず、直流電力を異なる電圧または電流の直流電力に変換するＤＣ−ＤＣコンバータ等であってもよく、交電力流を直流電力に変換するアクティブ平滑フィルタ等であってもよい。あるいは、電力変換装置は、交流電力を異なる電圧または電流の交流電力に変換するマトリクスコンバータ等であってもよい。

次に、本実施形態のスイッチング素子制御回路１０の動作について説明する。

本実施形態のスイッチング素子制御回路１０では、コレクタエミッタ間電圧に対応するデジタルデータを含むデータＶＣＥおよびゲートエミッタ間電圧に対応するデジタルデータを含むデータＶＧＥに対してノイズ除去処理が実行される。スイッチング素子制御回路１０では、ノイズ除去されたデータＶＣＥ（ａｖ），ＶＧＥ（ａｖ）とゲート信号Ｇ１にもとづいて、判定部７０によってスイッチング素子１４の状態を判定する。まず、ノイズ除去処理について説明する。なお、上述のように、データＶＣＥおよびデータＶＧＥの両方に対してノイズ除去処理を行ってもよく、ノイズ発生の状況に応じて、データＶＣＥまたはデータＶＧＥのうち一方に対してノイズ除去処理を行うようにしてもよい。

本実施形態のスイッチング素子制御回路１０では、第１演算部２８および第２演算部５８は、取得した電圧値に対応するデータＶＣＥ，ＶＧＥからノイズを除去するために、積算平均化処理を行う。第１演算部２８には、ｎ＋１個のサンプリングされたデータＶＣＥｎ＋１，ＶＣＥｎ，…ＶＣＥ１が格納されている。そして、これらのデータは、クロック周期ごとに、クロック周期分シフトされた時系列データに更新される。第１演算部２８は、たとえば式（１）を用いて積算平均化処理を行う。

同様に、第２演算部５８では、ｎ＋１個のサンプリングされたデータＶＧＥｎ＋１，ＶＧＥｎ，…ＶＧＥ１が格納されており、サンプリング周期ごとにクロック周期分シフトされた時系列データに更新される。第２演算部５８は、たとえば式（２）を用いて積算平均化処理を行う。

式（１）および式（２）によって積算平均化処理が行われたデータは、ノイズ成分が１／√（ｎ＋１）に低減される。

したがって、第１演算部２８は、ノイズが低減されたデータＶＣＥ（ａｖ）を出力することができる。第２演算部５８は、ノイズが低減されたデータＶＧＥ（ａｖ）を出力することができる。

次に、スイッチング素子１４の状態の判定について説明する。本実施形態のスイッチング素子制御回路１０では、判定部７０は、積算平均化処理されてノイズが低減されたデータＶＣＥ（ａｖ）およびＶＧＥ（ａｖ）が入力され、ゲート信号Ｇ１に応じてスイッチング素子１４の状態を判定する。なお、フローチャートでは、ＶＣＥ（ａｖ）およびＶＧＥ（ａｖ）をそれぞれ単にＶＣＥおよびＶＧＥ等と表す。

図３（ａ）では、ゲート信号Ｇ１を１とすることによって、スイッチング素子１４に対してターンオン指令が出された場合の動作を示している。図３（ａ）に示すように、スイッチング素子制御回路１０では、ターンオン指令が出された場合には、スイッチング素子１４は、４つの状態をとることができる。４つの状態とは、“ＶＧＥ上昇待ち”、“ＶＣＥ下降待ち”、“短絡状態”、および“オン状態”である。

ステップＳＴ１において、判定部７０は、ＶＧＥ（ａｖ）とＶＧＥ（ＯＮ）とを比較する。ＶＧＥ（ＯＮ）は、スイッチング素子１４がオンであり、所定のコレクタ電流を流すことができるゲートエミッタ間電圧であり、スイッチング素子１４のしきい値電圧である。ＶＧＥ（ＯＮ）は、あらかじめ設定されており、たとえば判定部７０に格納されている。実際のゲートエミッタ間電圧にもとづくデータＶＣＥ（ａｖ）が設定値ＶＧＥ（ＯＮ）よりも小さいときには、ゲートエミッタ間電圧は、スイッチング素子１４をオンさせ、所定のコレクタ電流を流すことができるだけの電圧まで上昇していない。そのため、判定部７０は、“ＶＧＥ上昇待ち”として、ＶＧＥ（ａｖ）がＶＧＥ（ＯＮ）まで上昇するまで待機する（ステップＳＴ２）。つまり、“ＶＧＥ上昇待ち”とは、スイッチング素子１４のゲートエミッタ間電圧が上昇過程にあることを示している。この状態においては、ゲートエミッタ間の寄生容量が充電されることによって、ゲートエミッタ間電圧が上昇している。

ＶＧＥ（ａｖ）がＶＧＥ（ＯＮ）を超えたときには、次のステップに移行する。ステップＳＴ３において、判定部７０は、ＶＣＥ（ａｖ）とＶＣＥ（ＯＮ）とを比較する。ＶＣＥ（ＯＮ）とは、スイッチング素子１４がオンであり、所定のコレクタ電流のときのコレクタエミッタ間電圧、たとえばコレクタエミッタ間飽和電圧である。ＶＣＥ（ＯＮ）は、あらかじめ設定され、たとえば判定部７０に格納されている。ＶＣＥ（ａｖ）がＶＣＥ（ＯＮ）よりも大きいときには、判定部７０は、スイッチング素子１４がオンではないものと判定し、次の判定ステップに移行する。

ゲートエミッタ間電圧が設定値ＶＧＥ（ＯＮ）を超え、スイッチング素子１４が設定値ＶＣＥ（ＯＮ）に達していない場合には、判定部７０は、スイッチング素子１４が異常状態にあるか否かを判定する。ステップＳＴ４において、判定部７０は、サンプリング時間ｔと最大オン時間ｔｍａｓとを比較する。サンプリング時間ｔとは、そのデータＶＣＥ（ａｖ）を取得した時間であり、クロック周期を積算することによって求められる。最大オン時間ｔｍａｓとは、スイッチング素子１４がオンし得る最大のオン時間である。最大オン時間ｔｍａｓは、あらかじめ設定されており、たとえば判定部７０に格納されている。サンプリング時間ｔが最大オン時間ｔｍａｓよりも短いときには、判定部７０は、スイッチング素子１４が“ＶＣＥ下降待ち”であるとして、待機する。つまり、“ＶＣＥ下降待ち”とは、スイッチング素子１４のコレクタエミッタ間電圧が下降過程にあることを示す。ＶＧＥが設定値ＶＧＥ（ＯＮ）を超え、ＶＣＥは、設定値ＶＣＥ（ＯＮ）に達するまで、ほぼ一定の傾きで低下する。この状態においては、ゲートコレクタ間の寄生容量が充電される。このときには、スイッチング素子１４がミラー効果を生じているので、ゲートエミッタ間電圧は、ほぼ一定の値で推移する。

サンプリング時間ｔが、最大オン時間ｔｍａｓよりも長いと判断されたときには、次のステップに移行する。ステップＳＴ６では、判定部７０は、“短絡状態”であると判定する。判定部７０によって、“短絡状態”と判定された場合には、スイッチング素子１４が異常な状態にあるものと判断して、判定部７０は、即座にスイッチング素子１４をスイッチオフとする信号を出力する。“短絡状態”とは、たとえばスイッチング素子制御回路１０を搭載した電力変換装置１の負荷４が短絡故障等を生じ、スイッチング素子１４に過大な電流が流れていることが推定される状態である。

ステップＳＴ３において、ＶＣＥ（ａｖ）がＶＣＥ（ＯＮ）よりも小さいと判断されたときには、ステップＳＴ７において、判定部７０は、スイッチング素子１４が“オン状態”にあると判定する。

図３（ｂ）では、ゲート信号Ｇ１を０とすることによって、スイッチング素子１４に対してターンオフ指令が出された場合の動作を示している。図３（ｂ）に示すように、スイッチング素子制御回路１０では、ターンオフ指令が出された場合には、スイッチング素子１４は、５つの状態をとることができる。５つの状態とは、“ＶＧＥ下降待ち”、“ＶＣＥ上昇待ち”、“ＶＣＥ下降待ち”、“過電圧状態”および“オフ状態”である。

ステップＳＴ１１において、判定部７０は、ＶＧＥ（ａｖ）とＶＧＥ（ＯＮ）とを比較する。ＶＧＥ（ａｖ）がＶＧＥ（ＯＮ）よりも大きいときには、スイッチング素子１４がオンしており、判定部７０は、スイッチング素子１４が“ＶＧＥ下降待ち”と判定し（ステップＳＴ１２）、ＶＧＥ（ａｖ）がＶＧＥ（ＯＮ）よりも小さくなるまで待機する。“ＶＧＥ下降待ち”とは、スイッチング素子１４のゲートエミッタ間電圧が下降過程にあることを示す。

ＶＧＥ（ａｖ）がＶＧＥ（ＯＮ）よりも小さくなったときには、次の判定ステップに移行する。ステップＳＴ１３において、判定部７０は、ＶＣＥ（ａｖ）とＶＣＣとを比較する。ＶＣＣとは、スイッチング素子１４のコレクタエミッタ間に印加される電源の電圧の値である。ＶＣＣの値は、あらかじめ設定されており、たとえば判定部７０に格納されている。スイッチング素子１４は、一般に誘導性負荷をスイッチングするので、スイッチング素子１４がターンオフするときには、電源電圧ＶＣＣを超える電圧がスイッチング素子１４のコレクタエミッタ間に印加される。ＶＣＥ（ａｖ）がＶＣＣよりも小さいときには、判定部７０は、スイッチング素子１４がオフしておらず、“ＶＣＥ上昇待ち”として、ＶＣＥ（ａｖ）がＶＣＣを超えるまで待機する（ステップＳＴ１４）。

ステップＳＴ１３において、ＶＣＥ（ａｖ）がＶＣＣを超えたときには、次の判定ステップに移行する。ステップＳＴ１５において、判定部７０は、ＶＧＥ（ａｖ）とＶＧＥ（ＯＦＦ）とを比較する。ＶＧＥ（ＯＦＦ）とは、スイッチング素子１４がオフするときのゲート電圧であり、たとえば０Ｖ等、ＶＧＥ（ＯＮ）よりも十分に小さい任意の値を有する。ＶＧＥ（ＯＦＦ）は、あらかじめ設定されており、たとえば判定部７０に格納されている。ＶＧＥ（ａｖ）がＶＧＥ（ＯＦＦ）よりも大きいときには、次の判定ステップに移行する。

ステップＳＴ１６において、判定部７０は、ＶＣＥ（ａｖ）とＶＣＥＭＡＸとを比較する。ＶＣＥＭＡＸは、電源電圧ＶＣＣよりも高い電圧であり、スイッチング素子１４のコレクタエミッタ間に印加することができる最大定格電圧よりも低い電圧である。たとえば、ＶＣＣＭＡＸは、スイッチング素子１４のコレクタエミッタ間の最大定格電圧の０．８倍の電圧である。判定部７０は、ＶＧＥ（ａｖ）がＶＧＥ（ＯＦＦ）よりも大きく、ＶＣＥ（ａｖ）がＶＣＥＭＡＸを超えない間は、“ＶＣＥ下降待ち”であるとして、待機する（ステップＳＴ１７）。“ＶＣＥ下降待ち”とは、ＶＣＥが下降過程にあることを示す。

ステップＳＴ１８において、ＶＣＥ（ａｖ）がＶＣＥＭＡＸよりも大きいときには、判定部７０は、スイッチング素子１４が“過電圧状態”（ステップＳＴ１８）であるとして、次のステップに移行する。

ステップＳＴ１８において、ゲート信号Ｇ１が１から０に遷移しているが、判定部７０は、スイッチング素子１４のゲートエミッタ間に印加する電圧をハイレベルに変更する。そして、ステップＳＴ１５に戻って、“過電圧状態”が解消されるまで待機する。本実施形態のスイッチング素子制御回路１０では、スイッチング素子１４が誘導性負荷を駆動するために、スイッチング素子１４のコレクタエミッタ間には、寄生容量と共振等を生じてリンギング状の高い電圧が発生することがある。リンギング波形は、高い周波数成分を有するので、放射ノイズ等の原因となることがある。そこで、スイッチング素子制御回路１０では、スイッチング素子１４の駆動条件を変更することによって、リンギング波形を抑制し、ノイズ発生を低減させることができる。また、“過電圧状態”では、スイッチング素子１４のコレクタエミッタ間に高い電圧が印加され、定格電圧を超過するおそれもあるところ、スイッチング素子１４の駆動条件を変更することによって、過大な電圧発生を抑えることができる。

ステップＳＴ１５において、ＶＧＥ（ａｖ）がＶＧＥ（ＯＦＦ）よりも小さいときには、判定部７０は、スイッチング素子１４が“オフ状態”にあると判定する。

図４に示すように、図３（ａ）および図３（ｂ）に示した各状態を状態データＸに対応させて、状態データＸに応じてスイッチング素子１４の９種類の状態を表すことができる。この例では、状態データＸは、４ビットの２進数（Ｘ３，Ｘ２，Ｘ１，Ｘ０）で表すことができる。各状態データＸに対してスイッチング素子１４の駆動レベルが設定される。判定部７０には、図４のテーブルがあらかじめ格納されている。判定部７０は、Ｇ１が１か０かによって、ターンオン指令のフローチャート（図３（ａ））を用いるか、ターンオフ指令のフローチャート（図３（ｂ））を用いるかを決定する。そして、判定部７０は、第１演算部２８および第２演算部５８からそれぞれ出力されたＶＣＥ（ａｖ），ＶＧＥ（ａｖ）の値を用いてスイッチング素子１４の状態を判定する。判定部７０は、判定された状態をテーブルから探して、発見した各状態に対するゲートエミッタ間電圧を出力するように駆動部７２に駆動電圧指令を送信する。図３（ａ）および図３（ｂ）のフローチャートにしたがう各状態と駆動電圧指令との対応を以下に示す。

ゲート信号Ｇ１がターンオン指令（Ｇ１＝１）の場合には、４種類の状態は、状態データＸ＝０，６〜８に対応する。ゲート信号Ｇ１がターンオフ指令（Ｇ１＝０）の場合には、５種類の状態は、Ｘ＝１〜５に対応する。これらの対応関係は、任意に設定することができる。

“ＶＧＥ上昇待ち”の状態の場合には、判定部７０は、スイッチング素子１４のゲートエミッタ間にハイレベルの電圧、すなわち＋１５Ｖの印加を継続して、スイッチング素子１４がオンするまでその状態を維持する（状態データＸ＝６＝０１１０）。

“ＶＣＥ下降待ち”の状態の場合には、判定部７０は、スイッチング素子１４のゲートエミッタ間にハイレベルの電圧、すなわち＋１５Ｖの印加を継続して、スイッチング素子１４がオンするまでその状態を維持する（状態データＸ＝７＝０１１１）。

“短絡状態”と判定された場合には、判定部７０は、スイッチング素子１４をオフさせるため、ゲートエミッタ間にローレベル、すなわち−１５Ｖを印加してスイッチング動作を停止させる（状態データＸ＝８＝１０００）。

“オン状態”の場合には、判定部７０は、その状態を維持し、ゲート信号Ｇ１が１から０に変化するのを待つ（状態データＸ＝０＝００００）。

“ＶＧＥ下降待ち”の場合には、判定部７０は、ゲートエミッタ間にローレベルの電圧−１５Ｖの印加を継続するよう動作する（状態データＸ＝１＝０００１）。

“ＶＣＥ上昇待ち”の場合には、判定部７０は、スイッチング素子１４のゲートエミッタ間にローレベルの電圧−１５Ｖの印加を継続する（状態データＸ＝２＝００１０）。

“ＶＣＥ下降待ち”の場合には、判定部７０は、スイッチング素子１４のゲートエミッタ間にローレベルの電圧−１５Ｖを印加する（状態データＸ＝３＝００１１）。

“過電圧状態”の場合には、判定部７０は、スイッチング素子１４のゲートエミッタ間にハイレベルの電圧＋１５Ｖを印加して、“ＶＣＥ下降待ち”の状態に遷移するまで待機する（状態データＸ＝４＝０１００）。スイッチング素子１４の過電圧状態とは、寄生的なインダクタンス成分等により過渡的に生ずるものと考えられるため、正常な状態に復帰するまで駆動条件を変更して対処する。

“オフ状態”の場合には、判定部７０は、スイッチング素子１４のゲートエミッタ間にローレベルの電圧−１５Ｖの印加を継続する（状態データＸ＝５＝０１０１）。

このようにして、判定部７０は、ゲート信号Ｇ１、ＶＣＥ（ａｖ）およびＶＧＥ（ａｖ）の条件からスイッチング素子１４の状態を判定して、その状態に応じた駆動電圧を出力するように駆動部７２に駆動電圧指令を送信する。駆動部７２は、状態データＸに対応した駆動電圧ＶＧの指令に応じて適切な駆動電圧をスイッチング素子１４のゲートエミッタ間に印加する。この例では、スイッチング素子１４の状態をターンオン指令時に４種類、ターンオフ指令時に５種類の合計９種類の状態を定義したが、これら９種類の状態にさらに他の状態を定義し、より詳細な状態判定を行うこともできる。また、９種類の状態から一部を削除して、簡易的な状態判定を行うようにしてもよい。

本実施形態のスイッチング素子制御回路１０の作用および効果について説明する。
風力発電機やいわゆるメガソーラ等を入力電源とする大容量整流装置およびインバータ装置等の電力変換装置においては、高電圧、大電流をスイッチング素子によって数ｋＨｚ〜数１０ｋＨｚで動作させて電力変換を行う。このような電力スイッチング回路においては、スイッチング素子のスイッチング速度、素子に流れる電流あるいは両端に印加される電圧等が、電力変換装置の効率に大きく影響をおよぼす。電力変換装置の効率を向上させるには、スイッチング素子のスイッチング速度を速めてスイッチング損失を低減させる必要がある。一方で、スイッチング素子のスイッチング速度を速く設定した場合には、電力変換装置から発生する放射ノイズや伝導ノイズが増大し、あるいはスイッチング素子の両端に過大な電圧が発生してスイッチング素子を破損するおそれが高くなる。このように、スイッチング素子の動作にはトレードオフがあるので、スイッチング素子の動作は、最適化されることが必要である。

また、高電圧を扱う電力変換装置の場合には、負荷短絡等の異常を生じたときに、短絡状態と協調して動作するヒューズ等の保護回路を構成することが困難な場合があり、異常時の電力変換装置の確実な保護を実現することが必要である。

スイッチング素子の動作を最適化するためには、スイッチング素子の動作状態を把握することが必要であるが、高速で動作するスイッチング素子の動作状態を監視することは、一般に困難である。スイッチング素子の動作状態を知るために、激しいノイズ環境から各部の電圧値等を正確に取得する必要があるからである。たとえば、このようなスイッチングノイズを除去するために、スイッチング素子の端子間等に過度なローパスフィルタを追加した場合には、制御系の応答遅れ等を生じ、スイッチング素子の動作の最適化をすることが困難であったり、制御系自体が不安定になる等の問題を生じる。

スイッチング素子の電圧等を直接検出することなく、スイッチング素子の動作状態を最適化しようとする技術がいくつか知られている。たとえば、スイッチング素子のコレクタゲート間の電圧変化率にもとづいてゲートへの充放電電流を調整することによって、スイッチング素子の動作状態を最適化する手法が提案されている。しかしながら、コレクタゲート間の電圧変化率を取得する回路は、微分回路である。微分回路を、激しいスイッチングノイズ環境下において、安定に動作させることは、ノイズを助長することになり実現が困難である。また、微分回路を制御系の中に入れて動作させることは、制御系の安定動作の観点から詳細な検討が必要になる。さらに、このような技術を用いてスイッチング素子の動作状態を最適化したとしても、電力変換装置の負荷短絡等の異常状態の検出および保護は困難である。

本実施形態のスイッチング素子制御回路１０は、スイッチング素子１４のコレクタエミッタ間電圧を検出する主電圧検出部２０と、主電圧検出部２０で検出したコレクタエミッタ電圧に対応するデータをクロック信号に応じてサンプリングして時系列のデータを記憶する複数の主電圧データ記憶部２６を備えている。そして、スイッチング素子制御回路１０は、主電圧データ記憶部２６に格納された時系列のデータを用いて演算処理を行う第１演算部２８を備えている。第１演算部２８では、取得された時系列のデータにもとづいて積算平均化処理が実行される。

また、スイッチング素子制御回路１０は、制御電圧検出部５０と、複数の制御電圧データ記憶部５６と、第２演算部５８と、を備えている。複数の制御電圧データ記憶部５６には制御電圧検出部５０で検出したゲートエミッタ電圧に対応する時系列のデータが記憶される。第２演算部５８では、取得された時系列のデータにもとづいて積算平均化処理を行う。

積算平均化処理では、データ数の平方根の逆数に比例してノイズを低減させることができる。データ数は、主電圧データ記憶部２６および制御電圧データ記憶部５６の縦続数を増加させることによって容易に増やすことができる。

このように、スイッチング素子制御回路１０では、ローパスフィルタ等の時間遅れ要素を用いず、サンプリング取得された時系列のデジタルデータを積算平均化処理することによって行うので、応答遅れの小さいノイズ除去を行うことができる。そして、判定部７０では、ノイズ除去されたコレクタエミッタ間電圧およびゲートエミッタ間電圧の適切なデータを用いることができるので、ノイズ電圧によって誤判定を生ずることが少なく、スイッチング素子１４の状態を正確に行うことができる。

本実施形態のスイッチング素子制御回路１０では、スイッチング素子１４の各端子間電圧にもとづくデータを入力する判定部７０を備えている。判定部７０では、コレクタエミッタ間電圧およびゲートエミッタ間電圧をそれぞれ所定のしきい値と比較し、比較した結果に応じてスイッチング素子１４の状態を判定する。そして、判定部７０は、判定された状態にもとづいてスイッチング素子１４に適切な駆動条件を与える。したがって、本実施形態のスイッチング素子制御回路１０では、判定部の判定結果にしたがって最適化された条件でスイッチング素子１４を駆動することができる。

所定のしきい値には、複数の値を設定することができる。複数のしきい値として、スイッチング素子１４のオン電圧ＶＣＥ（ＯＮ）および最大オン時間ｔｍａｓを含めることができる。これによって、スイッチング素子１４が、オン電圧ＶＣＥ（ＯＮ）より大きい電圧、かつ最大オン時間ｔｍａｓよりも長い時間導通状態であることを検出することができる。この状態を“短絡状態”と定義し、“短絡状態”のときにゲート信号Ｇ１を０とし、ゲートブロック状態とすることによって、電力変換装置の動作を強制的に停止させることができる。したがって、本実施形態のスイッチング素子制御回路１０では、負荷短絡時等の過大電流に対して、スイッチング素子１４を保護し、ひいては電力変換装置の保護をはかることができる。かかる状態を検出したときには、即座にスイッチング素子１４を遮断するようにすることができるので、安全にスイッチング素子１４、電力変換装置を保護することができる。

複数のしきい値として、スイッチング素子１４のコレクタエミッタ間最大電圧ＶＣＥＭＡＸを含めることができる。スイッチング素子１４のターンオフにおいて、ＶＣＥＭＡＸを超える電圧印加の状態が検出されたときには、ゲートエミッタ間にスイッチング素子１４をオンさせる電圧を印加する“過電圧状態”を設定することができる。このような“過電圧状態”を設定することによって、高電圧のリンギング波形の発生を抑制し、スイッチング素子１４に対する過電圧印加を防止することができる。

（第２の実施形態）
図５は、本実施形態に係るスイッチング素子制御回路を例示するブロック図である。
図６は、本実施形態のスイッチング素子制御回路の第１演算部の回帰分析部を例示するブロック図である。
図７は、第１演算部において取得した時系列データを回帰分析することによって、将来のデータを推定することを説明するグラフである。
本実施形態のスイッチング素子制御回路１０ａは、第１の実施形態のスイッチング素子制御回路１０とは、第１演算部２８においてノイズ除去処理とは別の演算処理を行う。第１の実施形態のスイッチング素子制御回路１０と共通の部分については、同一の符号を付し、詳細な説明を適宜省略する。本実施形態のスイッチング素子制御回路１０ａでは、積算平均化処理によって検出することが困難な急峻なピーク電圧等を検出するために、時系列のデータにもとづいて、現在のデータの推定値およびデータの傾きを求める。

本実施形態のスイッチング素子制御回路１０ａは、主電圧検出部２０と、主電圧データ記憶部２６と、第１演算部２８と、制御電圧検出部５０と、制御電圧データ記憶部５６と、第２演算部５８と、判定部７０と、を備える。第１演算部２８は、回帰分析部２９を含む。

第１演算部２８および第２演算部５８は、第１の実施形態のスイッチング素子制御回路１０と同様に取得した時系列のデータを用いて積算平均化処理を行い、ノイズを除去するとともに、時系列のデータを用いて回帰分析を行う。

以下では、スイッチング素子１４のコレクタエミッタ間電圧に対応するデジタルデータを含むデータＶＣＥに関して説明する。以下では、簡単のために、主電圧データ記憶部２６の個数ｎを４とし、これにＡＤ変換器２３の出力を加えた５個のデータＶＣＥ１〜ＶＣＥ５から、データＶＣＥの将来の値を推定する場合について説明する。クロック周期、すなわちサンプリング周期は一定であるとする。

上述の場合において、Savitky-Golay法（Peter A. Gorry, "General Least-Squares smoothing and Differentiation by the Convolution (Savitzky-Golay) Method", Anal. Chem. 1990, 62, pp 570-573を参照。）を用い、５個のデータＶＣＥ１〜ＶＣＥ５から将来の値を推定する最小二乗誤差推定値ＶＣＥ^＊は、二次関数へのあてはめを適用することによって、以下の式（３）で与えられる。

最小二乗誤差推定値ＶＣＥ^＊の微係数を表す一階導関数ＶＣＥ’は、以下の式（４）で与えられる。

上記の式（３）および式（４）で表された演算を実行するために、スイッチング素子制御回路１０ａの第１演算部２８は、回帰分析のための演算を行う回帰分析部２９を含む。図６に示すように、回帰分析部２９は、２つの演算部３０，３５を有する。演算部３０は、最小二乗誤差推定値ＶＣＥ^＊を計算する回路であり、演算部３５は、一階導関数ＶＣＥ’を計算するための回路である。回帰分析部２９は、５個の入力を有し、２個の出力を有している。５個の入力には、順に新しいサンプリングデータが入力されている。つまり、もっとも左の入力にはＶＣＥ５、隣接する入力にはＶＣＥ４、さらに隣接する入力にはＶＣＥ３、ＶＣＥ２、ＶＣＥ１が入力されている。もっとも新しいデータＶＣＥ５は、ＡＤ変換器２３から入力される。ＶＣＥ４は、ＶＣＥ５の１つ前のクロックでサンプリングされたデータであり、主電圧データ記憶部２６ｂから入力される。ＶＣＥ３は、ＶＣＥ４の１つ前のクロックでサンプリングされたデータであり、主電圧データ記憶部２６ｃから入力される。ＶＣＥ２は、ＶＣＥ３の１つ前のクロックでサンプリングされたデータであり、主電圧データ記憶部２６ｄから入力される。ＶＣＥ１は、ＶＣＥ２の１つ前のクロックでサンプリングされたデータであり、主電圧データ記憶部２６ｅから入力される。主電圧データ記憶部２６ｂ〜２６ｅは、この順に入力から出力に向かって縦続接続されている。

最小二乗推定値の計算のための演算部３０は、５個の係数設定部３０ａ〜３０ｅと、５個の乗算器３１ａ〜３１ｅと、４個の加算器３２ａ〜３２ｄと、係数設定部３３と、乗算器３４と、を含んでいる。係数設定部３０ａ〜３０ｅは、式（１）の分子の各係数に対応した係数を有する。係数設定部３０ａには、式（１）の分子の第１項の係数６９が格納されている。係数設定部３０ｂには、式（１）の分子の第２項の係数２が格納されている。係数設定部３０ｃには、式（１）の分子の第３項の係数−３が格納されている。係数設定部３０ｄには、式（１）の分子の第４項の係数２が格納されている。係数設定部３０ｅには、式（１）の分子の第５項の係数−１が格納されている。乗算器３１ａは、係数設定部３０ａに接続され、ＶＣＥ５が入力されている。乗算器３１ｂは、係数設定部３０ｂに接続され、ＶＣＥ４が入力されている。乗算器３１ｃは、係数設定部３０ｃに接続され、ＶＣＥ３が入力されている。乗算器３１ｄは、係数設定部３０ｄに接続され、ＶＣＥ２が入力されている。乗算器３１ｅは、係数設定部３０ｅに接続され、ＶＣＥ１が入力されている。乗算器３１ａ〜３１ｅは、式（１）の分子の第１項〜第５項にそれぞれ対応する乗算を行って出力する。加算器３２ａは、乗算器３１ａおよび加算器３２ｂに接続されている。加算器３２ｂは、乗算器３１ｂおよび加算器３２ｃに接続されている。加算器３２ｃは、乗算器３１ｃおよび加算器３２ｄに接続されている。加算器３２ｄは、乗算器３１ｄおよび乗算器３１ｅに接続されている。加算器３２ａ〜３２ｄは、乗算器３１ａ〜３１ｅの出力を加算して、式（１）の分子の値を演算する。係数設定部３３は、式（１）の分母の係数を設定する。係数設定部３３には、１／７０が格納されている。乗算器３４は、加算器３２ａおよび係数設定部３３に接続されている。乗算器３４は、加算器３２ａが出力する式（１）の分子の値に、式（１）の分母の値を乗じて、最小二乗推定値ＶＣＥ^＊を出力する。

一階導関数の計算のための演算部３５は、５個の係数設定部３５ａ〜３５ｅと、５個の乗算器３６ａ〜３６ｅと、４個の加算器３７ａ〜３７ｄと、係数設定部３８と、乗算器３９と、を含む。演算部３５は、最小二乗推定値の計算のための演算部３０と係数設定部に格納された係数が相違し、他は同じである。すなわち、係数設定部３５ａ〜３５ｅは、係数設定部３０ａ〜３０ｅに対応し、乗算器３６ａ〜３６ｅは、乗算器３１ａ〜３１ｅに対応する。また、加算器３７ａ〜３７ｄは、加算器３２ａ〜３２ｄに対応し、係数設定部３８および乗算器３９は、係数設定部３３および乗算器３４にそれぞれ対応する。演算部３５は、加算器３７ａが出力する式（２）の分子の値に、式（２）の分母の値を乗じて、一階導関数ＶＣＥ’を出力する。

本実施形態のスイッチング素子制御回路１０ａの動作について説明する。
図５および図６に示すように、ＡＤ変換器２３によって取得された、スイッチング素子１４のコレクタエミッタ間電圧に関するデータＶＣＥ５〜ＶＣＥ１は、クロック周期ごとに、ＡＤ変換器２３から主電圧データ記憶部２６ｂ〜２６ｅに転送される。転送されたデータＶＣＥ５〜ＶＣＥ１は、それぞれ回帰分析部２９に入力され、回帰分析部２９は、式（３）および式（４）にそれぞれしたがう回帰分析のための演算を行う。

このようして求められた最小二乗推定値ＶＣＥ^＊および一階導関数ＶＣＥ’は、推定誤差が最小二乗となる近似直線Ｌｓ＝ａ＋ｂ・ｔのオフセットａおよび傾きｂをそれぞれ表している。したがって、これらの値から、将来のＶＣＥの値を予測することができる。図７に示すように、データＶＣＥ５〜ＶＣＥ１は、時系列のデータとしてクロック周期ごとに取得される。図７においては、クロック周期Ｔｃｋ＝ｔｉ＋１−ｔｉ（ｉ＝１〜７）である。ＶＣＥ５〜ＶＣＥ１の５個の測定値から、ＶＣＥ３の推定値ＶＣＥ^＊およびＶＣＥ^＊の傾きの推定値ＶＣＥ’とを求める。この近似直線Ｌｓを用いて、現在の最新のデータＶＣＥ５からさらに３クロック周期分将来の推定値ＶＣＥ８^＊を求めることができる（式（５））。

ＶＣＥ８^＊＝ＶＣＥ３^＊＋５×ＶＣＥ’ （５）

３クロック周期分将来のデータＶＣＥ^＊に限らず、任意のクロック周期分将来のデータを予測することが可能である。また、式（３）〜式（５）において、最小二乗推定のため線形近似を行ったが、近似のための関数の次数等も調整することが可能である。回帰分析の手法についてもSavitky-Golay法に限らず、周知の回帰分析法を用いてもよい。上述では、スイッチング素子１４のコレクタエミッタ間電圧に対応するデータＶＣＥについて回帰分析を行ったが、同様にして、ゲートエミッタ間電圧に対応するデータＶＧＥについて回帰分析を行い、将来データの推定をすることもできる。

本実施形態のスイッチング素子制御回路１０ａについて、作用および効果について説明する。
本実施形態のスイッチング素子制御回路１０ａでは、第１演算部２８において取得された複数のデータＶＣＥから将来のデータを予測することができる。そのため、スイッチング素子１４のターンオフの過程において、スイッチング素子１４のコレクタエミッタ電圧が許容される最大値ＶＣＥＭＡＸ（図３（ｂ））を超過する前に、判定部７０は、超過することを予測することができる。そして、判定部７０は、その予測にしたがって、ゲートエミッタ電圧をハイレベルである＋１５Ｖとする指令を駆動部７２へ出力することができる。このようにして、スイッチング素子制御回路１０ａでは、スイッチング素子１４のコレクタエミッタ間に過大な電圧を印加することを防止し、スイッチング素子１４をより安全に駆動することができる。

また、主電圧検出部２０および制御電圧検出部５０に用いられているＡＤ変換器２３、５３は、アナログ信号からデジタル信号に変換して出力するまでにある程度の時間を要する。このような時間遅れを含む制御系によって制御を行うと、制御系の安定度に問題を生ずる場合や、スイッチング素子１４等の保護に遅れを生ずるおそれがある。スイッチング素子がターンオフ時に発生させるコレクタエミッタ間の過電圧は、急峻な立上りを有するので、保護動作の遅れ時間を極力低減させることが好ましい。スイッチング素子制御回路１０ａでは、判定部７０において変換時間を考慮した判定のタイミングを設定することができるので、制御系の安定度を向上させ、スイッチング素子１４等を確実に保護することが可能になる。

（第３の実施形態）
図８は、本実施形態に係るスイッチング素子制御回路を例示するブロック図である。
図８に示すように、本実施形態のスイッチング素子制御回路１０ｂは、最大電圧検出部４１をさらに備える。最大電圧検出部４１は、スイッチング素子１４のコレクタエミッタ間電圧に対応するデジタルデータＶＣＥの最大電圧を検出する。最大電圧検出部４１は、比較選択部４２と、マルチプレクサ４３と、インバータ４４と、電圧データ記憶部４５と、を含む。スイッチング素子制御回路１０ｂは、送信部８２をさらに備える。

比較選択部４２は、第１演算部２８の出力および電圧データ記憶部４５の出力に接続されている。比較選択部４２は、第１演算部２８の出力の値および電圧データ記憶部４５の出力の値にもとづいて、選択信号を出力する。

マルチプレクサ４３は、第１演算部２８の出力および電圧データ記憶部４５の出力が接続されている。マルチプレクサ４３の出力は、電圧データ記憶部４５に接続されている。マルチプレクサ４３は、比較選択部４２が出力する選択信号にしたがって、第１演算部２８の出力のデータまたは電圧データ記憶部４５の出力のデータのうちいずれか一方を出力する。

インバータ４４は、受信部８０と電圧データ記憶部４５との間に接続されている。インバータ４４は、ゲート信号Ｇ１の反転信号を出力する。

電圧データ記憶部４５は、マルチプレクサ４３の出力に接続されている。電圧データ記憶部４５の出力は、マルチプレクサ４３および送信部８２に接続されている。電圧データ記憶部４５は、一旦記憶されたデータを消去するクリア信号を入力するＣＬＲ端子を有している。ＣＬＲ端子は、この例ではローアクティブでインバータ４４の出力に接続されている。電圧データ記憶部４５は、たとえばデュアルポートメモリである。

送信部８２は、電圧データ記憶部４５の出力および判定部７０の出力に接続されている。送信部８２は、光ファイバ等を介して制御部１２に接続されている。光ファイバを用いてデータを送信する場合には、送信部８２には、電気信号を光信号に変換する光電変換のためのＬＥＤ等およびその駆動回路等が含まれる。送信部８２は、電圧データ記憶部４５を用いて抽出されたＶＣＥの最大値および判定部７０において判定されたスイッチング素子１４の状態を制御部１２に送信データＲ１として送信する。

本実施形態のスイッチング素子制御回路１０ｂの動作について説明する。
本実施形態のスイッチング素子制御回路１０ｂでは、ゲート信号Ｇ１が１のときには電圧データ記憶部４５に記憶されたデータは、ＣＬＲ端子に入力されるクリア信号によって消去される。ゲート信号Ｇ１が０のときには、電圧データ記憶部４５には、クロック信号によってマルチプレクサ４３から出力されるデータが格納される。つまり、電圧データ記憶部４５は、ターンオン指令のとき（Ｇ１＝１）には、データを保持せず、ターンオフ指令のとき（Ｇ１＝０）にデータＶＣＥを入力し、出力する。電圧データ記憶部４５は、クロック周期ごとにマルチプレクサ４３からの出力を入力し、マルチプレクサ４３の一方の入力に現在のデータを入力する。マルチプレクサ４３は、他方の入力に第１演算部２８から次クロックに対応するデータが入力されている。電圧データ記憶部４５の出力および第１演算部２８に出力は、比較選択部４２にも同時に入力されている。比較選択部４２は、第１演算部２８の出力の値および電圧データ記憶部４５の出力の値のうち大きい値を選択する選択信号をマルチプレクサ４３に入力する。マルチプレクサ４３は、選択信号によって第１演算部２８の出力および電圧データ記憶部４５の出力いずれか大きい方を出力する。したがって、電圧データ記憶部４５には、クロック周期ごとにより大きい値を有するデータＶＣＥが格納されている。より大きいデータＶＣＥが検出されるたびに、電圧データ記憶部４５に格納されるデータは更新される。

スイッチング素子制御回路１０ｂは、スイッチング素子１４のコレクタエミッタ間電圧の最大値に対応するデータＶＣＥ（ｍａｘ）を検出して制御部１２に送信する。そのため、制御部１２は、電力変換装置１の入出力条件や周囲温度等の環境条件等によって変化するＶＣＥ（ｍａｘ）の値を取得することができる。送信部８２は、たとえば検出されたＶＣＥ（ｍａｘ）の値を、スイッチング素子１４のスイッチング周期ごとに制御部１２へ送信することができる。制御部１２への送信のタイミングは、たとえばスイッチング素子１４のターン過程のいずれかのタイミングとすることができる。

本実施形態のスイッチング素子制御回路の作用および効果について説明する。
本実施形態のスイッチング素子制御回路１０ｂは、ターンオフ指令時に、スイッチング素子１４のコレクタエミッタ間電圧に対応するデータＶＣＥの最大値を検出する最大電圧検出部４１を備えている。そのため、スイッチング素子制御回路１０ｂは、コレクタエミッタ間に印加される最大電圧を検出することができる。スイッチング素子制御回路１０ｂでは、検出された最大電圧ＶＣＥ（ｍａｘ）を用いて、スイッチング素子のピーク電圧を監視することができる。また、スイッチング素子制御回路１０ｂは、最大電圧検出部４１の検出値を制御部１２へ送信する送信部８２をさらに備える。そのため、制御部１２において、ターンオフサイクルごとに検出された最大電圧ＶＣＥ（ｍａｘ）を監視し、ＶＣＥ（ｍａｘ）にもとづいて故障診断等を行い、未然に電力変換装置の故障を防止することができる。図２に示したように、電力変換装置１では、多数のスイッチング素子がそれぞれスイッチング動作をしている。本実施形態のスイッチング素子制御回路１０ｂでは、それぞれのスイッチング素子の動作状態を監視することができる。スイッチング素子のコレクタエミッタ間に発生する過大電圧は、基板上の配線の引き回し等により生ずる寄生インダクタンス等にも影響される。複数のスイッチング素子のコレクタエミッタ間電圧の発生状況を取得することによって、回路配置の修正等を行うことができ、電力変換装置の品質向上に役立てることができる。

（第４の実施形態）
図９は、本実施形態に係るスイッチング素子制御回路を例示するブロック図である。
本実施形態のスイッチング素子制御回路１０ｃでは、スイッチング素子１４のミラー容量を充放電しているときのゲートエミッタ間電圧であるミラー電圧データを取得することができる。図９に示すように、スイッチング素子制御回路１０ｃは、ミラー電圧検出部６１をさらに備える。ミラー電圧検出部６１は、ＡＮＤ６２と、電圧データ記憶部６３とを含む。

ＡＮＤ６２は、クロック発生部５４および判定部７０の出力Ｘｎに接続されている。判定部７０の出力Ｘｎは、ミラー期間の間だけ１に設定され、それ以外の期間には０に設定される。すなわち、ターンオンの場合には（Ｇ１＝１）、ＶＧＥ（ａｖ）がＶＧＥ（ＯＮ）よりも大きく、ＶＣＥ（ａｖ）がＶＣＥ（ＯＮ）よりも大きいときに１が設定され、それ以外のときに０が設定される。ターンオフの場合には（Ｇ１＝０）、ＶＣＥ（ａｖ）がＶＣＥ（ＯＮ）よりも小さく、ＶＧＥ（ａｖ）がＶＧＥ（ＯＮ）よりも小さいときに１が設定され、それ以外のときに０が設定される。ＶＣＥ（ａｖ）およびＶＧＥ（ａｖ）は、ノイズ低減処理がされたデータＶＣＥおよびデータＶＧＥである。ＶＧＥ（ＯＮ）は、図３（ａ）および図３（ｂ）で用いたゲートエミッタ間電圧のしきい値電圧であり、ＶＣＥ（ＯＮ）は、図３（ａ）で用いたコレクタエミッタ間飽和電圧である。つまり、ＡＮＤ６２は、Ｇ１＝１かつＶＧＥ（ａｖ）≧ＶＧＥかつＶＣＥ（ａｖ）≧ＶＣＥ（ＯＮ）の場合、および、Ｇ１＝０かつＶＣＥ（ａｖ）≦ＶＣＥ（ＯＮ）かつＶＧＥ（ａｖ）≦ＶＧＥ（ＯＮ）の場合に、クロックパルスを電圧データ記憶部６３に供給する。

電圧データ記憶部６３は、第２演算部５８の出力に接続されている。電圧データ記憶部６３の出力は、送信部８２に接続されている。電圧データ記憶部６３は、たとえばデュアルポートメモリである。電圧データ記憶部６３は、ＡＮＤ６２が出力するクロック信号に応じて第２演算部５８の出力のデータＶＧＥ（ａｖ）を送信部８２に転送する。

上述では、ミラー効果時の検出のためのしきい値として、判定部７０においてスイッチング素子１４の状態判定のために用いるＶＧＥ（ＯＮ）およびＶＣＥ（ＯＮ）を用いたが、これとは別に異なる値のしきい値をどちらか一方または両方に用いるようにしてもよい。これらのしきい値は、適切な値を任意に設定することができる。

本実施形態のスイッチング素子制御回路１０ｃの動作について説明する。
電圧データ記憶部６３は、クロックパルスが入力されたときに、第１演算部５８の出力からデータを読み込み、現在格納しているデータを送信部８２に転送する。電圧データ記憶部６３に入力されるクロックパルスは、スイッチング素子１４の状態によって、クロック発生部５４から入力される。クロックパルスは、ＡＮＤ６２によって、Ｇ＝１かつＶＧＥ（ａｖ）≧ＶＧＥ（ＯＮ）かつＶＣＥ（ａｖ）≦ＶＣＥ（ＯＮ）の場合に電圧データ記憶部６３に入力される。また、Ｇ１＝０かつＶＣＥ（ａｖ）≧ＶＣＥ（ＯＮ）かつＶＧＥ（ａｖ）≦ＶＧＥ（ＯＮ）の場合に、クロックパルスがＡＮＤ６２を介して電圧データ記憶部６３に入力される。ゲートエミッタ間電圧がしきい値電圧以上であり、かつコレクタエミッタ間電圧が飽和電圧よりも大きい場合には、ゲートエミッタ間電圧は、ほぼ一定の値を示し、この期間がミラー容量を充電または放電する期間であると考えることができる。検出されたＶＧＥ（ａｖ）は、ミラー効果の終了時のクロックパルスに同期して送信部８２に転送される。送信部８２は、たとえば、ＶＧＥ（ａｖ）の取得期間中の平均値を算出して、取得期間の終期に制御部１２へデータを送信する。電圧データ記憶部６３にレジスタを含むようにして、送信部８２にデータを転送する前に、電圧データ記憶部６３において、ミラー効果の期間のＶＧＥ（ａｖ）の平均値を算出し、算出された平均値を送信部８２に転送するようにしてもよい。

本実施形態のスイッチング素子制御回路１０ｃの作用および効果について説明する。
スイッチング素子１４のミラー容量を充電および放電しているときのゲートエミッタ間電圧は、ターンオン時およびターンオフ時のコレクタ電流にそれぞれ密接な関係にある。そこで、本実施形態のスイッチング素子制御回路１０ｃでは、ミラー容量の充電時および放電時のＶＧＥを検出する。本実施形態のスイッチング素子制御回路１０ｃは、ミラー効果時電圧検出部６１を備える。ミラー効果時電圧検出部６１は、スイッチング素子１４がターンオン指令時にＶＧＥ（ａｖ）≧ＶＣＥ（ＯＮ）かつＶＣＥ（ａｖ）≦ＶＣＥ（ＯＮ）を満たすときのＶＧＥを取得することができる。また、ミラー効果時電圧検出部６１は、ターンオフ指令時にＶＣＥ（ａｖ）≧ＶＣＥ（ＯＮ）かつＶＧＥ（ａｖ）≦ＶＧＥ（ＯＮ）を満たす状態のときのＶＧＥを取得することができる。この条件を満たすときのゲートエミッタ間電圧は、ほぼ一定であり、コレクタエミッタ間電圧は、ほぼ一定の傾きで下降または上昇する。このときのＶＧＥ（ａｖ）の取得期間中の平均値は、ミラー容量の充電時および放電時のゲートエミッタ間電圧に対応する。本実施形態のスイッチング素子制御回路１０は、送信部８２を備えるので、上述で取得されたミラー効果時のゲートエミッタ間電圧に対応するデータを送信部８２を介して制御部１２へ送信することができる。制御部１２では、ミラー効果時のデータを用いて、スイッチング素子１４のターンオン時およびターンオフ時のコレクタ電流を推定することができる。また、送信部８２は、ミラー効果時のゲートエミッタ間電圧の値に対応するデータとともに、ミラー効果時の期間のデータも制御部１２へ送信することができる。制御部１２では、たとえば、検出されたコレクタ電流のデータを収集して、特定の条件の場合の伝導ノイズや輻射ノイズとの相関関係を取得する等に利用することもできる。

（第５の実施形態）
図１０は、本実施形態に係るスイッチング素子制御回路を例示するブロック図である。
図１０に示すように、本実施形態のスイッチング素子制御回路１０ｄは、電圧上昇率検出部８３をさらに備える。電圧上昇率検出部８３は、２つの比較部８４，８５と、２つのインバータ８６，８８と、ＡＮＤ８７と、カウンタ８９と、を含む。電圧上昇率検出部８３は、スイッチング素子１４のコレクタエミッタ間電圧に対応するデータＶＣＥの時間に対する変化率を検出する。

比較部８４，８５は、それぞれ第１演算部２８の出力が接続されている。比較部８４，８５には、それぞれ異なるＶＣＥの設定値ＶＣＥａ，ＶＣＥｂがあらかじめ格納されている。設定値ＶＣＥａは、設定値ＶＣＥｂよりも小さい値に設定されている。比較部８４の出力は、３入力のＡＮＤ８７の１つの入力に接続され、比較部８５の出力は、インバータ８６を介してＡＮＤ８７の他の入力に接続されている。ＡＮＤ８７の残りの入力にはクロック発生部２４の出力が接続されている。

カウンタ８９は、ＡＮＤ８７の出力がクロック入力に接続されている。カウンタ８９の出力は、送信部８２に接続されている。カウンタ８９は、格納しているデータを消去するクリア端子を有しており、クリア端子には、インバータ８８を介して受信部８０が接続されている。

本実施形態のスイッチング素子制御回路１０ｄの動作について説明する。
第１演算部２８から出力されたデータＶＣＥは、２つの比較部８４，８５でそれぞれの設定値ＶＣＥａ，ＶＣＥｂと比較される。データＶＣＥがＶＣＥａよりも小さいときには、ＡＮＤ８７は、０（ローレベル）を出力する。データＶＣＥがＶＣＥａよりも大きく、ＶＣＥｂよりも小さいときには、ＡＮＤ８７は、１（ハイレベル）を出力する。データＶＣＥがＶＣＥｂよりも大きいときには、ＡＮＤ８７は、０を出力する。つまり、比較部８４，８５、インバータ８６およびＡＮＤ８７は、２つのしきい値ＶＣＥａ，ＶＣＥｂを有するウインドウコンパレータである。ＡＮＤ８７は、入力されるデータＶＣＥがウインドウ（ＶＣＥａ〜ＶＣＥｂ）の範囲内の場合には、１を出力し、ウインドウ範囲外の場合には、０を出力する。カウンタ８９は、ゲート信号Ｇ１が１のときには、内部のデータは、クリアされており０である。ゲート信号Ｇ１が０のときには、カウンタ動作を行う。ゲート信号Ｇ１が０のときとは、スイッチング素子１４がターンオフ過程であることを示している。ＡＮＤ８７は、ＶＣＥがＶＣＥａとＶＣＥｂとの間の値であるときに、クロック信号をカウンタ８９に供給する。したがって、カウンタ８９は、ＶＣＥがＶＣＥａを超えた時からＶＣＥｂを超える直前までカウントアップ動作をする。カウントアップされた時間に関するデータが送信部８２に送られる。カウンタ動作期間のコレクタエミッタ間電圧の差より、コレクタエミッタ間電圧の時間あたりの上昇率が検出される。データＶＣＥには、第１演算部２８によって平均化処理されたデータを用い、さらに回帰分析等により推定されたデータを用いてもよい。また、スイッチング素子１４のゲートエミッタ間電圧に関するデータＶＧＥについてもＶＣＥの場合と同様に、電圧上昇率検出を行うことができる。

本実施形態のスイッチング素子制御回路１０ｄの作用および効果について説明する。
本実施形態のスイッチング素子制御回路１０ｄは、電圧上昇率検出部８３を備えているので、スイッチング素子１４のターンオフ時のコレクタエミッタ間電圧の立上り時間を検出することができる。また、スイッチング素子制御回路１０ｄは、送信部８２をさらに備えているので、電圧上昇率検出部８３によって検出されたデータを制御部１２に送信して、制御部１２は、送信されたデータにもとづいてスイッチング素子１４のスイッチングのタイミング等を適切に設定することができる。

（第６の実施形態）
図１１は、本実施形態に係るスイッチング素子制御回路を例示するブロック図である。
図１２は、本実施形態のスイッチング素子制御回路の受信部を例示するブロック図である。
図１１に示すように、本実施形態のスイッチング素子制御回路１０ｅは、受信部９０と、送信部９２とをさらに備える。本実施形態のスイッチング素子制御回路１０ｅの例では、電圧上昇率検出部８３を有しており、第５の実施形態のスイッチング素子制御回路１０ｄと、受信部９０および送信部９２を除いて同一である。同一な要素には同一の符号を付して詳細な説明を省略する。

スイッチング素子制御回路１０ｅの受信部９０は、光ファイバ等を介して制御部１２に接続されている。受信部９０の出力は、判定部７０に接続されている。また、この例では、受信部９０は、電圧上昇率検出部８３の２つの比較部８４，８５に接続され、比較部８４，８５に２つのしきい値電圧ＶＣＥａ，ＶＣＥｂを供給する。受信部９０は、制御部１２からエンコードされたデータを受信し、そのデータをデコードして電圧上昇率検出部８３に供給する。

図１２に示すように、受信部９０は、２つのシリアルパラレル変換部１００，１０２と、デコーダ部１０１と、１０ビット８ビット変換部１０３と、マルチプレクサ１０４と、２つのレジスタ１０５，１０６と、ＰＬＬ１０７とを含んでいる。シリアルパラレル変換部１００，１０２には、それぞれ多重化処理されたシリアルデータの入力信号ＭＵＸＩＮ１が入力される。一方のシリアルパラレル変換部１００の出力は、デコーダ部１０１に接続されている。デコーダ部１０１は、ゲート信号Ｇ１を出力する。他方のシリアルパラレル変換部１０２は、１０ビット８ビット変換部１０３を介してマルチプレクサ１０４に接続されている。マルチプレクサ１０４の２つの出力は、２つのレジスタ１０５，１０６にそれぞれ接続されている。レジスタ１０５は、しきい値ＶＣＥａを出力し、フリップフロップ１０６は、しきい値ＶＣＥｂを出力する。ＰＬＬ１０７は、入力信号ＭＵＸＩＮからクロック信号ＲＣＬＫを再生し、クロック信号ＲＣＬＫを上述の各ブロックに分配する。

この例では、入力信号ＭＵＸＩＮには、クロック信号ＲＣＬＫ、ゲート信号Ｇ１、およびコレクタエミッタ間電圧に対応するデータＶＣＥに関する２つのしきい値ＶＣＥａ，ＶＣＥｂのデータが多重化されている。この入力信号ＭＵＸＩＮは、制御部１２から送信される。入力信号ＭＵＸＩＮのシリアルデータは、ヘッダ部と本体部とを含んでいる。一方のシリアルパラレル変換部１００は、送られてくるシリアルデータのうちヘッダ部を受信して、パラレル信号に変換する。ヘッダ部のビット長を、たとえば２ビットと短く設定することによって、ヘッダの受信およびデコードに必要な時間を短くすることができる。そのため、シリアルパラレル変換部１００は、大きな遅延が許されないゲート信号Ｇ１を含むヘッダ部の処理に用いることができる。

他方のシリアルパラレル変換部１０２は、シリアルデータのうち本体部のデータの変換に用いられる。送信されるシリアルデータのビット長が長くなる場合に、データに０の連続や１の連続を含むと、クロック信号の再生が正常に行われないことが考えられる。そのため、送信データは、送信側において、あらかじめ８ビット１０ビット変換がなされている。このような８ビット１０ビット変換されたデータを元のデータに復元するためにシリアルパラレル変換部１０２の出力には、１０ビット８ビット変換部１０３が接続されている。デコーダ部１０１は、受信したシリアルデータに含まれる識別ビットを抽出して、識別ビットに応じてそれぞれレジスタ１０５，１０６にデータを格納する。

入力信号ＭＵＸＩＮのクロック信号ＲＣＬＫは、ＰＬＬ１０７によって再生され、信号受信用のクロック信号ＲＣＬＫとして、受信部９０内で用いられる。

この例では、スイッチング素子制御回路１０ｅの送信部９２は、第１演算部２８の出力、第２演算部５８の出力、および電圧上昇率検出部８３の出力に接続されている。送信部９２は、第１演算部２８の出力から平均化処理されたコレクタエミッタ間電圧に対応するデータＶＣＥ（ａｖ）を入力する。送信部９２は、第２演算部５８の出力から平均化処理されたゲートエミッタ間電圧に対応するデータＶＧＥ（ａｖ）を入力する。送信部９２は、電圧上昇率検出部８３の出力からコレクタエミッタ間電圧の立上り時間のデータを入力する。送信部９２は、これらのデータをエンコードして出力する。図示しないが、送信部９２は、所定の符号化処理を行うエンコーダと、制御部１２との接続線を駆動するドライバとを含んでいる。スイッチング素子制御回路１０ｅと制御部１２との接続が光ファイバの場合には、ドライバには、電気信号を光信号に変換するＬＥＤ等の光電変換素子と光電変換素子用の駆動回路が含まれる。

本実施形態のスイッチング素子制御回路１０ｅの動作について説明する。
本実施形態のスイッチング素子制御回路１０ｅでは、受信部９０が制御部１２からのシリアルデータを受信する。受信されたシリアルデータには、ゲート信号Ｇ１、しきい値ＶＣＥａ，ＶＣＥｂ等が多重化されているので、受信部９０は、これらをデコードする。デコードされたゲート信号Ｇ１は、判定部７０に入力されて、スイッチング素子１４の状態を判定し、スイッチング素子１４をその状態にもとづいて適切に駆動するために用いられる。ゲート信号Ｇ１は、上述したようにシリアルデータのヘッダ部に含まれており、スイッチング素子１４をほとんど遅れなく駆動する信号を生成することができる。シリアルデータの本体部からデコードされたしきい値ＶＣＥａ，ＶＣＥｂは、比較部４７，４８にそれぞれ入力される。デコードされたしきい値ＶＣＥａ，ＶＣＥｂは、それ以前に用いられていたしきい値を上書きする。つまり、スイッチング素子制御回路１０ｅでは、あらかじめ設定されているしきい値をシリアルデータを受信してデコードすることによって新たなしきい値に更新することができる。

本実施形態のスイッチング素子制御回路１０ｅでは、送信部９２が第１演算部２８の出力データＶＣＥ（ａｖ）、第２演算部５８の出力データＶＧＥ（ａｖ）、および電圧上昇率検出部８３の出力データを適宜制御部１２に送信する。制御部１２は、たとえば送信されてきたデータおよび負荷条件等にもとづいて、ゲート信号Ｇ１のタイミングを調整等を行うことができる。

なお、上述では、電圧上昇率検出部８３の出力データ、およびしきい値データを送受信のデータに含ませる場合について説明したが、制御部１２とのデータ交換は、これらに限らない。たとえば、入力信号ＭＵＸＩＮに、スイッチング素子１４の状態を判定するための各しきい値、ＶＧＥ（ＯＮ）、ＶＣＥ（ＯＮ）、ｔｍａｓ、ＶＣＣ、ＶＧＥ（ＯＦＦ）およびＶＣＥＭＡＸのすべて、または一部を含ませるようにしてもよい（図３（ａ）、図３（ｂ））。

本実施形態のスイッチング素子制御回路１０ｅの作用および効果について説明する。
本実施形態のスイッチング素子制御回路１０ｅでは、受信部９０と、送信部９２とを備えているので、制御部１２との相互の通信を行うことができる。そのため、制御部１２では、スイッチング素子１４の状態を認識し、その状態に応じたデータを通信データに含ませることができる。送受信データには、スイッチング素子１４の動作状態に応じたデータを含ませることができるので、スイッチング素子１４のコレクタエミッタ間電圧やゲートエミッタ間電圧に応じた最適な駆動条件を設定し、スイッチング素子１４を駆動することができる。

（第７の実施形態）
図１３は、本実施形態に係るスイッチング素子制御回路を例示するブロック図である。
図１４は、本実施形態のスイッチング素子制御回路の遅延時間調整部を例示するブロック図である。
図１３に示すように、本実施形態のスイッチング素子制御回路１０ｆは、遅延時間調整部１２０をさらに備える。遅延時間調整部１２０は、受信部９０の出力に接続されており、ゲート信号Ｇ１が入力される。また、遅延時間調整部１２０は、受信部９０からオン時間遅延データΔｔｏｎおよびオフ時間遅延データΔｔｏｆｆが供給される。遅延時間調整部１２０の出力は、判定部７０に接続されている。遅延時間調整部１２０は、調整されたゲート信号Ｇ（ｄｌｙ）１を判定部７０に供給する。

図１４に示すように、遅延時間調整部１２０は、２つのＤフリップフロップ１２１，１２６と、３つのＲＳフリップフロップ１２３，１２９，１３２と、２つのダウンカウンタ１２５，１３１と、クロック発生部１３３と、インバータ１２７と、４つのＡＮＤ１２２，１２４，１２８，１３０とを含む。

Ｄフリップフロップ１２１のＤ入力には、判定部７０の出力が接続され、ゲート信号Ｇ１が入力される。ＡＮＤ１２２の２つの入力のそれぞれには、Ｄフリップフロップ１２１のＤ入力およびＤフリップフロップ１２１の反転出力が接続されている。ＡＮＤ１２２の出力は、ＲＳフリップフロップ１２３のＳ入力およびダウンカウンタ１２５のＬＤ入力に接続されている。ＲＳフリップフロップ１２３のＲ入力には、ダウンカウンタ１２５のキャリ出力ＣＹが接続されている。ＡＮＤ１２４の２つの入力には、ＲＳフリップフロップ１２３の出力およびクロック発生部１３３が接続されている。ＡＮＤ１２４の出力は、ダウンカウンタ１２５のリセット入力に接続されている。ダウンカウンタ１２５の入力には、受信部９０からオン時間遅延データΔｔｏｎが入力される。ダウンカウンタ１２５のキャリ出力ＣＹは、ＲＳフリップフロップ１３２のＳ入力に接続されている。Ｄフリップフロップ１２１、ＲＳフリップフロップ１２３、ダウンカウンタ１２５、およびＡＮＤ１２２，１２４は、ゲート信号Ｇ１が１のとき、すなわちスイッチング素子１４がターンオンサイクルのときの遅延時間を設定する。

Ｄフリップフロップ１２６のＤ入力には、判定部７０の出力が接続され、ゲート信号Ｇ１が入力される。ＡＮＤ１２８の一方の入力にはインバータ１２７を介してＤフリップフロップ１２６のＤ入力が接続され、および他方の入力にはＤフリップフロップ１２６の出力が接続されている。ＡＮＤ１２８の出力は、ＲＳフリップフロップ１２９のＳ入力およびダウンカウンタ１３１のＬＤ入力に接続されている。ＲＳフリップフロップ１２９のＲ入力には、ダウンカウンタ１３１のキャリ出力ＣＹが接続されている。ＡＮＤ１３０の２つの入力には、ＲＳフリップフロップ１２９の出力およびクロック発生部１３３が接続されている。ダウンカウンタ１３１の入力には、受信部９０からオフ時間遅延データΔｔｏｆｆが入力される。ダウンカウンタ１３１のキャリ出力ＣＹは、ＲＳフリップフロップ１３２のＲ入力に接続されている。Ｄフリップフロップ１２６、ＲＳフリップフロップ１２９、ダウンカウンタ１３１、インバータ１２７、およびＡＮＤ１２７，１３０は、ゲート信号Ｇ１が０のとき、すなわちスイッチング素子１４がターンオフサイクルのときの遅延時間を設定する。

クロック発生部１３３の出力は、Ｄフリップフロップ１２１，１２６、ＲＳフリップフロップ１２３，１２９，１３２に接続され、クロック信号が供給される。ダウンカウンタ１２５には、ＡＮＤ１２４を介してクロック信号が供給される。ダウンカウンタ１３１には、ＡＮＤ１３０を介してクロック信号が供給される。

遅延時間調整部１２０は、ゲート信号Ｇ１の立上りをＤフリップフロップ１２１で検出して、フリップフロップ１２３をセットする。そのため、クロック信号は、ＡＮＤ１２４を介してダウンカウンタ１２５に供給される。ダウンカウンタ１２５は、入力されているオン遅延時間Δｔｏｎの値がゼロに等しくなるまでダウンカウントし、キャリ出力ＣＹから１を出力する。キャリ出力ＣＹによって、ＲＳフリップフロップ１３２は、セットされる。このようにして、遅延時間調整部１２０では、ゲート信号Ｇ１の立上りからΔｔｏｎだけ遅延した信号が生成される。

遅延時間調整部１２０は、ゲート信号Ｇ１の立下りをＤフリップフロップ１２６で検出し、フリップフロップ１２９をセットする。ＲＳフリップフロップ１２９の出力は１となるので、ＡＮＤ１３０は、クロック信号をダウンカウンタ１３１に供給する。ダウンカウンタ１３１には、オフ時遅延時間Δｔｏｆｆが設定されているので、クロック信号にしたがってΔｔｏｆｆが０になるまでダウンカウントする。ダウンカウンタ１３１の出力が０になると、キャリ出力ＣＹは１を出力するので、ＲＳフリップフロップ１２９がリセットされるとともに、ＲＳフリップフロップ１３２の出力が０になる。このようにして、遅延時間調整部１２０では、ゲート信号Ｇ１の立下りからΔｔｏｆｆだけ遅延した信号が生成される。

本実施形態のスイッチング素子制御回路１０ｆの動作について説明する。
本実施形態のスイッチング素子制御回路１０ｆでは、受信部９０において、制御部から送信されたシリアルデータをデコードし、ゲート信号Ｇ１、オン時遅延時間Δｔｏｎおよびオフ時遅延時間Δｔｏｆｆが抽出される。シリアルデータから抽出されたゲート信号Ｇ１、オン時遅延時間Δｔｏｎ、およびオフ時遅延時間Δｔｏｆｆは、遅延時間調整部１２０に入力される。遅延時間調整部１２０において、ゲート信号Ｇ１は、立上りがΔｔｏｎだけ遅延し、立下りがΔｔｏｆｆだけ遅延した波形に変換される。変換された信号波形は、調整されたゲート信号Ｇ（ｄｌｙ）１として、遅延時間調整部１２０から出力される。判定部７０は、他の実施形態のスイッチング素子制御回路のゲート信号に代えて、調整されたゲート信号Ｇ（ｄｌｙ）１を用いて、スイッチング素子１４を駆動し、スイッチング素子１４の状態の判定を行う。なお、受信されるシリアルデータに含まれるオン時遅延時間Δｔｏｎおよびオフ時遅延時間Δｔｏｆｆは、たとえば制御部１２において設定される。たとえば制御部１２は、他のスイッチング素子を制御している他のスイッチング素子制御回路を含めてオン時間およびオフ時間のデータを収集する。制御部１２は、これらのデータからもっとも遅いオン時間およびオフ時間のデータを探して、オン時遅延時間Δｔｏｎおよびオフ時遅延時間Δｔｏｆｆを決定する。

本実施形態のスイッチング素子制御回路１０ｆの作用および効果について説明する。
複数のスイッチング素子を並列に接続し、または直列に接続し、あるいは並列接続と直列接続とを混在させて用いる場合には、それぞれのスイッチング素子のスイッチングのタイミングをそろえて動作させる必要がある。複数のスイッチング素子を並列に接続することによって大電流をスイッチングする場合には、それぞれのスイッチング素子のスイッチング速度に相違があると、一部のスイッチング素子に大きな電流が集中して流れることが考えられる。具体的には、一部のスイッチング素子が速くターンオンした場合には、まだオンしていないスイッチング素子の電流を、ターンオンしたスイッチング素子が分担するので、速いスイッチング速度を有するスイッチング素子に過大な電流が流れる。一部のスイッチング素子が速くターンオフした場合には、まだオフしていないスイッチング素子に、すでにターンオフしたスイッチング素子の電流が流れるので、オフしていないスイッチング素子に電流集中する。

複数のスイッチング素子を直列に接続して、高耐圧化をする場合にも、それぞれのスイッチング素子のスイッチング速度に相違があると、一部のスイッチング素子に高い電圧が印加される。具体的には、一部のスイッチング素子が速くターンオンした場合には、まだオンしていないスイッチング素子の両端に過大な電圧が印加される。一部のスイッチング素子が速くターンオフした場合には、まだオフしていないスイッチング素子で分担する電圧が、すでにターンオフしたスイッチング素子の両端に印加される。

本実施形態のスイッチング素子制御回路１０ｅでは、オン時遅延時間Δｔｏｎおよびオフ時遅延時間Δｔｏｆｆが設定されており、オン時遅延時間Δｔｏｎおよびオフ時遅延時間Δｔｏｆｆは、もっともスイッチング速度が遅いスイッチング素子にもとづいて決定される。そのため、複数のスイッチング素子は、もっとも遅いスイッチング速度を有するスイッチング素子に同期してスイッチング動作を行うことができる。したがって、一部のスイッチング素子に電流集中や過大電圧の印加を生ずることなく、複数のスイッチング素子を安全に用いることができる。

上述した各実施形態のスイッチング素子制御回路に関しては、他の実施形態のスイッチング素子制御回路と複合させることができる。たとえば、ミラー効果によってほぼ一定となったゲートエミッタ間電圧の値を検出し、そのときのコレクタ電流の値を推定することも合わせて行うことができる。

上述した各実施形態のスイッチング素子制御回路は、各構成要素を組み合わせることによって構成することができ、ＦＰＧＡ（Field-Programmable Gate Array）やＣＰＬＤ（Complex Programmable Logic Device）等を用いて、１つまたは数個程度の半導体素子によって構成することもできる。ＦＰＧＡ等のプログラマブルデバイスには、メモリブロックが設けられているので、上述した各しきい値（ＶＧＥ（ＯＮ）、ＶＣＥ（ＯＮ）、ＶＣＥａ、ＶＣＥｂ等）や回帰分析のための係数等を、あらかじめ、または制御部１２等から転送して格納することができる。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。たとえば、スイッチング素子制御回路および電力変換装置などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述したスイッチング素子制御回路および電力変換装置を基にして、当業者が適宜設計変更して実施し得るすべてのスイッチング素子制御回路および電力変換装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１電力変換装置、２３相交流電源、３整流装置、４負荷、１０，１０ａ〜１０ｆスイッチング素子制御回路、１２制御部、１４スイッチング素子、１５フライホイールダイオード、１６平滑コンデンサ、１８フィルタ、２０主電圧検出部、２１分圧回路、２２電圧増幅回路、２３ＡＤ変換器、２４クロック発生部、２６主電圧データ記憶部、２８第１演算部、２９回帰分析部、３０演算部、３０ａ〜３０ｅ，３３係数設定部、３１ａ〜３１ｅ，３４乗算器、３２ａ〜３２ｄ加算器、３５演算部、３５ａ〜３５ｅ係数設定部、３６ａ〜３６ｅ，３９乗算器、３７ａ〜３７ｄ加算器、４１最大電圧検出部、４２比較選択部、４３マルチプレクサ、４４インバータ、４５電圧データ記憶部、５０制御電圧検出部、５１分圧回路、５２電圧増幅器、５３ＡＤ変換器、５４クロック発生部、５６制御電圧データ記憶部、５８第２演算部、６１ミラー効果時電圧検出部、６２ＡＮＤ、６３電圧データ記憶部、７０判定部、７２駆動部、７３電流バッファ、７４抵抗器、８０受信部、８２送信部、８３電圧上昇率検出部、８４，８５比較部、８６，８８インバータ、８７ＡＮＤ、８９カウンタ、９０受信部、９２送信部、１００，１０２シリアルパラレル変換部、１０１デコーダ部、１０３１０ビット８ビット変換部、１０４マルチプレクサ、１０５，１０６レジスタ、１０７ＰＬＬ、１２０遅延時間調整部、１２１，１２６Ｄフリップフロップ、１２２，１２４，１２８，１３０ＡＮＤ、１２３，１２９，１３２ＲＳフリップフロップ、１２５，１３１ダウンカウンタ、１２７インバータ、１３３クロック発生部

Claims

スイッチング素子のスイッチング動作を制御する制御回路であって、
前記スイッチング素子の主電圧を検出する第１検出部と、
前記第１検出部に接続され、クロックのタイミングで前記第１検出部から転送された前記主電圧のデータを記憶する第１データ記憶部と、
前記第１データ記憶部の出力に接続され、前記タイミングの次のタイミングで前記第１データ記憶部から転送された前記主電圧のデータを記憶する第２データ記憶部と、
前記第１データ記憶部および前記第２データ記憶部に記憶された複数の前記主電圧のデータを含む第１時系列データのノイズ除去のための演算を行う第１演算部と、
前記スイッチング素子の制御電圧を検出する第２検出部と、
前記第２検出部に接続され、前記タイミングで前記第２検出部から転送された前記制御電圧のデータを記憶する第３データ記憶部と、
前記第３データ記憶部の出力に接続され、前記次のタイミングで前記第３データ記憶部から転送された前記制御電圧のデータを記憶する第４データ記憶部と、
前記第３データ記憶部および前記第４データ記憶部に記憶された複数の前記制御電圧のデータを含む第２時系列データのノイズ除去のための演算を行う第２演算部と、
前記スイッチング素子に対するターンオンまたはターンオフのための指令を表す第１信号、前記第１演算部の演算結果および前記第２演算部の演算結果にもとづいて、前記スイッチング素子の状態を判定し、前記スイッチング素子を駆動する第２信号を生成する判定部と、
を備えた制御回路。
前記第１演算部および前記第２演算部におけるノイズ除去のための演算は、積算平均化処理を含む請求項１記載の制御回路。
前記判定部は、複数のしきい値を有し、前記しきい値のそれぞれと前記第１演算部の演算結果および前記第２演算部の演算結果とを比較して、前記スイッチング素子の状態を判定する請求項１または２に記載の制御回路。
前記複数のしきい値は、前記スイッチング素子のターンオンを表し前記制御電圧に関する第１しきい値と、前記スイッチング素子のターンオンを表し前記主電圧に関する第２しきい値と、前記スイッチング素子のターンオフを表し前記主電圧に関する第３しきい値と、前記スイッチング素子のターンオフを表し前記制御電圧に関する第４しきい値とを含み、
前記判定部は、前記第１信号がターンオンのための指令の場合には、前記第１しきい値と前記第２演算部の演算結果とを比較し、前記第２しきい値と前記第１演算部の演算結果とを比較して、前記スイッチング素子のオン状態を判定し、
前記第１信号がターンオフのための指令の場合には、前記第１しきい値と前記第２演算部の演算結果とを比較し、前記第３しきい値と前記第１演算部の演算結果とを比較し、前記第４しきい値と前記第２演算部の演算結果とを比較して、前記スイッチング素子のオフ状態を判定する請求項３記載の制御回路。
前記判定部は、最大オン時間を表す第５しきい値を有し、前記第１信号がターンオンのための指令の場合に、前記第５しきい値を超えた時に前記第２しきい値と前記第１演算部の演算結果とを比較したときには、短絡状態を判定する請求項４記載の制御回路。
前記判定部は、前記主電圧に対する過電圧を表す第６しきい値を有し、前記第６しきい値と前記第１演算部の演算結果とを比較し、
前記第２信号によって、前記第１演算部の演算結果が前記第６しきい値を超えたときには、前記スイッチング素子をターンオンさせる請求項４記載の制御回路。
前記第１演算部は、前記第１時系列データを用いて回帰分析演算を行う請求項１記載の制御回路。
前記第１信号を含むシリアルデータを外部から受信し、前記シリアルデータから前記第１信号を抽出する受信部をさらに備えた請求項１〜７のいずれか１つに記載の制御回路。
前記第１時系列データから最大値を検出する最大値検出部と、
前記最大値を外部に送信する送信部と、
をさらに備えた請求項８記載の制御回路。
前記第２時系列データから前記スイッチング素子のミラー容量を充電または放電する場合の前記制御電圧の値を検出する電圧検出部と、
前記値を外部に送信する送信部と、
をさらに備えた請求項８記載の制御回路。
前記第１時系列データおよび前記タイミングにもとづいて前記主電圧の時間変化値を検出する電圧変化検出部と、
前記時間変化値を外部に送信する送信部と、
をさらに備えた請求項８記載の制御回路。
前記送信部は、前記第１演算部および前記第２演算部の演算結果を含めて多重化して外部に送信する請求項９〜１１のいずれか１つに記載の制御回路。
前記シリアルデータは、他のスイッチング素子のスイッチング速度に関する信号を含み、
前記判定部は、前記スイッチング素子を、前記信号にもとづいて前記他のスイッチング素子に同期させてスイッチング動作させる請求項１２記載の制御回路。