JP2017092084A

JP2017092084A - 撮像素子及びその製造方法

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Publication number: JP2017092084A
Application number: JP2015216051A
Authority: JP
Inventors: 槙子齋藤; Makiko Saito
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2015-11-02
Filing date: 2015-11-02
Publication date: 2017-05-25

Abstract

【課題】像面湾曲を抑えつつ、暗電流の撮像面内むらを抑制し、良好な画像を得ることができる撮像装置を提供する。【解決手段】少なくとも一部が湾曲面に形成された撮像面を有する撮像素子であって、第１導電型の不純物領域からなる光電変換領域３０１と、光電変換領域３０１の表面に形成され、第２導電型の不純物領域からなる暗電流抑制領域４０４Ａ，４０４Ｂ，４０４Ｃとを備えた複数の画素３００Ａ，３００Ｂ，３００Ｃを備えており、複数の画素３００Ａ，３００Ｂ，３００Ｃにおいて、暗電流抑制領域４０４Ａ，４０４Ｂ，４０４Ｃの面積が異なる。【選択図】図２

Description

本発明は、撮像素子及びその製造方法に関するものである。

近年、デジタル一眼レフカメラやビデオカメラには、特許文献１に記載されているようなＣＭＯＳ撮像素子が多く使用されている。一般的な撮像素子は平坦な半導体基板上に光電変換を行うフォトダイオードが行列状に形成されている。

ところで、撮影レンズを通して平面上の被写体を撮影すると、像面側では撮影レンズに対して凹曲面に結像する。この像を平坦な撮像素子で受光すると、像面湾曲と呼ばれる収差が発生し、撮像素子の中央部と周辺部とで焦点位置がずれる現象が起きてしまう。その結果、撮影画像の中央部と周辺部とで画質が不均一になり、画質劣化の要因となる。

この問題に対して、特許文献２では、光学特性を改善させる撮像素子が開示されている。特許文献２によると、撮像素子を凹曲面に湾曲させることにより、像面湾曲の補正効果を得ることができる。このような湾曲形状を持つ撮像素子の製造方法が、特許文献２に開示されている。特許文献２には、磁性材料からなる基板に磁場を印加して湾曲形状を形成する方法や、センサ受光部に引っ張り応力をかけて湾曲形状を形成する方法が記載されている。

特開２００８−６６４８０号公報特開２０１４−１１６３８０号公報

撮像素子の湾曲形状を形成する際に、半導体基板に引っ張り応力をかけると、シリコンのエネルギーバンドギャップが広がり、暗電流が低下する。この特性により、湾曲形状を形成する際に引っ張り応力をかけた領域と、かけていない領域とで撮像面内で暗電流量に差が生じるという問題が生じる。また、撮像面全体に引っ張り応力をかけたとしても、領域によって応力の大きさに差が生じると、同様に撮像面内で暗電流量差が生じてしまう。撮像面内での暗電流量差は、例えば長秒撮影や高温環境下での撮影において画質劣化の要因となる。

本発明は、上記の問題点に鑑み、像面湾曲を抑えつつ、暗電流の撮像面内むらを抑制し、良好な画像を得ることができる撮像装置を提供することを目的とする。

本発明の撮像素子は、少なくとも一部が湾曲面に形成された撮像面を有する撮像素子であって、第１導電型の不純物領域からなる光電変換領域と、前記光電変換領域の表面に形成され、第２導電型の不純物領域からなる暗電流抑制領域とを備えた複数の画素を備えており、前記複数の画素は、前記暗電流抑制領域の面積が異なる２種以上の画素を含む。

本発明の撮像素子の製造方法は、少なくとも一部が湾曲面に形成された撮像面を有する撮像素子の製造方法であって、第１導電型の不純物領域からなる光電変換領域と、前記光電変換領域の表面に形成され、第２導電型の不純物領域からなる暗電流抑制領域とを備えた複数の画素を形成する際に、前記複数の画素のうちの２種以上の画素を、前記暗電流抑制領域の面積が異なるように形成する。

本発明によれば、像面湾曲を抑えつつ、暗電流の撮像面内むらを抑制し、良好な画像を得ることができる撮像装置が実現する。

第１の実施形態における撮像素子を示す概略断面図である。第１の実施形態における撮像素子の撮像チップの構成を示す概略平面図である。図２の単位画素の等価回路図である。図２の単位画素の主要部を示す概略断面図である。第１の実施形態における単位画素の形成方法を工程順に示す概略断面図である。第１の実施形態による撮像素子を備えた撮像装置の全体構成を示すブロック図である。第２の実施形態における撮像素子の撮像チップの構成を示す概略平面図である。第２の実施形態による撮像素子の撮像チップにおける単位画素の主要部を示す概略断面図である。第２の実施形態における単位画素の形成方法を工程順に示す概略断面図である。第３の実施形態における撮像素子の撮像チップの構成を示す概略平面図である。第３の実施形態による撮像素子の撮像チップにおける単位画素の主要部を示す概略断面図である。第３の実施形態における単位画素の形成方法を工程順に示す概略断面図である。第４の実施形態における撮像素子の概略断面図である。第４の実施形態における撮像素子の撮像チップの構成を示す概略平面図である。

以下、本発明の諸実施形態について、添付図面を参照して詳細に説明する。

（第１の実施形態）
図１は、第１の実施形態における撮像素子を示す概略断面図である。
撮像素子１００は、ＣＭＯＳ撮像素子等であり、半導体基板上に形成された複数の画素を備える撮像チップ２００が凹形状の支持基板１０１上に保持されて構成されている。撮像チップ２００は、図１のように、その中央部に比較して周辺部が持ち上がった湾曲形状の撮像面を有する。支持基板１０１と撮像チップ２００との間隙には、例えば接着剤１０２が充填され、撮像チップ２００が支持基板１０１に固定されている。このような湾曲形状の撮像チップ２００を有する撮像素子１００は、公知の技術で製造可能である。公知の技術としては、例えば、支持基板１０１に不図示の通気孔を設け、通気孔を用いて排気を行うことにより撮像チップ２００と支持基板１０１の間の減圧を行い、撮像チップ２００に応力を加えて湾曲形状を形成する手法等がある。
撮像チップ２００の撮像面が、その中央部に比較して周辺部が持ち上がった湾曲形状を有することにより、撮像面周辺部において、像面湾曲を低減することができる。

図２は、第１の実施形態における撮像素子の撮像チップの構成を示す概略平面図である。
撮像チップ２００は、画素領域２０１、垂直走査回路２０２、読み出し回路２０３、水平走査回路２０４を備える。画素領域２０１は、複数の画素が行列状に配置されており、撮影レンズにより結像された光学像を受光する。ここでは、説明の簡略化のために１４×１０画素の配列を示してあるが、実用上は更に多数の画素が配置される。また、各画素は不図示の赤（Ｒ）、緑（Ｇ）、青（Ｂ）からなるカラーフィルタを備え、ベイヤー配列に従って配置される。垂直走査回路２０２は、画素領域２０１の画素を１行単位で選択し、選択行の画素に対して駆動信号を送出する。読み出し回路２０３は、垂直走査回路２０２によって選択された画素の信号を読み出す。読み出された画素の信号は、水平走査回路２０４の駆動により撮像素子の外部に順次出力される。

画素領域２０１は、複数の単位画素３００Ａ、３００Ｂ、３００Ｃが行列状に配置される。同図に示すように、画素領域の中央部には単位画素３００Ｃが配置され、周辺部には単位画素３００Ａが配置される。両者の中間には単位画素３００Ｂが配置される。単位画素３００Ａ、３００Ｂ、３００Ｃはそれぞれ、暗電流抑制効果が異なる画素であり、暗電流抑制効果は３００Ａ＜３００Ｂ＜３００Ｃの順に大きくなっている。各画素の詳細な構成については後述する。

撮像面において、中央部よりも周辺領域が持ち上がった湾曲形状を有する撮像素子の場合、中央部よりも曲率の大きい湾曲した周辺領域には応力が加わるため、暗電流は平坦な中央部に比べて少なくなる傾向がある。この暗電流量の撮像面内差は、画質の劣化につながる。本実施形態では、撮像チップの湾曲形状に応じて、暗電流抑制効果の異なる画素を撮像面内に配置する。図２のように、撮像チップ２００の湾曲形状を有する周辺領域には暗電流抑制効果の小さい単位画素３００Ａを配置し、平坦な中央領域には暗電流抑制効果の大きい単位画素３００Ｃを配置する。このように、暗電流抑制効果が異なる２種以上の各画素を配置することにより、湾曲形状を有する撮像素子の暗電流の撮像面内むらを抑制することができる。

図３は、図２の単位画素３００Ａ、３００Ｂ、３００Ｃの等価回路図である。単位画素３００Ａ、３００Ｂ、３００Ｃの等価回路図は同一であるため、単位画素３００として１つのみ示してある。
フォトダイオード３０１は、撮像レンズによって結像された光学像を受けて電荷を発生し、蓄積する。フォトダイオード３０１で蓄積された電荷は、転送手段としての転送ＭＯＳトランジスタ３０２を介して、信号保持手段としてのフローティングディフュージョン領域３０３に転送される。フローティングディフュージョン領域３０３に転送された電荷は、選択ＭＯＳトランジスタ３０６がオンされると、ソースフォロワアンプを形成する増幅ＭＯＳトランジスタ３０４を介して蓄積電荷に対応した電圧として垂直出力線３０７に出力される。なお、選択ＭＯＳトランジスタ３０６は行単位で制御され、選択された行の画素信号が一括して各列の垂直出力線３０７に出力される。リセットＭＯＳトランジスタ３０５は、フローティングディフュージョン領域３０３及び転送ＭＯＳトランジスタ３０２を介してフォトダイオード３０１の電位をＶＤＤにリセットする。転送ＭＯＳトランジスタ３０２、リセットＭＯＳトランジスタ３０５、選択ＭＯＳトランジスタ３０６は、それぞれ垂直走査回路２０２に接続されている信号線を介して制御信号ＰＴＸ、ＰＲＥＳ、ＰＳＥＬにより制御される。

図４は、図２の単位画素３００Ａ，３００Ｂ，３００Ｃの主要部を示す概略断面図である。図４（ａ），（ｂ），（ｃ）は、それぞれ単位画素３００Ａ，３００Ｂ，３００Ｃの断面構成を表しており、各図で共通の箇所は同一の番号を付与してある。なお、増幅ＭＯＳトランジスタ、リセットＭＯＳトランジスタ、選択ＭＯＳトランジスタ及び配線層については省略してある。

図４（ａ），（ｂ），（ｃ）では何れも、ｎ型の半導体基板４０１上にｐ型の不純物領域からなるウェル領域４０２が形成されている。４０４Ａは単位画素３００Ａの暗電流抑制領域、４０４Ｂは単位画素３００Ｂの暗電流抑制領域、４０４Ｃは単位画素３００Ｃの暗電流抑制領域である。ウェル領域４０２の中には、ｎ型の不純物領域からなる光電変換領域を備えたフォトダイオード３０１と、同じくｎ型の不純物領域からなるフローティングディフュージョン領域３０３が形成されている。フォトダイオード３０１とフローティングディフュージョン領域３０３との間の領域は、転送ＭＯＳトランジスタ３０２のチャネル領域として機能する。チャネル領域の上部には、光電変換領域に蓄積された電荷信号の転送を制御する転送制御部として、ゲート酸化膜４０３を介してゲート電極４０５が形成されている。

図４（ａ）のｎ型領域であるフォトダイオード３０１の基板表面側には、ｐ型不純物が高濃度に注入されたｐ⁺層からなる暗電流抑制領域４０４Ａが形成されている。例えば、フォトダイオード３０１の不純物濃度を１×１０¹⁷／ｃｍ³としたとき、暗電流抑制領域４０４Ａの不純物濃度は１×１０¹⁸／ｃｍ³程度に形成される。暗電流抑制領域４０４Ａにより、フォトダイオード３０１は埋め込み型構造となっている。また、転送ＭＯＳトランジスタのゲート電極４０５とフォトダイオード３０１とは、一部がオーバーラップして形成されている。これにより、暗電流抑制領域４０４Ａが転送ＭＯＳトランジスタのチャネル領域に影響を及ぼして電荷転送を妨げることを防止することができる。

暗電流抑制領域４０４Ａでは、暗電流の原因となる基板表面の界面準位に起因する電子がｐ型不純物領域の多数キャリアである正孔にピンニングされる。これにより、暗電流の発生を抑制することができる。また、図４（ｂ）に示すように、単位画素３００Ｂ及び図４（ｃ）に示す単位画素３００Ｃにおいて、暗電流抑制領域４０４Ｂ，４０４Ｃの面積を更に広くすることにより、基板表面におけるピンニングが強化され、暗電流をより抑制することができる。例えば、暗電流抑制領域の面積を３０４Ａ＜３０４Ｂ＜３０４Ｃの順に広くなるように形成することで、暗電流抑制効果を３００Ａ＜３００Ｂ＜３００Ｃの順に高くすることができる。

これらの画素のうち、暗電流抑制効果の低い単位画素３００Ａを、湾曲形状を有する周辺領域に配置し、暗電流抑制効果の高い単位画素３００Ｃを、平坦部にあたる中央領域に配置し、両者の中間に単位画素３００Ｂを配置する。このような配置にすることで、湾曲形状を有する撮像素子において、暗電流の撮像面内むらを抑制することができる。

なお、本実施形態では、各画素の暗電流抑制領域の不純物濃度を３段階に分けて変更しているが、更に細かく４段階以上に分けて変更しても良い。また、半導体基板及び各不純物領域の導電型については本構成に限定されない。例えば、ｐ型半導体基板上にｎ型ウェルを形成し、ｐ型不純物領域からなるフォトダイオードとｎ型の不純物領域からなる暗電流抑制領域とを形成した構成としても良い。または、ｐ型半導体基板上に直接的に、ｎ型の不純物領域からなるフォトダイオードとｐ型不純物領域とからなる暗電流抑制領域を形成した構成としても良い。

次に、図５を用いて、単位画素３００Ａ，３００Ｂ，３００Ｃの形成方法について説明する。
先ず、図５（ａ）に示すように、単位画素３００Ａ，３００Ｂ，３００Ｃの各形成領域に同時に、ｎ型半導体基板４０１にｐ型不純物をイオン注入してｐ型ウェル領域４０２を形成する。ｎ型半導体基板４０１の上部に、ゲート酸化膜４０３を介して、転送ＭＯＳトランジスタのゲート電極４０５を形成する。フォトリソグラフィーによりレジストパターンを形成し、レジストパターンと共にゲート電極４０５をマスクとして用いて、ｎ型不純物をイオン注入する。これにより、ｐ型ウェル領域４０２内に、ｎ型の不純物領域からなるフォトダイオード３０１と、同じくｎ型の不純物領域からなるフローティングディフュージョン領域３０３が形成される。レジストパターンは、アッシング処理又はウェット処理により除去される。なお、各部を形成する順番はこの限りではなく、例えば、後述する暗電流抑制領域を形成した後にフローティングディフュージョン領域３０３を形成するようにしても良い。

続いて、図５（ｂ）に示すように、各画素のフォトダイオード３０１の上部を露出し、他の部分を覆うレジストパターン５０１Ａ，５０１Ｂ，５０１Ｃを形成する。レジストパターン５０１Ａ，５０１Ｂ，５０１Ｃは、それぞれ開口の大きさが異なっており、５０１Ａ＜５０１Ｂ＜５０１Ｃの順に大きくなっている。

続いて、図５（ｃ）に示すように、レジストパターン５０１Ａ，５０１Ｂ，５０１Ｃの開口を通じて、半導体基板にｐ型不純物イオン（例えば、ボロンイオン）をイオン注入する。これにより、暗電流抑制領域４０４Ａ，４０４Ｂ，４０４Ｃが形成される。その結果、各画素の暗電流抑制領域の面積は４０４Ａ＜４０４Ｂ＜４０４Ｃの順に広くなる。

暗電流抑制領域４０４Ａ、４０４Ｂ、４０４Ｃを形成した後、図５（ｄ）に示すように、アッシング処理又はウェット処理により、レジストパターン５０１Ａ，５０１Ｂ，５０１Ｃを除去する。以上の方法により、画素領域毎に面積を変えた暗電流抑制領域４０４Ａ，４０４Ｂ，４０４Ｃを形成することができる。

なお、単位画素３００Ａ，３００Ｂ，３００Ｃの間で電荷の転送特性を揃えるためには、単位画素３００Ａ，３００Ｂ，３００Ｃの間で、ゲート電極と暗電流抑制領域間の位置関係を揃えることが好ましい。即ち、転送ＭＯＳトランジスタのチャネル領域付近では暗電流抑制領域の端部とフォトダイオードの端部との位置関係を変えず、それ以外の箇所で暗電流抑制領域の端部とフォトダイオードの端部との位置関係を変える。これにより、暗電流抑制領域の面積を変化させることが好ましい。

また、暗電流抑制領域４０４Ａ、４０４Ｂ、４０４Ｃとゲート電極４０５が接する面については、レジストパターンの代わりにゲート電極を直接マスク材として用いても良い。
また、図５（ｃ）のイオン注入工程において、レジストパターン又はゲート電極４０５をマスク材として、マスク材の表面に対して斜め方向からイオン注入を行うようにするようにしても良い。これにより、ゲート電極と暗電流抑制領域との間にオフセットが設けられ、暗電流抑制領域が転送ＭＯＳトランジスタのチャネル領域に影響を及ぼして電荷転送が妨げられることを防止できる。

図５では、レジストパターンを３種類用いた例について説明したが、レジストパターンの開口の大きさを、撮像面の中央部から周辺部へ向かうにつれて徐々に大きくなるように画素毎に変えるようにしても良い。これにより、暗電流抑制領域の面積を画素領域内で略連続的に変えることができる。

なお、画素領域に平坦部を設けることなく、画素領域毎に徐々に曲率を変化させた湾曲形状を備える撮像素子に本発明を適用する場合には、湾曲面の曲率に応じて、曲率の小さい画素領域の画素の暗電流抑制領域の面積を広くするように構成する。これにより、暗電流の撮像面内むらを好適に抑制することができる。

図６は、本実施形態による撮像素子を備えた撮像装置の全体構成を示すブロック図である。
撮像レンズ６０９は、被写体の光学像を撮像素子１００に結像させる。レンズ駆動部６０８は、ズーム制御、フォーカス制御、絞り制御等を行う。撮像素子１００は、本実施形態による撮像素子であり、撮像面に湾曲形状を有し、撮影レンズで結像された被写体を信号として取り込む。タイミング発生部６０１は、撮像素子１００を駆動させるための駆動信号を送出する。信号処理部６０２は、撮像素子１００から出力される撮像信号にクランプ処理等の信号処理を行う。全体制御部６０３は、各種演算と撮像装置全体を制御する制御処理を実行する。また、全体制御部６０３は、感度補正部６１０も備える。この感度補正部６１０は、フォトダイオードと転送ゲート電極のオーバーラップ量の違いによって生じる感度ムラを補正する。メモリ６０４は、画像データを一時的に記憶し、表示部６０５は各種情報や撮影画像を表示装置に表示するための表示制御を行う。記録部６０６は、着脱可能な半導体メモリ等の記録媒体に対し画像データの記録または読み出し等の制御を行う。操作部６０７は、ボタン、ダイヤル等で構成されユーザからの操作入力を受け付ける。なお、表示装置がタッチパネルである場合には当該タッチパネルも操作部６０７に含まれる。

以上に説明したように、本実施形態によれば、撮像面に湾曲形状を有する撮像素子において、その湾曲形状に応じて各画素の暗電流抑制領域の面積を変えることで、像面湾曲を抑えつつ、暗電流の撮像面内むらを抑制し、良好な画像を得ることができる。

（第２の実施形態）
第２の実施形態では、第１の実施形態と同様に撮像素子及びその製造方法を開示するが、撮像チップの撮像面における画素の構成が異なる点で第１の実施形態と相違する。本実施形態の撮像素子は、第１の実施形態の図１と同様に、中央部に比較して周辺部が持ち上がった湾曲形状の撮像面を有する撮像チップが凹形状の支持基板上に保持されて構成されている。

図７は、第２の実施形態における撮像素子の撮像チップの構成を示す概略平面図である。第１の実施形態の図２と同様の構成要素については、これと同じ符号を付して説明を省略する。
撮像チップ７００は、画素領域２０１、垂直走査回路２０２、読み出し回路２０３、水平走査回路２０４を備える。画素領域２０１は、複数の画素が行列状に配置されており、撮影レンズにより結像された光学像を受光する。

画素領域２０１は、複数の単位画素７００Ａ，７００Ｂ，７００Ｃが行列状に配置される。図７に示すように、画素領域の中央部には単位画素７００Ｃが配置され、周辺部には単位画素７００Ａが配置される。両者の中間には単位画素７００Ｂが配置される。単位画素７００Ａ，７００Ｂ，７００Ｃはそれぞれ、暗電流抑制効果が異なる画素であり、暗電流抑制効果は７００Ａ＜７００Ｂ＜７００Ｃの順に大きくなっている。各画素の詳細な構成については後述する。

撮像面の周辺領域が持ち上がった湾曲形状を有する撮像素子の場合、湾曲した周辺部には応力が加わるため、暗電流は平坦な中央部に比べて少なくなる傾向がある。この暗電流量の撮像面内差は、画質の劣化につながる。本実施形態では、撮像チップの湾曲形状に応じて、暗電流抑制効果の異なる画素を撮像面内に配置する。図７のように、撮像チップ７００の湾曲形状を有する周辺領域には暗電流抑制効果の小さい単位画素７００Ａを配置し、平坦な中央領域には暗電流抑制効果の大きい単位画素７００Ｃを配置する。このように各画素を配置することにより、湾曲形状を有する撮像素子の暗電流の撮像面内むらを抑制することができる。

図８は、第２の実施形態による撮像素子の撮像チップにおける単位画素７００Ａ，７００Ｂ，７００Ｃの主要部を示す概略断面図である。図８（ａ），（ｂ），（ｃ）は、それぞれ単位画素７００Ａ，７００Ｂ，７００Ｃの断面構成を表しており、各図で共通の箇所は同一の番号を付与してある。なお、増幅ＭＯＳトランジスタ、リセットＭＯＳトランジスタ、選択ＭＯＳトランジスタ及び配線層については省略してある。

８０１Ａは単位画素７００Ａの暗電流抑制領域、８０１Ｂは単位画素７００Ｂの暗電流抑制領域、８０１Ｃは単位画素７００Ｃの暗電流抑制領域である。図８に示すように、暗電流抑制領域の面積を８０１Ａ＜８０１Ｂ＜８０１Ｃの順に広くなるように形成することで、画素ごとの暗電流抑制効果を７００Ａ＜７００Ｂ＜７００Ｃの順に高くすることができる。

第１の実施形態における画素との差異は、ゲート電極と暗電流抑制領域間の位置関係を、単位画素７００Ａ，７００Ｂ，７００Ｃで異ならせている点である。即ち本実施形態では、転送ＭＯＳトランジスタのチャネル領域付近において、暗電流抑制領域８０１Ａ，８０１Ｂ，８０１Ｃの端部とフォトダイオード３０１の端部の位置関係を変えている。これにより、暗電流抑制領域８０１Ａ，８０１Ｂ，８０１Ｃの面積を変化させている。

なお、ゲート電極と暗電流抑制領域間の位置関係を変化させた場合、転送ＭＯＳトランジスタをオンさせたときのフォトダイオードからチャネル領域までの間の電位障壁が変化する。そのため、ゲート電極と暗電流抑制領域のレイアウトによっては、電荷転送特性に影響が出てしまう。電荷転送特性が悪化した場合、信号電荷の読み出し時に、フォトダイオードに信号電荷が残留し、撮像信号に残像現象を発生させる。従って、本実施形態においては、暗電流抑制領域のレイアウトに制約を設けることが好ましい。例えば、単位画素７００Ｃのゲート電極と暗電流抑制領域とを、残像現象が発生しない距離まで離し、単位画素７００Ａ，７００Ｂは、ゲート電極と暗電流抑制領域間の距離を単位画素７００Ｃよりも更に離す等の制約が考えられる。

次に、図９を用いて、単位画素７００Ａ，７００Ｂ，７００Ｃの形成方法について説明する。
先ず、図９（ａ）に示すように、ｎ型半導体基板４０１上に形成されたｐ型ウェル領域４０２内に、ｎ型の不純物領域からなるフォトダイオード３０１と、同じくｎ型の不純物領域からなるフローティングディフュージョン領域３０３を形成する。基板上部には、ゲート酸化膜４０３を介して、転送ＭＯＳトランジスタのゲート電極４０５を形成する。この工程は既存の手法を用いて実現できるので、その説明は省略する。また、各部を形成する順番はこの限りではなく、例えば、後述する暗電流抑制領域を形成後にフローティングディフュージョン領域３０３を形成するようにしても良い。

続いて、図９（ｂ）に示すように、各画素のフォトダイオード３０１の上部を露出し、他の部分を覆うレジストパターン９０１Ａ，９０１Ｂ，９０１Ｃを形成する。レジストパターン９０１Ａ，９０１Ｂ，９０１Ｃは、それぞれ開口の大きさが異なっており、９０１Ａ＜９０１Ｂ＜９０１Ｃの順に大きくなっている。

続いて、図９（ｃ）に示すように、このレジストパターン９０１Ａ，９０１Ｂ，９０１Ｃの開口を通じて半導体基板にｐ型不純物イオン（例えば、ボロンイオン）を注入する。これにより、暗電流抑制領域８０１Ａ，８０１Ｂ，８０１Ｃが形成される。その結果、各画素の暗電流抑制領域の面積は８１０Ａ＜８０１Ｂ＜８０１Ｃの順に広くなる。

暗電流抑制領域８０１Ａ，８０１Ｂ，８０１Ｃを形成した後、図９（ｄ）に示すように、アッシング処理又はウェット処理により、レジスト９０１Ａ，９０１Ｂ，９０１Ｃを除去する。以上の方法により、画素領域毎に面積を変えた暗電流抑制領域を形成することができる。

これらの画素のうち、暗電流抑制効果の低い単位画素７００Ａを、湾曲形状を有する周辺領域に配置し、暗電流抑制効果の高い単位画素７００Ｃを、平坦部にあたる中央領域に配置し、両者の中間に単位画素７００Ｂを配置する。このような配置にすることで、湾曲形状を有する撮像素子において、撮像面内における暗電流むらを抑制することができる。
その他の構成については、第１の実施形態と同様であるため、説明を省略する。

以上に述べたように、本実施形態によれば、撮像面に湾曲形状を有する撮像素子において、その湾曲形状に応じて各画素の暗電流抑制領域の面積を変えることで、像面湾曲を抑えつつ、暗電流の撮像面内むらを抑制し、良好な画像を得ることができる。

（第３の実施形態）
第３の実施形態では、第１の実施形態と同様に撮像素子及びその製造方法を開示するが、撮像チップの撮像面における画素の構成が異なる点で第１の実施形態と相違する。本実施形態の撮像素子は、第１の実施形態の図１と同様に、中央部に比較して周辺部が持ち上がった湾曲形状の撮像面を有する撮像チップが凹形状の支持基板上に保持されて構成されている。

図１０は、第３の実施形態における撮像素子の撮像チップの構成を示す概略平面図である。第１の実施形態の図２と同様の構成要素については、これと同じ符号を付して説明を省略する。
撮像チップ１０００は、画素領域２０１、垂直走査回路２０２、読み出し回路２０３、水平走査回路２０４を備える。画素領域２０１は、複数の画素が行列状に配置されており、撮影レンズにより結像された光学像を受光する。

画素領域２０１は、複数の単位画素１０００Ａ，１０００Ｂ，１０００Ｃが行列状に配置される。同図に示すように、画素領域の中央部には単位画素１０００Ｃが配置され、周辺部には単位画素１０００Ａが配置される。両者の中間には単位画素１０００Ｂが配置される。単位画素１０００Ａ，１０００Ｂ，１０００Ｃはそれぞれ、暗電流抑制効果が異なる画素であり、暗電流抑制効果は１０００Ａ＜１０００Ｂ＜１０００Ｃの順に大きくなっている。各画素の詳細な構成については後述する。

撮像面の周辺領域が持ち上がった湾曲形状を有する撮像素子の場合、湾曲した周辺部には応力が加わるため、暗電流は平坦な中央部に比べて少なくなる傾向がある。この暗電流量の撮像面内差は、画質の劣化につながる。本実施形態では、撮像チップの湾曲形状に応じて、暗電流抑制効果の異なる画素を撮像面内に配置する。図１０のように、撮像チップ１０００の湾曲形状を有する周辺領域には暗電流抑制効果の小さい単位画素１０００Ａを配置し、平坦な中央領域には暗電流抑制効果の大きい単位画素１０００Ｃを配置する。このように各画素を配置することにより、湾曲形状を有する撮像素子の暗電流の撮像面内むらを抑制することができる。

図１１は、第３の実施形態による撮像素子の撮像チップにおける単位画素１０００Ａ，１０００Ｂ，１０００Ｃの主要部を示す概略断面図である。図１１（ａ），（ｂ），（ｃ）は、それぞれ単位画素１０００Ａ，１０００Ｂ，１０００Ｃの断面構成を表しており、各図で共通の箇所は同一の番号を付与してある。なお、増幅ＭＯＳトランジスタ、リセットＭＯＳトランジスタ、選択ＭＯＳトランジスタ及び配線層については省略してある。

１１０１Ａは単位画素１０００Ａの暗電流抑制領域、１１０１Ｂは単位画素１０００Ｂの暗電流抑制領域、１１０１Ｃは単位画素１０００Ｃの暗電流抑制領域である。図１１に示すように、暗電流抑制領域の面積を１１０１Ａ＜１１０１Ｂ＜１１０１Ｃの順に広くなるように形成することで、画素ごとの暗電流抑制効果を１０００Ａ＜１０００Ｂ＜１０００Ｃの順に高くすることができる。

第１の実施形態における画素との差異は、ゲート電極とフォトダイオード間の位置関係を、単位画素１０００Ａ，１０００Ｂ，１０００Ｃで異ならせている点である。即ち、本実施形態では、転送ＭＯＳトランジスタのゲート電極１１０３Ａ，１１０３Ｂ，１１０３Ｃの端部とフォトダイオード３０１の端部の位置関係を変えることにより、暗電流抑制領域１１０１Ａ，１１０１Ｂ，１１０１Ｃの面積を変化させている。

次に、図１２を用いて、単位画素１０００Ａ，１０００Ｂ，１０００Ｃの形成方法について説明する。
先ず、図１２（ａ）に示すように、ｎ型半導体基板４０１上に形成されたｐ型ウェル領域４０２内に、ｎ型の不純物領域からなるフォトダイオード３０１と、同じくｎ型の不純物領域からなるフローティングディフュージョン領域３０３を形成する。基板上部には、ゲート酸化膜１１０２Ａ，１１０２Ｂ，１１０２Ｃを介して、転送ＭＯＳトランジスタのゲート電極１１０３Ａ，１１０３Ｂ，１１０３Ｃを形成する。ここでは、ゲート酸化膜の幅を１１０２Ａ＜１１０２Ｂ＜１１０２Ｃの順に大きく、ゲート電極の幅（ゲート長）も同様に１１０３Ａ＜１１０３Ｂ＜１１０３Ｃの順に大きく形成する。以上の工程は既存の手法を用いて実現できるので、その説明は省略する。また、各部を形成する順番はこの限りではなく、例えば、後述する暗電流抑制領域を形成後にフローティングディフュージョン領域３０３Ａ，３０３Ｂ，３０３Ｃを形成するようにしても良い。

続いて、図１２（ｂ）に示すように、各画素のフォトダイオード３０１の上部を露出し、他の部分を覆うレジストパターン１２０１Ａ，１２０１Ｂ，１２０１Ｃを形成する。なお、ここでは、レジストパターンの開口を１２０１Ａ＜１２０１Ｂ＜１２０１Ｃに大きくしている。レジストパターン１２０１Ａ，１２０１Ｂ，１２０１Ｃの開口を同サイズとして、ゲート電極１１０３Ａ，１１０３Ｂ，１１０３Ｃを、次に述べるイオン注入工程でマスク材として用いても良い。

続いて、図１２（ｃ）に示すように、このレジストパターン１２０１Ａ，１２０１Ｂ，１２０１Ｃの開口を通じて半導体基板にｐ型不純物イオン（例えば、ボロンイオン）を注入する。これにより、暗電流抑制領域１１０１Ａ，１１０１Ｂ，１１０１Ｃが形成される。その結果、各画素の暗電流抑制領域の面積は１１０１Ａ＜１１０１Ｂ＜１１０１Ｃの順に広くなる。

暗電流抑制領域１１０１Ａ，１１０１Ｂ，１１０１Ｃを形成した後、図１２（ｄ）に示すように、アッシング処理又はウェット処理により、レジスト１２０１Ａ，１２０１Ｂ，１２０１Ｃを除去する。以上の方法により、画素領域毎に面積を変えた暗電流抑制領域を形成することができる。

これらの画素のうち、暗電流抑制効果の低い単位画素１０００Ａを、湾曲形状を有する周辺領域に配置し、暗電流抑制効果の高い単位画素１０００Ｃを、平坦部にあたる中央領域に配置し、両者の中間に単位画素１０００Ｂを配置する。このような配置にすることで、湾曲形状を有する撮像素子において、撮像面内における暗電流むらを抑制することができる。

なお、転送ＭＯＳトランジスタのゲート電極１１０３Ａ，１１０３Ｂ，１１０３Ｃとフォトダイオード３０１とは、一部がオーバーラップして形成されている。このオーバーラップによって、フォトダイオード３０１の開口が制限されるので、その分の感度が低下する。単位画素１０００Ａ，１０００Ｂ，１０００Ｃは、それぞれゲート電極１１０３Ａ，１１０３Ｂ，１１０３Ｃとフォトダイオード３０１とのオーバーラップ量が異なるので、画素によって感度の低下率が異なり、撮像面内で感度のムラを発生させる。従って、本実施形態においては、単位画素１０００Ａ，１０００Ｂ，１０００Ｃから読み出した信号に対し、感度の低下率に応じてゲインをかける、感度補正を行うことが好ましい。例えば、単位画素１０００Ａの信号に対しゲインＧ１をかけ、単位画素１０００Ｂの信号に対しゲインＧ２をかけ、単位画素１０００Ｃの信号に対しゲインＧ３をかける。各々のゲインの関係をＧ１＞Ｇ２＞Ｇ３とすることで、フォトダイオードと転送ゲート電極のオーバーラップ量の違いによって生じる画素ごとの感度ムラを補正することができる。
その他の構成については、実施例２と同様であるため、説明を省略する。

（第４の実施形態）
湾曲形状を有する撮像素子の撮像面内に加わる応力は、湾曲形状や製造方法によって異なる。そこで、本実施形態では、第１の実施形態とは異なる湾曲形状を有する撮像チップを備えた撮像素子に本発明を適用した例について開示する。

図１３は、第４の実施形態における撮像素子の概略断面図である。
撮像素子１３００は、ＣＭＯＳ撮像素子等であり、２次元配置された複数の画素を有する撮像チップ１４００が凹形状を有する支持基板１３０１上に保持されている。撮像チップ１４００は、図１３に示すように撮像面が球面形状を有する。支持基板１３０１と撮像チップ１４００との間隙には、例えば接着材１３０２が充填されている。図１３のように、撮像チップ１４００が球面形状を有することにより、像面湾曲を低減することができる。

球面形状の撮像面を有する撮像チップも、第１の実施形態で述べたように公知の技術で製造可能である。湾曲形状を球面にすると曲率は撮像面全てにおいて一定となるが、製造時に撮像チップ１４００に加わる応力は、製造条件によっては領域毎に異なる場合がある。例えば、通気孔１３０３を撮像チップ１４００の中央に設け、そこから排気することにより湾曲形状を形成した場合、撮像チップの周辺部に比べて中央部に応力がより加わる場合がある。そのような場合、暗電流は撮像チップの中央領域が最も少なく、周辺領域になるほど増加する特性を持つ。

図１４は、第４の実施形態における撮像素子の撮像チップの構成を示す概略平面図である。第１の実施形態の図２と同様の構成要素については、これと同じ符号を付して説明を省略する。
撮像チップ１４００において、画素領域２０１は、複数の単位画素３００Ａ，３００Ｂ，３００Ｃが行列状に配置されている。単位画素３００Ａ，３００Ｂ，３００Ｃは、第１の実施形態の図４で説明したように、それぞれ暗電流抑制領域の不純物濃度が異なる画素であり、各画素の暗電流抑制領域の不純物濃度は３００Ａ＜３００Ｂ＜３００Ｃの順に高くなる。従って、暗電流抑制効果は３００Ａ＜３００Ｂ＜３００Ｃの順に高くなっている。

図１４に示すように、加わる応力が大きい画素領域の中心付近には暗電流抑制効果の低い単位画素３００Ａが配置され、加わる応力が小さい周辺部には暗電流抑制効果の高い単位画素３００Ｃが配置されている。その中間には単位画素３００Ｂが配置される。以上のように配置することで、暗電流の面内むらを抑制することができる。なお、各単位画素３００Ａ，３００Ｂ，３００Ｃの構成及び形成方法は第１の実施形態と同様であるため、省略する。

なお、本実施形態では、単位画素３００Ａ，３００Ｂ，３００Ｃの代わりに、第２の実施形態における単位画素７００Ａ，７００Ｂ，７００Ｃ（図７等）、又は第３の実施形態における単位画素１０００Ａ，１０００Ｂ，１０００Ｃ（図１０等）を形成しても良い。

以上、本発明の好ましい諸実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

１００，１３００：撮像素子
２００，１４００：撮像チップ
２０１：画素領域
３００，３００Ａ，３００Ｂ，３００Ｃ，７００Ａ，７００Ｂ，７００Ｃ，１０００Ａ，１０００Ｂ，１０００Ｃ：単位画素
３０１：フォトダイオード
３０２：転送ＭＯＳトランジスタ
３０３：フローティングディフュージョン領域
３０４：増幅ＭＯＳトランジスタ
３０５：リセットＭＯＳトランジスタ
３０６：選択ＭＯＳトランジスタ
３０７：垂直出力線
４０１：半導体基板
４０２：ウェル領域
４０４Ａ，４０４Ｂ，４０４Ｃ，８０１Ａ，８０１Ｂ，８０１Ｃ，１１０１Ａ，１１０１Ｂ，１１０１Ｃ：暗電流抑制領域

Claims

少なくとも一部が湾曲面に形成された撮像面を有する撮像素子であって、
第１導電型の不純物領域からなる光電変換領域と、前記光電変換領域の表面に形成され、第２導電型の不純物領域からなる暗電流抑制領域とを備えた複数の画素を備えており、
前記複数の画素は、前記暗電流抑制領域の面積が異なる２種以上の画素を含むことを特徴とする撮像素子。
前記２種以上の画素は、当該２種以上の画素が配された位置における前記撮像面の形状に対応して、前記暗電流抑制領域の面積が異なることを特徴とする請求項１に記載の撮像素子。
前記２種以上の画素は、当該２種以上の画素が配された位置における前記撮像面の曲率に対応して、前記暗電流抑制領域の面積が異なることを特徴とする請求項１に記載の撮像素子。
前記２種以上の画素は、
前記撮像面のうち、曲率の小さい位置に配された第１の画素と、
前記撮像面のうち、第１の画素の配置された位置よりも曲率の大きい位置に配された第２の画素と
を含み、
前記第１の画素は、前記第２の画素よりも前記暗電流抑制領域の面積が広いことを特徴とする請求項３に記載の撮像素子。
前記２種以上の画素は、当該２種以上の画素が配された位置における前記撮像面にかかる応力に対応して、前記暗電流抑制領域の面積が異なることを特徴とする請求項１に記載の撮像素子。
前記２種以上の画素は、
前記撮像面のうち、応力の小さい位置に配された第１の画素と、
前記撮像面のうち、第１の画素の配置された位置よりも応力の大きい位置に配された第２の画素と
を含み、
前記第１の画素は、前記第２の画素よりも前記暗電流抑制領域の面積が広いことを特徴とする請求項５に記載の撮像素子。
前記２種以上の画素は、前記光電変換領域の端部のうち少なくとも一部と、前記暗電流抑制領域の端部のうち少なくとも一部との位置関係が異なり、前記暗電流抑制領域の面積が異なることを特徴とする請求項１〜５のいずれか１項に記載の撮像素子。
前記複数の画素は、前記光電変換領域に蓄積された電荷信号の転送を制御する転送制御部を備えており、
前記２種以上の画素は、前記光電変換領域の前記転送制御部から遠い方の端部と、前記暗電流抑制領域の端部との距離が異なり、前記暗電流抑制領域の面積が異なることを特徴とする請求項１〜５のいずれか１項に記載の撮像素子。
前記複数の画素は、前記光電変換領域にオーバーラップして設けられ、前記光電変換領域に蓄積された電荷信号の転送を制御する転送制御部を備えており、
前記２種以上の画素は、前記光電変換領域の前記転送制御部の下部に位置する端部と、前記暗電流抑制領域の端部との距離が異なり、前記暗電流抑制領域の面積が異なることを特徴とする請求項１〜５のいずれか１項に記載の撮像素子。
少なくとも一部が湾曲面に形成された撮像面を有する撮像素子の製造方法であって、
第１導電型の不純物領域からなる光電変換領域と、前記光電変換領域の表面に形成され、第２導電型の不純物領域からなる暗電流抑制領域とを備えた複数の画素を形成する際に、前記複数の画素のうちの２種以上の画素を、前記暗電流抑制領域の面積が異なるように形成することを特徴とする撮像素子の製造方法。
前記２種以上の画素について、当該２種以上の画素が配された位置における前記撮像面の形状に対応して、前記暗電流抑制領域の面積を異ならせることを特徴とする請求項１０に記載の撮像素子の製造方法。
前記２種以上の画素について、当該２種以上の画素が配された位置における前記撮像面の曲率に対応して、前記暗電流抑制領域の面積を異ならせることを特徴とする請求項１０に記載の撮像素子の製造方法。
前記２種以上の画素は、
前記撮像面のうち、曲率の小さい位置に配された第１の画素と、
前記撮像面のうち、第１の画素の配置された位置よりも曲率の大きい位置に配された第２の画素と
を含み、
前記第１の画素は、前記第２の画素よりも前記暗電流抑制領域の面積が広いことを特徴とする請求項１２に記載の撮像素子の製造方法。
前記２種以上の画素について、当該２種以上の画素が配された位置における前記撮像面にかかる応力に対応して、前記暗電流抑制領域の面積を異ならせることを特徴とする請求項１０に記載の撮像素子の製造方法。
前記２種以上の画素は、
前記撮像面のうち、応力の小さい位置に配された第１の画素と、
前記撮像面のうち、第１の画素の配置された位置よりも応力の大きい位置に配された第２の画素と
を含み、
前記第１の画素は、前記第２の画素よりも前記暗電流抑制領域の面積が広いことを特徴とする請求項１４に記載の撮像素子の製造方法。
前記２種以上の画素について、前記光電変換領域の端部のうち少なくとも一部と、前記暗電流抑制領域の端部のうち少なくとも一部との位置関係を異ならせることにより、前記暗電流抑制領域の面積を異ならせることを特徴とする請求項１０〜１４のいずれか１項に記載の撮像素子の製造方法。
前記複数の画素に、前記光電変換領域に蓄積された電荷信号の転送を制御する転送制御部を形成し、
前記２種以上の画素について、前記光電変換領域の前記転送制御部から遠い方の端部と、前記暗電流抑制領域の端部との距離を異ならせることにより、前記暗電流抑制領域の面積を異ならせることを特徴とする請求項１０〜１４のいずれか１項に記載の撮像素子の製造方法。
前記複数の画素に、前記光電変換領域にオーバーラップして設けられ、前記光電変換領域に蓄積された電荷信号の転送を制御する転送制御部を形成し、
前記２種以上の画素について、前記光電変換領域の前記転送制御部の下部に位置する端部と、前記暗電流抑制領域の端部との距離を異ならせることにより、前記暗電流抑制領域の面積を異ならせることを特徴とする請求項１０〜１４のいずれか１項に記載の撮像素子の製造方法。