JP2017069493A - 配線基板及び配線基板の製造方法 - Google Patents

Abstract

【課題】実装性の向上を図ることが可能な配線基板及びその製造方法の提供を目的とする。
【解決手段】本発明の配線基板１０では、Ｆ面ソルダーレジスト層２９Ｆに、最外導電層１６Ａの一部をＦ面導体パッド２３として露出させる複数の小径開孔２７Ａと複数の大径開孔２７Ｂとが形成され、小径開孔２７Ａと大径開孔２７Ｂとには小径バンプ４１Ａと大径バンプ４１Ｂとがそれぞれ形成されている。そして、小径バンプ４１Ａのうち大径バンプ４１Ｂと導通接続されている第１の小径バンプ４１Ｅと大径バンプ４１Ｂと導通接続されていない第２の小径バンプ４１Ｆとの高さの差が５．０μｍ以下となっている。
【選択図】図６

Description

本発明は、バンプを有する配線基板及びその製造方法に関する。

従来、この種の配線基板として、複数のバンプが共通の実装電子部品に接続されるものが知られている（例えば、特許文献１参照）。

特開２０１３−１７２０７３号公報（段落［００１７］、図６）

しかしながら、上述した従来の配線基板では、バンプの高さのばらつきが大きいと、電子部品の実装性が悪くなるという問題が考えられる。

本発明に係る配線基板は、導電層と、前記導電層を覆う絶縁層と、共通の前記絶縁層に貫通形成される複数の大径開孔及び複数の小径開孔と、前記大径開孔に形成される大径バンプと、前記小径開孔に形成されかつ前記大径バンプに導通接続されている第１の小径バンプと、前記小径開孔に形成され、前記大径バンプに導通接続されていない第２の小径バンプと、を備える配線基板であって、前記第１の小径バンプと前記第２の小径バンプとの高さの差が５．０μｍ以下である。

本発明の第１実施形態に係る配線基板の平面図 配線基板における内蔵電子部品周辺の拡大平面図 図２のＡ−Ａ切断面における回路基板の側断面図 バンプ周辺の断面図 バンプ周辺の拡大断面図 配線基板における内蔵電子部品周辺の拡大平面図 配線基板の製造工程を示す図 配線基板の製造工程を示す図 配線基板の製造工程を示す図 配線基板の製造工程を示す図 ＣＰＵが実装されている配線基板の断面図 （Ａ）変形例に係る配線基板の断面図、（Ｂ）配線基板の製造に用いられるキャビティ付き基板の断面図

［第１実施形態］
以下、本発明の第１実施形態を図１〜図１１に基づいて説明する。本実施形態に係る配線基板１０は、例えば、携帯電話、スマートフォン用のマザーボードとして使用されるもので、図１に示すように、２つのＣＰＵ９０，９０、その他の各種電子部品９５が実装されて使用される。また、配線基板１０には、２つのＣＰＵ９０，９０を中継する中継電子部品８０（本発明の「内蔵電子部品」に相当する）が内蔵されている。

図２には、配線基板１０における中継電子部品８０が内蔵されている部分周辺の拡大平面図が示され、図３には、その断面構造が示されている。配線基板１０は、コア基板１１の表側面であるＦ面１１Ｆと裏側面であるＢ面１１Ｂとにビルドアップ層１４を積層してなる。コア基板１１は、絶縁性部材で構成され、その表裏の両面には、コア導電層１２がそれぞれ形成されている。表側のコア導電層１２と裏側のコア導電層１２とは、コア基板１１を貫通するスルーホール導体１３によって接続されている。スルーホール導体１３は、コア基板１１を貫通するスルーホール１３Ａの壁面に、例えば、銅のめっきが形成されることにより形成されている。コア基板１１の厚さは、約６０〜７００μｍになっていて、コア導電層１２の厚さは、約７〜３５μｍになっている。なお、コア基板１１は、特開２０１２−６９９２６号公報の図１〜図２に示されるような製造方法によって製造されてもよい。

コア基板１１のＦ面１１Ｆ側のビルドアップ層１４もＢ面１１Ｂ側のビルドアップ層１４も共に、コア基板１１側から絶縁樹脂層１５と導電層１６とを交互に積層してなる。絶縁樹脂層１５は、絶縁性材料で構成され、その厚さは、約１０〜３０μｍになっている。導電層１６は、金属（例えば、銅）で構成され、その厚さは、約５〜１５μｍになっている。

コア基板１１に最も近い最内の導電層１６とコア導電層１２とは、最内の絶縁樹脂層１５を貫通するビア導体１８によって接続されている。また、積層方向で隣り合う導電層１６，１６同士は、それら導電層１６，１６の間に位置する絶縁樹脂層１５を貫通するビア導体１８によって接続されている。なお、これらビア導体１８は、コア基板１１側に向かって徐々に縮径した錐台状になっている。

図３に示すように、コア基板１１のＦ面１１Ｆ側のビルドアップ層１４には最外導電層１６Ａの下に絶縁樹脂層１５を貫通するキャビティ３０が形成されていて、そのキャビティ３０には、中継電子部品８０が収容されている。詳細には、Ｆ面１０Ｆ側の最外導電層１６Ａよりも内側（コア基板１１側）に位置する導電層１６には、プレーン層３１が形成されていて、プレーン層３１がキャビティ３０の底面として露出する。中継電子部品８０は、接着層３３を介してプレーン層３１に固定されている。また、中継電子部品８０は、例えば、基板であり、表側面に複数の接続部（図示せず）を有し、それら接続部がビア導体１８を介してＦ面１０Ｆ側の最外導電層１６Ａに接続している。

複数の導電層１６のうち最も外側に配置される最外導電層１６Ａ，１６Ａ上には、絶縁性のソルダーレジスト層２９，２９が形成されている。なお、ソルダーレジスト層２９の厚さは、約７〜２５μｍとなっている。

配線基板１０のＢ面１０Ｂ側のソルダーレジスト層２９（以下、「Ｂ面ソルダーレジスト層２９Ｂ」という。）には、Ｂ面１０Ｂ側の最外導電層１６Ａの一部をＢ面導体パッド２４として露出させるＢ面開孔２８が複数形成されていて、Ｂ面導体パッド２４の上には、Ｂ面めっき層４２が形成されている。Ｂ面めっき層４２は、Ｂ面開孔２８の底部に配置されて、Ｂ面ソルダーレジスト層２９Ｂの外面に対して凹んでいる。Ｂ面めっき層４２は、無電解Ｎｉ／Ｐｄ／Ａｕ金属層で構成されている。Ｂ面めっき層４２におけるＮｉ層の厚さは３〜１０μｍ、Ｐｄ層の厚さは０．１〜１μｍ、Ａｕ層の厚さは０．０３〜０．１μｍになっている。なお、当該Ｂ面の表面処理については、特に限定されず、例えば、無電解Ｎｉ／Ａｕ層、ＯＳＰ膜等を形成する表面処理であってもよい。

配線基板１０のＦ面１０Ｆ側には、ＣＰＵ９０（図１参照）を実装するためのバンプ４１が形成されている。具体的には、図３に示すように、配線基板１０のＦ面１０Ｆ側のソルダーレジスト層２９（以下、「Ｆ面ソルダーレジスト層２９Ｆ」という。本発明の「絶縁層」に相当する）には、Ｆ面１０Ｆ側の最外導電層１６Ａの一部をＦ面導体パッド２３として露出させるＦ面開孔２７が複数形成されていて、このＦ面導体パッド２３上にバンプ４１が形成されている。これらバンプ４１群により本発明の「電子部品実装部」が構成されている。また、最外導電層１６ＡのうちＦ面導体パッド２３が設けられる部分には、ランド２５が形成されている。なお、「パッド」とは、最外導電層１６Ａのうち表面実装するための部分をいう。また、「ランド」とは、導電層１６のうちビア導体１８やバンプ４１に繋がるパターンをいい、最外導電層１６Ａ以外の導電層１６にも複数形成されている。

図４に示すように、バンプ４１はＦ面開孔２７内を充填すると共に、Ｆ面ソルダーレジスト層２９Ｆの外側に突出し、外周部がＦ面ソルダーレジスト層２９Ｆ上に配置されている。なお、バンプ４１は、無電解Ｎｉ／Ｐｄ／Ａｕ金属層で構成され、図５に示すようにＮｉ丘部４１ＬがＰｄ被膜４１ＭとＡｕ被膜４１Ｎとに順に被覆されてなる。Ｎｉ丘部４１Ｌの厚さは１５〜３０μｍであり、Ｐｄ被膜４１ＭとＡｕ被膜４１Ｎとの厚さは０．０１〜０．１μｍである。

さて、図４に示すように、複数のＦ面開孔２７には、互いに径が異なる小径開孔２７Ａと大径開孔２７Ｂとが含まれている。Ｆ面開孔２７は、Ｆ面ソルダーレジスト層２９Ｆの表面側端部から最外導電層１６Ａ側へ近づくにつれて先細りしていて、小径開孔２７Ａのうちソルダーレジスト層２９の表面側端部における内径は約１５〜３５μｍであり、最外導電層１６Ａ側端部における内径（小径のＦ面導体パッド２３の外径）は約１０〜３０μｍである。また、大径開孔２７Ｂのうちソルダーレジスト層２９の表面側端部における内径は約６０〜８０μｍであり、最外導電層１６Ａ側端部における内径（大径のＦ面導体パッド２３の外径）は約５５〜７５μｍである。そして、小径開孔２７Ａと大径開孔２７Ｂとには、小径バンプ４１Ａと大径バンプ４１Ｂとがそれぞれ形成されている。なお、最外導電層１６Ａのうち小径バンプ４１Ａと接続されるランド２５の径は、大径バンプ４１Ｂと接続されるランド２５の径よりも大きくなっている。

また、図３に示すように、小径開孔２７Ａは、配線基板１０の厚さ方向から見たときにキャビティ３０に重なる位置に配置され、大径開孔２７Ｂは、配線基板１０の厚さ方向から見たときにキャビティ３０の外側に配置されている。

つまり、配線基板１０の厚さ方向から見たときにキャビティ３０に重なる位置に小径バンプ４１Ａが配され、その周囲に大径バンプ４１Ｂが配されている。また、小径バンプ４１Ａは下方のビア導体１８を介して中継電子部品８０に接続されている。なお、小径バンプ４１Ａ，４１Ａ同士の間隔（ピッチ）は、３０〜８０μｍになっていて、大径バンプ４１Ｂ，４１Ｂ同士の間隔（ピッチ）は、約３０〜１８０μｍになっている。

図６には、Ｆ面ソルダーレジスト層２９Ｆを除去した状態の配線基板１０の拡大平面図が示されている。同図に示すように、小径バンプ４１Ａ群のうち配線基板１０の厚さ方向から見たときにキャビティ３０の外縁部に重なる小径バンプ４１Ａは、最外導電層１６Ａを介して大径バンプ４１Ｂに導通接続されている。一方、その内側に配される小径バンプ４１Ａは、大径バンプ４１Ｂに導通接続されていない。これら小径バンプ４１Ａのうち、大径バンプ４１Ｂと導通接続されているものが本発明の第１の小径バンプ４１Ｅに相当し、大径バンプ４１Ｂと導通接続されていないものが本発明の第２の小径バンプ４１Ｆに相当する。なお、第１の小径バンプ４１Ｅと大径バンプ４１Ｂとは、ビア導体１８や最外導電層１６Ａ以外の導電層１６を介して接続されていてもよい。また、第１の小径バンプ４１Ｅと中継電子部品８０内の回路を介して導通接続されている（めっき処理時に導通接続される）小径バンプ４１Ａも、第１の小径バンプ４１Ｅに相当する。

また、相互に導通接続されている第１の小径バンプ４１Ｅと大径バンプ４１Ｂとにおいては、大径バンプ４１Ｂと最外導電層１６Ａとの接続面積の合計が第１の小径バンプ４１Ｅと最外導電層１６Ａとの接続面積の合計の５倍以下となるように、大きさや接続個数が設定されている。本実施形態では、例えば、１つの大径バンプ４１Ｂと３つの小径バンプ４１Ｅとが導通接続されている。

ここで、図４に示すように、各バンプ４１は、大径バンプ４１Ｂであるか小径バンプ４１Ｅであるか、及び、径の異なるバンプ４１と接続されているか、により高さが異なっている。詳細には、第１の小径バンプ４１Ｅと導通接続されていない大径バンプ（以下、適宜、第２の大径バンプ４１Ｈという）、第１の小径バンプ４１Ｅ、第１の小径バンプ４１Ｅと導通接続されている大径バンプ（以下、適宜、第１の大径バンプ４１Ｇという）、第２の小径バンプ４１Ｆの順に高くなっていて、それらの差の最大値は１０．０μｍ以下になっている。なかでも、第１の小径バンプ４１Ｅと第２の小径バンプ４１Ｆとの高さの差Ｓは５．０μｍ以下となっている。

配線基板１０の構造に関する説明は以上である。次に、配線基板１０の製造方法を図７〜図１０に基づいて説明する。

（１）まず、図７に示すように、中継電子部品８０を内蔵する基板５０が準備される。基板５０は、以下のようにして得られる。即ち、コア基板１１に複数の絶縁樹脂層１５と導電層１６が交互に積層されると共に、その積層の途中で形成されるキャビティ３０に中継電子部品８０が収容される。そして、最も外側に配置される最外導電層１６Ａ，１６Ａ上にソルダーレジスト層２９，２９が形成されることで基板５０が得られる。なお、基板５０の表裏の一方側のＦ面５０Ｆが配線基板１０のＦ面１０Ｆとなり、他方側のＢ面５０Ｂが配線基板１０のＢ面１０Ｂとなる。

（２）図８に示すように、リソグラフィ処理によって、基板５０のうち表裏の一方側の面であるＦ面５０Ｆ側のＦ面ソルダーレジスト層２９Ｆに、Ｆ面５０Ｆ側の最外導電層１６Ａの一部をＦ面導体パッド２３として露出させるＦ面開孔２７（小径開孔２７Ａ及び大径開孔２７Ｂ）が形成される。また、基板５０のうち表裏の他方側の面であるＢ面５０Ｂ側のＢ面ソルダーレジスト層２９Ｂに、Ｂ面５０Ｂ側の最外導電層１６Ａの一部をＢ面導体パッド２４として露出させるＢ面開孔２８が形成される。

（３）図９に示すように、Ｆ面ソルダーレジスト層２９Ｆが樹脂保護膜４３にて被覆される。そして、基板５０のＢ面５０Ｂ側に無電解めっき処理が行われ、Ｂ面導体パッド２４上にＢ面めっき層４２が形成される。詳細には、まず、無電解ニッケルめっき処理によってＢ面導体パッド２４上に無電解Ｎｉ層が形成される。次いで、無電解パラジウムめっき処理によって、無電解Ｎｉ層の上に無電解Ｐｄ層が形成され、無電解金めっき処理によって、無電解Ｐｄ層上に無電解Ａｕ層が形成される。

（４）Ｆ面ソルダーレジスト層２９Ｆを被覆する樹脂保護膜４３が除去されると共に、Ｂ面ソルダーレジスト層２９Ｂが樹脂保護膜４３にて被覆される（図１０参照）。そして、基板５０のＦ面５０Ｆ側に無電解めっき処理が行われ、Ｆ面導体パッド２３上にバンプ４１が形成される。

具体的には、Ｆ面５０Ｆに無電解ニッケルめっき液が浸漬され、Ｎｉ丘部４１Ｌが形成される。Ｎｉ丘部４１Ｌは、Ｆ面開孔２７（小径開孔２７Ａ及び大径開孔２７Ｂ）を充填すると共に、Ｆ面ソルダーレジスト層２９Ｆの上表面から突出する。Ｎｉ丘部４１ＬのうちＦ面ソルダーレジスト層２９Ｆから突出する部分はドーム状になっていて、当該突出部分の外周部はＦ面ソルダーレジスト層２９Ｆ上に重ねて配置される。次いで、無電解パラジウムめっき処理と無電解金めっき処理が行われる。具体的には、基板５０のＦ面５０Ｆに無電解パラジウムめっき液が浸漬され、さらに、無電解金めっき液が浸漬される。無電解パラジウムめっき処理及び無電解金めっき処理が行われると、図５に示すように、Ｎｉ丘部４１Ｌ上にＰｄ被膜４１ＭとＡｕ被膜４１Ｎとが積層され、バンプ４１が形成される。

（５）Ｂ面ソルダーレジスト層２９Ｂを被覆する樹脂保護膜４３が除去されて、図３に示した配線基板１０が完成する。

本実施形態の配線基板１０の構造及び製造方法に関する説明は以上である。次に、配線基板１０の作用効果について説明する。

図１１に示すように、本実施形態の配線基板１０は、Ｆ面１０Ｆ側にＣＰＵ９０が実装されて使用される。詳細には、配線基板１０のＢ面１０Ｂ側が平坦テーブル（図示せず）に吸着された状態で、Ｆ面１０Ｆ側のバンプ４１とＣＰＵ９０の裏面に形成された半田ボール（図示せず）とが接続され、第１及び第２の小径バンプ４１Ｅ，４１Ｆと第１及び第２の大径バンプ４１Ｇ，４１Ｈとに対して共通のＣＰＵ９０が実装される。なお、本実施形態では、配線基板１０に２つのＣＰＵ９０，９０が実装され、中継電子部品８０上に配置された小径バンプ４１Ａ群のうち図１１における右半分の小径バンプ４１Ａ群と、左半分の小径バンプ４１Ａ群とがそれぞれ異なるＣＰＵ９０に接続されている。

さて、各バンプ４１の高さのばらつきが大きいと、ＣＰＵ９０の実装性が悪くなると考えられるが、各バンプ４１の高さのばらつきは以下のように生じるものだと考えられる。即ち、基板５０のＦ面５０Ｆに無電解ニッケルめっき液が浸漬されると、無電解ニッケルめっき液に含まれる還元剤によりＦ面導体パッド２３上に電子が発生し、その電子とニッケルイオンとが結合することでＦ面導体パッド２３上にニッケルが析出する。このとき、無電解ニッケルめっき液中に露出している導体の面積（つまり、Ｆ面導体パッド２３の面積又はＦ面導体パッド２３上に析出したニッケルの表面の面積）が大きい程、還元剤により発生する電子の数が多くなるため、小径のＦ面導体パッド２３と大径のＦ面導体パッド２３とが互いに独立している場合（第２の小径バンプ４１Ｆと第２の大径バンプ４１Ｈとが形成される場合）、ニッケルは小径のＦ面導体パッド２３上よりも大径のＦ面導体パッド２３上に多く析出する。

また、還元剤により電子が発生する際に水素ガスが発生するが、この水素ガスがＦ面開孔２７内に付着するとニッケルの析出が妨げられる。そして、大径開孔２７Ｂ内に付着した水素ガスよりも小径開孔２７Ａ内に付着した水素ガスの方が離脱しにくいので、小径開孔２７Ａ内のニッケル析出が大径開孔２７Ｂ内のニッケル析出よりも遅くなり、小径バンプ４１Ａ（第２の小径バンプ４１Ｆ）が大径バンプ４１Ｂ（第２の大径バンプ４１Ｈ）よりも小さくなると考えられる。なお、Ｆ面開孔２７の外径が５０μｍ以上であれば、水素ガスの離脱のしやすさはあまり変わらず、高さのばらつきも小さくなると考えられる。

ところで、小径のＦ面導体パッド２３と大径のＦ面導体パッド２３とが相互に導通接続されている場合（第１の小径バンプ４１Ｅと第１の大径バンプ４１Ｇとが形成される場合）、大径のＦ面導体パッド２３上で発生した電子が最外導電層１６Ａを通じて小径のＦ面導体パッド２３に移動することが考えられる。このため、大径のＦ面導体パッド２３上に析出されるはずであるニッケルが小径のＦ面導体パッド２３上に析出されるので、第１の小径バンプ４１Ｅが第１の大径バンプ４１Ｇよりも大きくなると共に、相互に導通接続されている第１の小径バンプ４１Ｅと第１の大径バンプ４１Ｇとの高さの差が、互いに独立している第２の小径バンプ４１Ｆと第２の大径バンプ４１Ｈとの高さの差よりも小さくなる。

ここで、大径のＦ面導体パッド２３に導通接続されている小径のＦ面導体パッド２３上のニッケル析出が独立している小径のＦ面導体パッド２３上のニッケル析出よりも著しく速くなると、第１の小径バンプ４１Ｅと第２の小径バンプ４１Ｆとの差が著しく大きくなってしまうと考えられる。そして、間隔の小さい小径バンプ４１Ａ群の高さのばらつきが実装性に与える影響は、特に大きいと考えられる。

これに対して、本実施形態では、１つの第１の大径バンプ４１Ｇに対して複数の第１の小径バンプ４１Ｅを導通接続し、相互に導通接続されている第１の大径バンプ４１Ｇと第１の小径バンプ４１Ｅとのうちの第１の大径バンプ４１Ｇと最外導電層１６Ａとの接続面積の合計と、第１の小径バンプ４１Ｅと最外導電層１６Ａとの接続面積の合計との差を小さくしているので、大径のＦ面導体パッド２３から小径のＦ面導体パッド２３に流れ込む電子が少なくなり、第１の小径バンプ４１Ｅと第２の小径バンプ４１Ｆとの高さの差を小さく、５．０μｍ以下とすることができる。本実施形態の配線基板１０では、第１の小径バンプ４１Ｅと第２の小径バンプ４１Ｆとの高さの差が５．０μｍ以下となっているので、ＣＰＵ９０の実装性が向上される。また、各バンプ４１の高さの差の最大値が１０．０μｍ以下になっていることからも、ＣＰＵ９０の実装性の向上が図られる。

なお、第１の大径バンプ４１Ｇと第２の大径バンプ４１Ｈとにおいては、小径のＦ面導体パッド２３と導通接続されている大径のＦ面導体パッド２３上の電子が小径のＦ面導体パッド２３に移動する分、小径のＦ面導体パッド２３と導通接続されている大径のＦ面導体パッド２３上のニッケル析出が遅くなり、第１の大径バンプ４１Ｇが第２の大径バンプ４１Ｈよりも小さくなる。しかしながら、大径のＦ面導体パッド２３上で発生する電子の数に対して、大径のＦ面導体パッド２３から小径のＦ面導体パッド２３に移動する電子の数は僅かであるため、第１の大径バンプ４１Ｇと第２の大径バンプ４１Ｈとの高さの差は第１の小径バンプ４１Ｅと第２の小径バンプ４１Ｆとの高さの差よりも小さく、問題になりにくい。

［他の実施形態］
本発明は、上記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。

（１）上記実施形態では、配線基板１０が中継電子部品８０を内蔵する構成であったが、中継電子部品８０を内蔵しない構成であってもよい。

（２）上記実施形態では、本発明の「配線基板」の例として、コア基板１１を有する配線基板１０を示したが、図１２（Ａ）に示す配線基板１０Ｗのように、コア基板を有さないコアレス基板であってもよい。なお、配線基板１０Ｗは、まず、図１２（Ｂ）に示すキャビティ付き基板１００Ｗが準備され、そのキャビティ付き基板１００Ｗのキャビティ３０に中継電子部品８０が収容されて、絶縁樹脂層１５、導電層１６及びソルダーレジスト層２９が積層されることで形成される。なお、導体パッド２３，２４、バンプ４１及びＢ面めっき層４２は、上記実施形態と同様にして、形成される。

（３）バンプ４１は、例えば、無電解Ｎｉ／Ａｕ等の他の無電解めっきで構成されてもよいし、電解めっきで構成されていてもよい。

（４）上記実施形態では、１つの第１の大径バンプ４１Ｇに対して複数の第１の小径バンプ４１Ｅが導通接続されていたが、１つの第１の小径バンプ４１Ｅのみが導通接続されていてもよい。また、複数の第１の大径バンプ４１Ｇと１つ又は複数の第１の小径バンプ４１Ｅとが導通接続されていてもよい。

１０，１０Ｗ 配線基板
１６ 導電層
１６Ａ 最外導電層
２７Ａ 小径開孔
２７Ｂ 大径開孔
２９Ｆ Ｆ面ソルダーレジスト層（絶縁層）
３０ キャビティ
４１ バンプ
４１Ａ 小径バンプ
４１Ｂ 大径バンプ
４１Ｅ 第１の小径バンプ
４１Ｆ 第２の小径バンプ
８０ 中継電子部品（内蔵電子部品）
９０ ＣＰＵ（実装電子部品）

Claims (17)

1. 導電層と、
   前記導電層を覆う絶縁層と、
   共通の前記絶縁層に貫通形成される複数の大径開孔及び複数の小径開孔と、
   前記大径開孔に形成される大径バンプと、
   前記小径開孔に形成されかつ前記大径バンプに導通接続されている第１の小径バンプと、
   前記小径開孔に形成され、前記大径バンプに導通接続されていない第２の小径バンプと、を備える配線基板であって、
   前記第１の小径バンプと前記第２の小径バンプとの高さの差が５．０μｍ以下である。
2. 請求項１に記載の配線基板において、
   前記第１の小径バンプは、前記第２の小径バンプよりも高い。
3. 請求項１又は２に記載の配線基板において、
   前記第１の小径バンプと前記第１の小径バンプに導通接続されている前記大径バンプとの高さの差は、前記第２の小径バンプと前記第１の小径バンプに導通接続されていない前記大径バンプとの高さの差よりも小さい。
4. 請求項１乃至３のうち何れか１の請求項に記載の配線基板において、
   相互に導通接続されている前記大径バンプと前記第１の小径バンプとのうちの前記大径バンプと前記導電層との接続面積の合計が、前記第１の小径バンプと前記導電層との接続面積の合計の５倍以下である。
5. 請求項１乃至４のうち何れか１の請求項に記載の配線基板において、
   前記導電層のうち前記大径バンプが接続されているランドの径が、前記第１又は第２の小径バンプが接続されているランドの径よりも大きい。
6. 請求項１乃至５のうち何れか１の請求項に記載の配線基板において、
   前記第１及び第２の小径バンプと前記導電層との接続面の直径は、１０〜３０μｍであり、前記大径バンプと前記導電層との接続面の直径は、５５〜７５μｍである。
7. 請求項１乃至６のうち何れか１の請求項に記載の配線基板において、
   内蔵電子部品を収容するキャビティを有し、
   複数の前記第１及び第２の小径バンプは、前記配線基板の厚さ方向から見て前記キャビティに重ねて配置されると共に前記内蔵電子部品に接続され、
   複数の前記大径バンプは、前記配線基板の厚さ方向から見て前記キャビティの外側に配置されている。
8. 請求項７に記載の配線基板において、
   前記第１の小径バンプが前記配線基板の厚さ方向から見て前記キャビティの外縁部に重ねて配置され、前記第２の小径バンプがその内側に配置されている。
9. 請求項７又は８に記載の配線基板において、
   前記キャビティに重ねて配置された複数の前記第１及び第２の小径バンプの少なくとも一部と、前記キャビティの周辺に配置された前記大径バンプと、から、共通の実装電子部品が実装される電子部品実装部が構成される。
10. 請求項１乃至９のうち何れか１の請求項に記載の配線基板において、
    前記第１及び第２の小径バンプと前記大径バンプとは、無電解めっきで形成されている。
11. 請求項１０に記載の配線基板において、
    前記第１及び第２の小径バンプと前記大径バンプとは、無電解Ｎｉ／Ｐｄ／Ａｕ金属層で構成されている。
12. 導電層を絶縁層によって覆うことと、
    共通の前記絶縁層に、複数の大径開孔及び複数の小径開孔を形成することと、
    前記大径開孔に大径バンプを形成することと、
    一部の小径開孔に、前記大径バンプに導通接続されている第１の小径バンプを形成することと、
    他の一部の小径開孔に、前記大径バンプに導通接続されていない第２の小径バンプを形成することと、を行う配線基板の製造方法であって、
    前記第１の小径バンプと前記第２の小径バンプとの高さの差を５．０μｍ以下とする。
13. 請求項１２に記載の配線基板の製造方法において、
    前記第１及び第２の小径バンプと前記大径バンプとを無電解めっきにより形成する。
14. 請求項１２又は１３に記載の配線基板の製造方法において、
    相互に導通接続されている前記大径バンプと前記第１の小径バンプとのうちの前記大径バンプと前記導電層との接続面積の合計を、前記第１の小径バンプと前記導電層との接続面積の合計の５倍以下とする。
15. 請求項１２乃至１４のうち何れか１の請求項に記載の配線基板の製造方法において、
    前記第１及び第２の小径バンプと前記導電層との接続面の直径を１０〜３０μｍとし、前記大径バンプと前記導電層との接続面の直径を５５〜７５μｍとする。
16. 請求項１２乃至１５のうち何れか１の請求項に記載の配線基板の製造方法において、
    内蔵電子部品を収容するキャビティを形成し、
    複数の前記第１及び第２の小径バンプを、前記配線基板の厚さ方向から見て前記キャビティに重ねて配置すると共に前記内蔵電子部品に接続し、
    複数の前記大径バンプを、前記配線基板の厚さ方向から見て前記キャビティの外側に配置する。
17. 請求項１６に記載の配線基板の製造方法において、
    前記第１の小径バンプを前記配線基板の厚さ方向から見て前記キャビティの外縁部に重ねて配置し、前記第２の小径バンプをその内側に配置する。

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