JP2017068345A5 - - Google Patents
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Description
しかしながら、故障が発生していない装置Aが、故障が発生した装置Bに信号を出力しても、故障が発生した装置Bは、リセット処理を実行中なので、故障が発生した装置Bは、応答を返すことができない。そのため、装置Aは、応答を待ち続け、あるいは同じ信号の出力を繰り返す。その結果、システム全体の処理が停滞してしまう。
マスタ装置13−1〜13−mおよびスレーブ装置12−1〜12−nが、バス18に接続されることができる。
第1のスレーブ装置12−1に故障が発生したときには、以下が実行される。
第1のスレーブ装置12−1のみがリセットされる。それと同時に、第1のダミースレーブ装置17とバス18とが接続される。有効データがあることを表わす信号を第1のダミースレーブ装置17が第1のスレーブ装置12−1に代わって、受信したときに、第1のダミースレーブ装置17は、信号の受信が可能なことを表わす信号を出力する。
第1のスレーブ装置12−1のみがリセットされる。それと同時に、第1のダミースレーブ装置17とバス18とが接続される。有効データがあることを表わす信号を第1のダミースレーブ装置17が第1のスレーブ装置12−1に代わって、受信したときに、第1のダミースレーブ装置17は、信号の受信が可能なことを表わす信号を出力する。
マスタ装置MAi(i=1〜n)に対応する有効性フラグが「1」であることは、バスシステム21がマスタ装置MAiを備えることを表わす。マスタ装置MAiに対応する有効性フラグが「0」であることは、バスシステム21がマスタ装置MAiを備えないことを表わす。
スレーブ装置SLj(j=1〜m)に対応する有効性フラグが「1」であることは、バスシステム21がスレーブ装置SLjを備えることを表わす。スレーブ装置SLjに対応する有効性フラグが「0」であることは、バスシステム21がスレーブ装置SLjを備え
ないことを表わす。
ないことを表わす。
セレクタ制御回路29は、マスタ装置MA2に対応する故障フラグのビット値が「0」の場合に、マスタ装置MA2とバス23とが接続するように、セレクタSL(MA2)を
制御する。セレクタ制御回路29は、マスタ装置MA2に対応する故障フラグのビット値が「1」の場合に、ダミーマスタ装置DMA2とバス23とが接続するように、セレクタSL(MA2)を制御する。
制御する。セレクタ制御回路29は、マスタ装置MA2に対応する故障フラグのビット値が「1」の場合に、ダミーマスタ装置DMA2とバス23とが接続するように、セレクタSL(MA2)を制御する。
ステップS608において、マスタ装置MA1は、レスポンスを受信する。レスポンスは、スレーブ装置SLα、またはダミースレーブ装置DSLαから送られる。
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